JP2690929B2 - Ｍｏｓトランジスタ間の配線方法 - Google Patents
Ｍｏｓトランジスタ間の配線方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
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- G—PHYSICS
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- G06F30/00—Computer-aided design [CAD]
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSトランジスタの端子間の配線方式に関
する。
する。
従来、MOSトランジスタ間の配線において、どの配線
を選出してMOSトランジスタ列上の配線領域で配線する
かという選出基準については、アイ・イー・イー・イー
・トランザクションズオンコンピユータエイデイドデザ
インフオーインテグレイテイドサーキツツアンドシステ
ムズ、CAD−6,No.3（1987年）第462頁から第471頁（IEE
E Trans CAD for ICAS.CAD−6,No.3（1987）pp462-47
1）において論じられている。
を選出してMOSトランジスタ列上の配線領域で配線する
かという選出基準については、アイ・イー・イー・イー
・トランザクションズオンコンピユータエイデイドデザ
インフオーインテグレイテイドサーキツツアンドシステ
ムズ、CAD−6,No.3（1987年）第462頁から第471頁（IEE
E Trans CAD for ICAS.CAD−6,No.3（1987）pp462-47
1）において論じられている。
上記従来技術は、どの配線を選出してMOSトランジス
タ列上の配線領域で配線するかを決定する際に、効率良
く素子列上の配線領域を使用するために、多数の配線が
存在する領域を通過する配線のうち、配線長の長い配線
から順に選出していた。この基準に従つてMOSトランジ
スタ列上の配線領域で配線すべき配線を選出すると、セ
ルの縦方向長は削減できても、数多くのフイードスルー
を必要としてそのためにセルの横方向長を増加させ、セ
ルの面積を削減できない問題点がある。
タ列上の配線領域で配線するかを決定する際に、効率良
く素子列上の配線領域を使用するために、多数の配線が
存在する領域を通過する配線のうち、配線長の長い配線
から順に選出していた。この基準に従つてMOSトランジ
スタ列上の配線領域で配線すべき配線を選出すると、セ
ルの縦方向長は削減できても、数多くのフイードスルー
を必要としてそのためにセルの横方向長を増加させ、セ
ルの面積を削減できない問題点がある。
本発明の目的は、上記問題点を解決するために、MOS
トランジスタ列上の配線領域で行う配線の選出基準に更
に先に述べた端子の種類による基準を追加してフイード
スルー本数を最小化するMOSトランジスタ間の配線方法
を提供することにある。
トランジスタ列上の配線領域で行う配線の選出基準に更
に先に述べた端子の種類による基準を追加してフイード
スルー本数を最小化するMOSトランジスタ間の配線方法
を提供することにある。
上記の目的を達成するために、本発明は、縦方向の長
さが固定された２列以上の素子列が配置されたセルを有
し、前記セルは、１層の配線層が使用できる第１の配線
領域と、前記素子列にはさまれて形成され、かつ２層の
配線層が使用できる第２の配線領域と、上記素子列の外
側に形成された第３の配線領域とを有する構造からな
り、上記素子列は、３つの端子により形成されたMOSト
ランジスタが複数個隣接して配置された構造からなり、
上記第１から第３の配線領域で配線を用いて上記MOSト
ランジスタを結合する配線方法であつて、上記配線を結
合すべき２端子間を結ぶ配線に分離し、前記２端子間を
結ぶ配線を上記端子の種類により選出する選出基準を設
け、前記選出基準に従って上記MOSトランジスタを結合
する上記２端子間を結ぶ配線を選出し、上記２端子間を
結ぶ配線を上記選出した順に配線することを特徴とする
MOSトランジスタ間の配線方法により、達成される。
さが固定された２列以上の素子列が配置されたセルを有
し、前記セルは、１層の配線層が使用できる第１の配線
領域と、前記素子列にはさまれて形成され、かつ２層の
配線層が使用できる第２の配線領域と、上記素子列の外
側に形成された第３の配線領域とを有する構造からな
り、上記素子列は、３つの端子により形成されたMOSト
ランジスタが複数個隣接して配置された構造からなり、
上記第１から第３の配線領域で配線を用いて上記MOSト
ランジスタを結合する配線方法であつて、上記配線を結
合すべき２端子間を結ぶ配線に分離し、前記２端子間を
結ぶ配線を上記端子の種類により選出する選出基準を設
け、前記選出基準に従って上記MOSトランジスタを結合
する上記２端子間を結ぶ配線を選出し、上記２端子間を
結ぶ配線を上記選出した順に配線することを特徴とする
MOSトランジスタ間の配線方法により、達成される。
本発明を具体的に説明すると、まず各配線を２端子間
を結ぶ配線（以下、２端子配線）に分割し、これらの２
端子配線の両端の端子の種類を調べてこれらの配線を以
下のグループに分類し、以下に順に挙げたグループ内の
配線から、MOSトランジスタ列上の配線領域内で配線す
ることを特徴とする。
を結ぶ配線（以下、２端子配線）に分割し、これらの２
端子配線の両端の端子の種類を調べてこれらの配線を以
下のグループに分類し、以下に順に挙げたグループ内の
配線から、MOSトランジスタ列上の配線領域内で配線す
ることを特徴とする。
配線グループ： （ａ） 接続拡散層と接続拡散層を結ぶ２端子配線、 （ｂ） 分離拡散層と接続拡散層を結ぶ２端子配線、 （ｃ） 分離拡散層と分離拡散層を結ぶ２端子配線、 （ｄ） 接続拡散層とゲートを結ぶ２端子配線、 （ｅ） 分離拡散層とゲートを結ぶ２端子配線、 （ｆ） ゲートとゲートを結ぶ２端子配線。
ただし、同一配線グループ内の配線の選出基準は、従
来と同様に多数の配線が存在する領域を通過する配線長
の長い配線を優先する。
来と同様に多数の配線が存在する領域を通過する配線長
の長い配線を優先する。
配線を２端子配線に分割することにより、配線を最小
の単位で取扱うことができる。それによつて、MOSトラ
ンジスタ間の配線では、縦方向長が固定のMOSトランジ
スタ列上の配線領域を有効に使用するようになるので、
MOSトランジスタ列の外側の使用配線領域縦方向長を削
減することができる。更に２端子配線の両端の端子の種
類に基づいた順序に従つて２端子配線をMOSトランジス
タ列上の配線領域で配線する。これは、チツプレイアウ
ト設計者の知識である。その領域以外の領域で配線する
とフイールドスルーを必要とする２端子配線を優先的に
MOSトランジスタ列上の配線領域内で配線できるように
するという事実を発展させたもので、必要フイールドス
ルー本数を減少させ、使用配線領域の横方向長を減少さ
せることができる。
の単位で取扱うことができる。それによつて、MOSトラ
ンジスタ間の配線では、縦方向長が固定のMOSトランジ
スタ列上の配線領域を有効に使用するようになるので、
MOSトランジスタ列の外側の使用配線領域縦方向長を削
減することができる。更に２端子配線の両端の端子の種
類に基づいた順序に従つて２端子配線をMOSトランジス
タ列上の配線領域で配線する。これは、チツプレイアウ
ト設計者の知識である。その領域以外の領域で配線する
とフイールドスルーを必要とする２端子配線を優先的に
MOSトランジスタ列上の配線領域内で配線できるように
するという事実を発展させたもので、必要フイールドス
ルー本数を減少させ、使用配線領域の横方向長を減少さ
せることができる。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。第３図に本実施例で対象とするセルのレイアウトモ
デルを示す。１が、セルの外枠、２がセルの外から信号
線を接続するための端子（外部端子とよぶ）である。こ
こでセルとは、機能的にまとまつた単位であり、チツプ
実装設計の単位である。セル内部ではMOSトランジスタ
を２列（これらを素子列とよぶ）に配置し、これらのMO
Sトランジスタのゲート、ソース、ドレインおよび外部
端子間を配線する。ここで、８がゲート、９および10が
拡散層で、それぞれソース又はドレインである。これら
8,9および10でひとつのMOSトランジスタを構成する。こ
こで、隣接するMOSトランジスタの隣接する拡散層が異
電位の時は10と14のように拡散層を分離する。これらが
同電位の時は、15に示すように拡散層を共有してMOSト
ランジスタを配置し、セル面積を縮小する。MOSトラン
ジスタ間の配線では、各MOSトランジスタの位置が確定
した後で、アルミ第１層（12）がポリシリコン層（11）
の２層を用いてゲート（８）、拡散端子（16）および外
部端子（２）間を結線する。ここで17,18は、それぞれ
接地線，電源線の固定配線である。配線領域は５領域で
ある。素子列上の配線領域（４と６）、２つの素子列で
挟まれた配線領域（５）および各素子列の上側と下側の
配線領域（それぞれ、３と７）である。4,5および６の
各配線領域の縦方向長は固定、３と７のそれは可変で、
配線終了時に決まる。４と６の配線領域内では、アルミ
第１層の配線層のみ使用可能である。何故なら、拡散層
上にポリシリコン層があるとMOSトランジスタを構成し
てしまうからである。従つて、後でその必要性を説明す
る素子列を横断して５と３又は７の配線領域間の配線を
結ぶポリシリコン層を使用した配線（フイードスルー）
は、拡散層が予め分離している箇所（10と14）又は、拡
散層を新たに分離させた箇所を通過させなければならな
い。後者の場合には、セルの横方向長を増加させ、結果
的にセル面積を増大させる。以下で説明する実施例で
は、配線領域4,5および６で可能な限り多くの配線を行
うことによりセルの縦方向長を縮小し、フイードスルー
本数を最小化することよりセルの横方向長を縮小する。
る。第３図に本実施例で対象とするセルのレイアウトモ
デルを示す。１が、セルの外枠、２がセルの外から信号
線を接続するための端子（外部端子とよぶ）である。こ
こでセルとは、機能的にまとまつた単位であり、チツプ
実装設計の単位である。セル内部ではMOSトランジスタ
を２列（これらを素子列とよぶ）に配置し、これらのMO
Sトランジスタのゲート、ソース、ドレインおよび外部
端子間を配線する。ここで、８がゲート、９および10が
拡散層で、それぞれソース又はドレインである。これら
8,9および10でひとつのMOSトランジスタを構成する。こ
こで、隣接するMOSトランジスタの隣接する拡散層が異
電位の時は10と14のように拡散層を分離する。これらが
同電位の時は、15に示すように拡散層を共有してMOSト
ランジスタを配置し、セル面積を縮小する。MOSトラン
ジスタ間の配線では、各MOSトランジスタの位置が確定
した後で、アルミ第１層（12）がポリシリコン層（11）
の２層を用いてゲート（８）、拡散端子（16）および外
部端子（２）間を結線する。ここで17,18は、それぞれ
接地線，電源線の固定配線である。配線領域は５領域で
ある。素子列上の配線領域（４と６）、２つの素子列で
挟まれた配線領域（５）および各素子列の上側と下側の
配線領域（それぞれ、３と７）である。4,5および６の
各配線領域の縦方向長は固定、３と７のそれは可変で、
配線終了時に決まる。４と６の配線領域内では、アルミ
第１層の配線層のみ使用可能である。何故なら、拡散層
上にポリシリコン層があるとMOSトランジスタを構成し
てしまうからである。従つて、後でその必要性を説明す
る素子列を横断して５と３又は７の配線領域間の配線を
結ぶポリシリコン層を使用した配線（フイードスルー）
は、拡散層が予め分離している箇所（10と14）又は、拡
散層を新たに分離させた箇所を通過させなければならな
い。後者の場合には、セルの横方向長を増加させ、結果
的にセル面積を増大させる。以下で説明する実施例で
は、配線領域4,5および６で可能な限り多くの配線を行
うことによりセルの縦方向長を縮小し、フイードスルー
本数を最小化することよりセルの横方向長を縮小する。
第２図にセル内の配線要求を示す。ここでは、拡散端
子161と162を結ぶネツト１とゲート端子81と82を結ぶネ
ツト２を配線する。ここでネツトとは、同電位にすべき
端子の集合である。以下ではどちらのネツトを素子列上
の配線領域４で配線するかを決定する。第１図は、本発
明によつてネツト１を配線領域４内でアルミ配線12で実
現し（上図）、ネツト２を配線領域５内のアルミ配線12
1で実現した（下図）結果である。このときのセルの横
方向長は13でありフイードスルーは必要としない。この
ような配線を実現した理由を述べる。本発明の配線方式
に従つて、ネツト１とネツト２の端子の種類を調べる。
ネツト１は接続拡散層（161）と接続拡散層（162）を結
ぶ配線、ネツト２はゲート（81）とゲート（82）を結ぶ
配線である。本発明に示した選出基準により、ネツト１
を素子列上の配線領域４で配線し隘れたネツト２を配線
領域３で配線した（ここでは、配線領域４内には電源以
外に横方向配線を通せる格子が１本あるとしている、ま
た配線領域５内にも同種の格子は１本あるとする）。第
４図は、本発明の配線方式に従わない配線結果である。
結果的にセルの横方向長は22である。この配線では、ゲ
ート（81）とゲート（82）を結ぶネツト２を配線領域４
でアルミ配線12により実現し（上図）、ネツト１は、配
線領域４と５の縦方向長固定の制限からこれらの配線領
域内で配線できず、配線領域３でアルミ配線121により
実現している。ここでネツト１の配線では接続拡散層16
1と162を121で接続するためにフイードスルー201と202
を作成している。このとき接続拡散層を分離させたた
め、新たに拡散端子191と192を生成して分離した拡散層
123,124のアルミ配線で同電位にしている。この拡散層
を分離させるパターンは下側の素子列上の配線領域６で
も、194,195および125の配線、196,197および126の配線
で実現する。この結果、セルの横方向長は９伸びて22に
なつた。
子161と162を結ぶネツト１とゲート端子81と82を結ぶネ
ツト２を配線する。ここでネツトとは、同電位にすべき
端子の集合である。以下ではどちらのネツトを素子列上
の配線領域４で配線するかを決定する。第１図は、本発
明によつてネツト１を配線領域４内でアルミ配線12で実
現し（上図）、ネツト２を配線領域５内のアルミ配線12
1で実現した（下図）結果である。このときのセルの横
方向長は13でありフイードスルーは必要としない。この
ような配線を実現した理由を述べる。本発明の配線方式
に従つて、ネツト１とネツト２の端子の種類を調べる。
ネツト１は接続拡散層（161）と接続拡散層（162）を結
ぶ配線、ネツト２はゲート（81）とゲート（82）を結ぶ
配線である。本発明に示した選出基準により、ネツト１
を素子列上の配線領域４で配線し隘れたネツト２を配線
領域３で配線した（ここでは、配線領域４内には電源以
外に横方向配線を通せる格子が１本あるとしている、ま
た配線領域５内にも同種の格子は１本あるとする）。第
４図は、本発明の配線方式に従わない配線結果である。
結果的にセルの横方向長は22である。この配線では、ゲ
ート（81）とゲート（82）を結ぶネツト２を配線領域４
でアルミ配線12により実現し（上図）、ネツト１は、配
線領域４と５の縦方向長固定の制限からこれらの配線領
域内で配線できず、配線領域３でアルミ配線121により
実現している。ここでネツト１の配線では接続拡散層16
1と162を121で接続するためにフイードスルー201と202
を作成している。このとき接続拡散層を分離させたた
め、新たに拡散端子191と192を生成して分離した拡散層
123,124のアルミ配線で同電位にしている。この拡散層
を分離させるパターンは下側の素子列上の配線領域６で
も、194,195および125の配線、196,197および126の配線
で実現する。この結果、セルの横方向長は９伸びて22に
なつた。
本発明の効果を製品セルを用いて推定した結果、MOS
トランジスタ数156のCMOS論理セルに対して、本発明を
実施しない時に比べて配線領域面積を16％以上削減でき
ることがわかった。
トランジスタ数156のCMOS論理セルに対して、本発明を
実施しない時に比べて配線領域面積を16％以上削減でき
ることがわかった。
以上の説明から明らかなように、本発明によればMOS
トランジスタ間の配線領域を従来より縮小することによ
りセルの面積を削減できるので、チツプ面積を削減しチ
ツプの設計・製造コストを低減させる効果がある。
トランジスタ間の配線領域を従来より縮小することによ
りセルの面積を削減できるので、チツプ面積を削減しチ
ツプの設計・製造コストを低減させる効果がある。
第１図は、本発明の一実施例を示す図で、２本のネツト
を素子列上と素子列の上側の各配線領域内で配線した結
果を表わす。第２図は、本発明の実施例で対象とする配
線問題、第３図は、CMOS論理セルのレイアウトモデル、
第４図は、本発明を実施しない時の２ネツトの配線結果
である。 １……セル外枠、２……外部端子、3,4,5,6,7……配線
領域、8,81,82……ゲート、9,10,14,15……拡散層、12,
121,123,124,125,126……アルミ配線、11……ポリシリ
コン配線、16,161,162……拡散端子、17……接地線、18
……電源線、191,192,194,195,196,197……拡散端子、2
01,202……フイードスルー、210……ポリシリコン，ア
ルミスルーホール。
を素子列上と素子列の上側の各配線領域内で配線した結
果を表わす。第２図は、本発明の実施例で対象とする配
線問題、第３図は、CMOS論理セルのレイアウトモデル、
第４図は、本発明を実施しない時の２ネツトの配線結果
である。 １……セル外枠、２……外部端子、3,4,5,6,7……配線
領域、8,81,82……ゲート、9,10,14,15……拡散層、12,
121,123,124,125,126……アルミ配線、11……ポリシリ
コン配線、16,161,162……拡散端子、17……接地線、18
……電源線、191,192,194,195,196,197……拡散端子、2
01,202……フイードスルー、210……ポリシリコン，ア
ルミスルーホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野 邦夫 東京都青梅市今井2326番地 株式会社日 立製作所コンピュータ事業部デバイス開 発センタ内 (72)発明者 中 一郎 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内
Claims (4)
- 【請求項１】縦方向の長さが固定された２列以上の素子
列が配置されたセルを有し、 前記セルは、１層の配線層が使用できる第１の配線領域
と、前記素子列にはさまれて形成され、かつ２層の配線
層が使用できる第２の配線領域と、上記素子列の外側に
形成された第３の配線領域とを有する構造からなり、 上記素子列は、３つの端子により形成されたMOSトラン
ジスタが複数個隣接して配置された構造からなり、 上記第１から第３の配線領域で配線を用いて上記MOSト
ランジスタを結合する配線方法であって、 上記配線を結合すべき２端子間を結ぶ配線に分離し、 前記２端子間を結ぶ配線を上記端子の種類により選出す
る選出基準を設け、 前記選出基準に従って上記MOSトランジスタを結合する
上記２端子間を結ぶ配線を選出し、 上記２端子間を結ぶ配線を上記選出した順に配線するこ
とを特徴とするMOSトランジスタ間の配線方法。 - 【請求項２】上記素子列は、１つのゲートと２つの拡散
層により形成されたMOSトランジスタが隣接して配置さ
れ、かつ隣接して配置された上記MOSトランジスタの上
記拡散層を共有する接続拡散層と、上記拡散層を共有し
ない分離拡散層とを有する構造からなり、 上記選出基準は、 （ａ） 接続拡散層と接続拡散層を結ぶ２端子配線、 （ｂ） 分離拡散層と接続拡散層を結ぶ２端子配線、 （ｃ） 分離拡散層と分離拡散層を結ぶ２端子配線、 （ｄ） 接続拡散層とゲートを結ぶ２端子配線、 （ｅ） 分離拡散層とゲートを結ぶ２端子配線、 （ｆ） ゲートとゲートとを結ぶ２端子配線、 に分類され、 上記２端子間を結ぶ配線は、上記選出基準（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）の順に選出さ
れ、 上記第１から第３の配線領域のいずれかで上記選出基準
に従って選出された順に上記２端子間を結ぶ配線を配線
することを特徴とする特許請求の範囲第１項に記載のMO
Sトランジスタ間の配線方法。 - 【請求項３】上記２端子間を結ぶ配線は、上記第１の配
線領域から優先的に配線されることを特徴とする特許請
求の範囲第１項、第２項に記載のMOSトランジスタ間の
配線方法。 - 【請求項４】上記選択基準は、それぞれの分類の中で上
記２端子間を結ぶ配線を長い配線から順に選出すること
を特徴とする特許請求の範囲第２項に記載のMOSトラン
ジスタ間の配線方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042060A JP2690929B2 (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ間の配線方法 |
| KR1019890001693A KR920003441B1 (ko) | 1988-02-26 | 1989-02-14 | 전계효과형트랜지스터간의배선방법 |
| US07/313,627 US4888299A (en) | 1988-02-26 | 1989-02-21 | Routing among field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63042060A JP2690929B2 (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ間の配線方法 |
Publications (2)
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|---|---|
| JPH01217944A JPH01217944A (ja) | 1989-08-31 |
| JP2690929B2 true JP2690929B2 (ja) | 1997-12-17 |
Family
ID=12625558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63042060A Expired - Lifetime JP2690929B2 (ja) | 1988-02-26 | 1988-02-26 | Ｍｏｓトランジスタ間の配線方法 |
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- 1989-02-21 US US07/313,627 patent/US4888299A/en not_active Expired - Lifetime
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|---|---|
| JPH01217944A (ja) | 1989-08-31 |
| KR920003441B1 (ko) | 1992-05-01 |
| KR890013772A (ko) | 1989-09-26 |
| US4888299A (en) | 1989-12-19 |
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