JPH05343653A - 半導体集積回路装置及びその配線方法 - Google Patents
半導体集積回路装置及びその配線方法Info
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- JPH05343653A JPH05343653A JP17167892A JP17167892A JPH05343653A JP H05343653 A JPH05343653 A JP H05343653A JP 17167892 A JP17167892 A JP 17167892A JP 17167892 A JP17167892 A JP 17167892A JP H05343653 A JPH05343653 A JP H05343653A
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- JP
- Japan
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- wiring
- group
- integrated circuit
- semiconductor integrated
- circuit device
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 局所的に配線が集中することによる配線の混
雑を避け、配線領域の有効利用を図ることができ、ひい
ては半導体集積回路装置の小型化を達成することができ
る半導体集積回路装置とする。 【構成】 ベーシックセルを並べて構成し４つのトラン
ジスタ列Ｔ1 〜Ｔ4 を有する半導体集積回路装置であっ
て、トランジスタ列Ｔ1 〜Ｔ4 の間に設けられた配線領
域を不均等にした。
雑を避け、配線領域の有効利用を図ることができ、ひい
ては半導体集積回路装置の小型化を達成することができ
る半導体集積回路装置とする。 【構成】 ベーシックセルを並べて構成し４つのトラン
ジスタ列Ｔ1 〜Ｔ4 を有する半導体集積回路装置であっ
て、トランジスタ列Ｔ1 〜Ｔ4 の間に設けられた配線領
域を不均等にした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置
と、その配線方法とに関する。
と、その配線方法とに関する。
【０００２】
【従来の技術】従来の半導体集積回路装置には、ベーシ
ックセルの配置の違いにより、チャネル型ゲートアレ
イ、ＳＯＧ型、スタンダードセルの３つの種類がある。
チャネル型ゲートアレイは、図８に示すように、ベーシ
ックセルを並べてなるトランジスタ列Ｔ1 〜Ｔ4 と、前
記ベーシックセルを相互に配線する配線を形成する配線
領域（トランジスタ列Ｔ1 〜Ｔ4 以外の部分）とが明確
に分離されている。前記配線領域は、トランジスタ列Ｔ
1 〜Ｔ4 の間に設けられており、その間隔は均一に設定
されている場合が多い。また、配線効率の向上のため
に、中央部分にある配線領域を他の部分の配線領域より
大きく設定する場合もある。
ックセルの配置の違いにより、チャネル型ゲートアレ
イ、ＳＯＧ型、スタンダードセルの３つの種類がある。
チャネル型ゲートアレイは、図８に示すように、ベーシ
ックセルを並べてなるトランジスタ列Ｔ1 〜Ｔ4 と、前
記ベーシックセルを相互に配線する配線を形成する配線
領域（トランジスタ列Ｔ1 〜Ｔ4 以外の部分）とが明確
に分離されている。前記配線領域は、トランジスタ列Ｔ
1 〜Ｔ4 の間に設けられており、その間隔は均一に設定
されている場合が多い。また、配線効率の向上のため
に、中央部分にある配線領域を他の部分の配線領域より
大きく設定する場合もある。
【０００３】ＳＯＧ型の半導体集積回路装置は、ベーシ
ックセルが全面に形成されている。このベーシックセル
のうち一部を素子として利用せず、配線領域として利用
することによってベーシックセル相互を接続している。
いずれのベーシックセルを配線領域として利用するかは
配置プログラムに依存しているが、２層配線の場合は予
め配線領域として利用するベーシックセルを指定するこ
とが多い。この場合は、配線領域が予め設定されたチャ
ネル型ゲートアレイとまったく同一である。また、３層
配線の場合は、配線領域が最小になるように自動レイア
ウトツールが配線領域を設定する。また、スタンダード
セルの場合も同様で、配線領域を最小にしてチップ面積
の最小化を図っている。
ックセルが全面に形成されている。このベーシックセル
のうち一部を素子として利用せず、配線領域として利用
することによってベーシックセル相互を接続している。
いずれのベーシックセルを配線領域として利用するかは
配置プログラムに依存しているが、２層配線の場合は予
め配線領域として利用するベーシックセルを指定するこ
とが多い。この場合は、配線領域が予め設定されたチャ
ネル型ゲートアレイとまったく同一である。また、３層
配線の場合は、配線領域が最小になるように自動レイア
ウトツールが配線領域を設定する。また、スタンダード
セルの場合も同様で、配線領域を最小にしてチップ面積
の最小化を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のチャネル型ゲートアレイ等には以下のような問
題点がある。すなわち、チャネル型ゲートアレイでは、
配線領域が予め一定の割合で形成されているため、配線
領域に無駄が生じて未配線やチップ面積の増加を引き起
こす場合がある。スイッチャブルネット（ベーシックセ
ルの上下に電気的に等価の端子が存在し、いずれの端子
を用いても同様の接続が可能になるネット）を用いて説
明する。通常、スイッチャブルネットは、空いている配
線領域を用いて配線されるが、わざと混雑している配線
領域を用いて配線した場合を図９に示す。すると、図９
に示されているように、配線領域の一部（例えば、トラ
ンジスタ列Ｔ1とＴ2 との間であって左側部）に配線が
集中し、配線領域の有効利用が図れないことが判る。す
なわち、従来のように配線領域が一定である場合には有
効利用に限度があることになる。
た従来のチャネル型ゲートアレイ等には以下のような問
題点がある。すなわち、チャネル型ゲートアレイでは、
配線領域が予め一定の割合で形成されているため、配線
領域に無駄が生じて未配線やチップ面積の増加を引き起
こす場合がある。スイッチャブルネット（ベーシックセ
ルの上下に電気的に等価の端子が存在し、いずれの端子
を用いても同様の接続が可能になるネット）を用いて説
明する。通常、スイッチャブルネットは、空いている配
線領域を用いて配線されるが、わざと混雑している配線
領域を用いて配線した場合を図９に示す。すると、図９
に示されているように、配線領域の一部（例えば、トラ
ンジスタ列Ｔ1とＴ2 との間であって左側部）に配線が
集中し、配線領域の有効利用が図れないことが判る。す
なわち、従来のように配線領域が一定である場合には有
効利用に限度があることになる。
【０００５】また、現在の自動配線のアルゴリズムは、
ミンカットやシミュレーティッドアニーリング法等が主
流であり、ある程度の解全体の最適化が行われて全体が
混雑することは少なくなったが、局所的に解が混雑する
ことがしばしばある。
ミンカットやシミュレーティッドアニーリング法等が主
流であり、ある程度の解全体の最適化が行われて全体が
混雑することは少なくなったが、局所的に解が混雑する
ことがしばしばある。
【０００６】本発明は上記事情に鑑みて創案されたもの
で、局所的に配線が集中することによる配線の混雑を避
け、配線領域の有効利用を図ることができ、ひいては半
導体集積回路装置の小型化を達成することができる半導
体集積回路装置及びその配線方法を提供することを目的
としている。
で、局所的に配線が集中することによる配線の混雑を避
け、配線領域の有効利用を図ることができ、ひいては半
導体集積回路装置の小型化を達成することができる半導
体集積回路装置及びその配線方法を提供することを目的
としている。
【０００７】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、ベーシックセルを並べて構成した複数のト
ランジスタ列を有する半導体集積回路装置であって、２
列以上のトランジスタ列をグループとし、グループ内の
配線領域の間隔とグループ間の配線領域の間隔とが不均
等にしている。
回路装置は、ベーシックセルを並べて構成した複数のト
ランジスタ列を有する半導体集積回路装置であって、２
列以上のトランジスタ列をグループとし、グループ内の
配線領域の間隔とグループ間の配線領域の間隔とが不均
等にしている。
【０００８】また、本発明に係る半導体集積回路装置の
配線方法は、ベーシックセルを並べて構成した複数のト
ランジスタ列を有し、２列以上のトランジスタ列をグル
ープとし、当該グループ内にグループ内配線領域を有す
る半導体集積回路装置の配線方法であって、グループ内
のベーシックセルを相互に接続する配線を他のグループ
との間に設けられたグループ外配線領域を用いて形成す
る。
配線方法は、ベーシックセルを並べて構成した複数のト
ランジスタ列を有し、２列以上のトランジスタ列をグル
ープとし、当該グループ内にグループ内配線領域を有す
る半導体集積回路装置の配線方法であって、グループ内
のベーシックセルを相互に接続する配線を他のグループ
との間に設けられたグループ外配線領域を用いて形成す
る。
【０００９】
【実施例】図１は本発明の一実施例に係る半導体集積回
路装置の概略的平面図、図２はグループ内配線をグルー
プ外配線を利用して配線する方法を示す説明図、図３は
スイッチャブルネットを利用した配線の最適化の例を示
す説明図、図４はこの配線方法によって縮小した面積を
示す説明図、図５はＳＯＧにこの配線方法を適用した場
合の説明図、図６はＳＯＧにこの配線方法を適用した場
合において幾つのトランジスタ列でグループを構成する
かを決定するためのフローチャート、図７はフィードス
ルーを削除することによってチップ面積を縮小した場合
の説明図である。
路装置の概略的平面図、図２はグループ内配線をグルー
プ外配線を利用して配線する方法を示す説明図、図３は
スイッチャブルネットを利用した配線の最適化の例を示
す説明図、図４はこの配線方法によって縮小した面積を
示す説明図、図５はＳＯＧにこの配線方法を適用した場
合の説明図、図６はＳＯＧにこの配線方法を適用した場
合において幾つのトランジスタ列でグループを構成する
かを決定するためのフローチャート、図７はフィードス
ルーを削除することによってチップ面積を縮小した場合
の説明図である。
【００１０】以下の説明では、４本のトランジスタ列Ｔ
1 〜Ｔ4 を有するチャネル型ゲートアレイを例に挙げ
る。第１トランジスタ列Ｔ1 と第２トランジスタ列Ｔ2
とで第１のグループＧ1 を、第３トランジスタ列Ｔ3 と
第４トランジスタ列Ｔ4 とで第２のグループＧ2 をそれ
ぞれ構成する。
1 〜Ｔ4 を有するチャネル型ゲートアレイを例に挙げ
る。第１トランジスタ列Ｔ1 と第２トランジスタ列Ｔ2
とで第１のグループＧ1 を、第３トランジスタ列Ｔ3 と
第４トランジスタ列Ｔ4 とで第２のグループＧ2 をそれ
ぞれ構成する。
【００１１】ゲートアレイには、予めトランジスタ列が
形成されるので、配線領域を任意に変更することができ
ない。このため、マスター作成の段階で何列のトランジ
スタ列をもって１つのグループとするかを決定してお
く。本実施例では、２つのトランジスタ列をもって１つ
のグループとする。
形成されるので、配線領域を任意に変更することができ
ない。このため、マスター作成の段階で何列のトランジ
スタ列をもって１つのグループとするかを決定してお
く。本実施例では、２つのトランジスタ列をもって１つ
のグループとする。
【００１２】ここで決定しなければならない点は、何列
のトランジスタ列をもって１つのグループとするか以外
に、各グループ内におけるグループ内配線領域は必要で
あるか否か、必要な場合はどの程度のものが必要である
か等である。
のトランジスタ列をもって１つのグループとするか以外
に、各グループ内におけるグループ内配線領域は必要で
あるか否か、必要な場合はどの程度のものが必要である
か等である。
【００１３】このゲートアレイにおいては、配線領域
（グループ内及びグループ外配線領域）の幅は、従来の
ものとは異なって均一ではない。すなわち、グループ内
配線領域と、グループ外配線領域とではその幅が異なっ
ている。自動配置はこの点を考慮して行う必要がある。
（グループ内及びグループ外配線領域）の幅は、従来の
ものとは異なって均一ではない。すなわち、グループ内
配線領域と、グループ外配線領域とではその幅が異なっ
ている。自動配置はこの点を考慮して行う必要がある。
【００１４】自動配置の後にはグローバル配線を行う
が、このグローバル配線は必要なフィードスルー数の
計算、グループ内における配線の最小化、配線領域
の最小化、の３段階に分けて行う。
が、このグローバル配線は必要なフィードスルー数の
計算、グループ内における配線の最小化、配線領域
の最小化、の３段階に分けて行う。
【００１５】トランジスタ列を横切るフィードスルーの
数は、自動配置の終了段階で計算できる。従って、ゲー
トアレイの場合は、各トランジスタ列ごとに余分なフィ
ードスルーが何本残っているかを計算する。
数は、自動配置の終了段階で計算できる。従って、ゲー
トアレイの場合は、各トランジスタ列ごとに余分なフィ
ードスルーが何本残っているかを計算する。
【００１６】グループ内に形成される配線を可能な限
り、グループ外配線領域とフィードスルーとを利用して
初期配線する。例えば、図２（Ａ）に示すようにトラン
ジスタ列Ｔ1 とトランジスタ列Ｔ2 とを１つのグループ
とし、両トランジスタ列Ｔ1 、Ｔ2 の間に１本の配線Ｌ
を形成する場合では、少なくともトランジスタ列Ｔ1 、
Ｔ2 のうち少なくとも一方にフィードスルーがある場合
（同図（Ｂ）参照）と、いずれのトランジスタ列Ｔ1 、
Ｔ2 にもフィードスルーがない場合（同図（Ｃ）参照）
とが考えられる。
り、グループ外配線領域とフィードスルーとを利用して
初期配線する。例えば、図２（Ａ）に示すようにトラン
ジスタ列Ｔ1 とトランジスタ列Ｔ2 とを１つのグループ
とし、両トランジスタ列Ｔ1 、Ｔ2 の間に１本の配線Ｌ
を形成する場合では、少なくともトランジスタ列Ｔ1 、
Ｔ2 のうち少なくとも一方にフィードスルーがある場合
（同図（Ｂ）参照）と、いずれのトランジスタ列Ｔ1 、
Ｔ2 にもフィードスルーがない場合（同図（Ｃ）参照）
とが考えられる。
【００１７】例えば、同図（Ｂ）上段に示すように、ト
ランジスタ列Ｔ1 にフィードスルーＦＴ1 がある場合に
はこのフィードスルーＦＴ1 を用いて配線Ｌを形成する
のであるが、フィードスルーＦＴ1 を通過する部分では
真っ直ぐに形成されていなければならないので、２つの
トランジスタ列Ｔ1 、Ｔ2 の間に他の配線領域より小さ
いグループ内配線領域ＣＨ1 が必要になることがある。
なお、これでは、配線Ｌがトランジスタ列Ｔ1 を横切る
ためのフィードスルーＦＴ1 が余分に必要になるが、２
層以上の配線を用いるゲートアレイにおいては、縦方向
の配線には余裕があるので、特に不利になる点はない。
また、この手法によると、スイッチャブルネットが多く
なるので、配線領域の縮小に貢献することができる。な
お、同図（Ｂ）下段では、トランジスタ列Ｔ2 にフィー
ドスルーＦＴ2 がある場合を示している。
ランジスタ列Ｔ1 にフィードスルーＦＴ1 がある場合に
はこのフィードスルーＦＴ1 を用いて配線Ｌを形成する
のであるが、フィードスルーＦＴ1 を通過する部分では
真っ直ぐに形成されていなければならないので、２つの
トランジスタ列Ｔ1 、Ｔ2 の間に他の配線領域より小さ
いグループ内配線領域ＣＨ1 が必要になることがある。
なお、これでは、配線Ｌがトランジスタ列Ｔ1 を横切る
ためのフィードスルーＦＴ1 が余分に必要になるが、２
層以上の配線を用いるゲートアレイにおいては、縦方向
の配線には余裕があるので、特に不利になる点はない。
また、この手法によると、スイッチャブルネットが多く
なるので、配線領域の縮小に貢献することができる。な
お、同図（Ｂ）下段では、トランジスタ列Ｔ2 にフィー
ドスルーＦＴ2 がある場合を示している。
【００１８】また、いずれのトランジスタ列Ｔ1 、Ｔ2
にもフィードスルーが存在しない場合、すなわちトラン
ジスタ列Ｔ1 、Ｔ2 内で自由に配線を形成することがで
きる場合には、トランジスタ列Ｔ1 、Ｔ2 を配線Ｌが真
っ直ぐに横切るように形成する必要はないので、両トラ
ンジスタ列Ｔ1 、Ｔ2 の間に同図（Ｂ）に示すようなグ
ループ内配線領域ＣＨ1 を設ける必要はない。すなわ
ち、同図（Ｃ）に示すように２つのトランジスタ列
Ｔ1 、Ｔ2 を隙間なくぴったりとつけて形成する。
にもフィードスルーが存在しない場合、すなわちトラン
ジスタ列Ｔ1 、Ｔ2 内で自由に配線を形成することがで
きる場合には、トランジスタ列Ｔ1 、Ｔ2 を配線Ｌが真
っ直ぐに横切るように形成する必要はないので、両トラ
ンジスタ列Ｔ1 、Ｔ2 の間に同図（Ｂ）に示すようなグ
ループ内配線領域ＣＨ1 を設ける必要はない。すなわ
ち、同図（Ｃ）に示すように２つのトランジスタ列
Ｔ1 、Ｔ2 を隙間なくぴったりとつけて形成する。
【００１９】このようにしてグローバル配線されたもの
をミンカット或いはシミュレーティッドアニーリング法
等のアルゴリズムを用いて最適化する。これによれば、
例えば、図３（Ａ）に示すようにグループＧ1 における
スイッチャブルネットたるグループ内配線ＧＬ（太線で
示している）を形成するのにグループＧ1 の下方にある
グループ外配線領域ＣＨ2 を用いると全体で３トラック
必要となる場合でも、同図（Ｂ）に示すようにグループ
Ｇ1 の上方のグループ外配線領域ＣＨ3 を用いると全体
で２トラックですむ。また、この配線領域の最小化は、
最終的にはチップ面積の最小化を目指すものであるか
ら、目的関数はゲートアレイの場合は配線領域の面積と
する。
をミンカット或いはシミュレーティッドアニーリング法
等のアルゴリズムを用いて最適化する。これによれば、
例えば、図３（Ａ）に示すようにグループＧ1 における
スイッチャブルネットたるグループ内配線ＧＬ（太線で
示している）を形成するのにグループＧ1 の下方にある
グループ外配線領域ＣＨ2 を用いると全体で３トラック
必要となる場合でも、同図（Ｂ）に示すようにグループ
Ｇ1 の上方のグループ外配線領域ＣＨ3 を用いると全体
で２トラックですむ。また、この配線領域の最小化は、
最終的にはチップ面積の最小化を目指すものであるか
ら、目的関数はゲートアレイの場合は配線領域の面積と
する。
【００２０】このようにして配線領域の最小化ができた
ならば、それに基づいて詳細配線を行う。この詳細配線
は、従来の手法とまったく同一である。上述した半導体
集積回路装置の配線方法によって図９に示すものと同一
の配線を行った結果を図４に示す。図４に斜線で示され
た部分が縮小した面積に相当する部分であり、この分だ
け面積を縮小することができた。換言すれば、配線が一
部の配線領域に集中することがないので、配線領域の有
効利用を図ることができることになる。
ならば、それに基づいて詳細配線を行う。この詳細配線
は、従来の手法とまったく同一である。上述した半導体
集積回路装置の配線方法によって図９に示すものと同一
の配線を行った結果を図４に示す。図４に斜線で示され
た部分が縮小した面積に相当する部分であり、この分だ
け面積を縮小することができた。換言すれば、配線が一
部の配線領域に集中することがないので、配線領域の有
効利用を図ることができることになる。
【００２１】次に、ＳＯＧやスタンダードセルに本発明
を適用した場合について説明する。ＳＯＧは、図５に示
すように、Ｐ型のベーシックセルからなるＰ型トランジ
スタ列と、Ｎ型のベーシックセルからなるＮ型トランジ
スタ列とが交互に隙間なく形成されている。このような
ＳＯＧでは、配線領域を自由に設定・変更することがで
きるので、何列のトランジスタ列をもって１つのグルー
プとするかを予め決定する必要がある。なお、図５では
２つのトランジスタ列をもって１つのグループとしてい
る場合が示されている。
を適用した場合について説明する。ＳＯＧは、図５に示
すように、Ｐ型のベーシックセルからなるＰ型トランジ
スタ列と、Ｎ型のベーシックセルからなるＮ型トランジ
スタ列とが交互に隙間なく形成されている。このような
ＳＯＧでは、配線領域を自由に設定・変更することがで
きるので、何列のトランジスタ列をもって１つのグルー
プとするかを予め決定する必要がある。なお、図５では
２つのトランジスタ列をもって１つのグループとしてい
る場合が示されている。
【００２２】かかる決定は、図６に示すような手順で行
う。まず、２列のトランジスタ列を１つのグループとし
た自動レイアウトと、３列のトランジスタ列を１つのグ
ループとした自動レイアウトとを行い、両自動レイアウ
トの結果を比較する。２列のトランジスタ列を１つのグ
ループとした場合の結果の方が良好であった場合には、
２列のトランジスタ列をもって１つのグループとする。
う。まず、２列のトランジスタ列を１つのグループとし
た自動レイアウトと、３列のトランジスタ列を１つのグ
ループとした自動レイアウトとを行い、両自動レイアウ
トの結果を比較する。２列のトランジスタ列を１つのグ
ループとした場合の結果の方が良好であった場合には、
２列のトランジスタ列をもって１つのグループとする。
【００２３】逆に、３列のトランジスタ列を１つのグル
ープとした場合の結果の方が良好であったならば、３列
の場合の自動レイアウトの結果と、４列のトランジスタ
列を１つのグループとした自動レイアウトの結果とを比
較し、良好な方を選ぶ。
ープとした場合の結果の方が良好であったならば、３列
の場合の自動レイアウトの結果と、４列のトランジスタ
列を１つのグループとした自動レイアウトの結果とを比
較し、良好な方を選ぶ。
【００２４】すなわち、ｉ列（ｉ≧２）のトランジスタ
列を１つのグループとした場合と、ｉ＋１列のトランジ
スタ列を１つのトランジスタ列とした場合とを比較し、
ｉ列の方が良好になるまで同様の処理を繰り返すことに
よって何列のトランジスタ列をもって１つのグループと
するかを決定するのである。
列を１つのグループとした場合と、ｉ＋１列のトランジ
スタ列を１つのトランジスタ列とした場合とを比較し、
ｉ列の方が良好になるまで同様の処理を繰り返すことに
よって何列のトランジスタ列をもって１つのグループと
するかを決定するのである。
【００２５】ＳＯＧでは、任意にフィードスルーを設定
することができるので、グループ内配線領域を極力使用
しない、できればグループ内配線領域を設けないことが
望ましい。従って、すべてのグループ内配線をグループ
外配線領域を用いて形成すると仮定してフィードスルー
を確保しておく。
することができるので、グループ内配線領域を極力使用
しない、できればグループ内配線領域を設けないことが
望ましい。従って、すべてのグループ内配線をグループ
外配線領域を用いて形成すると仮定してフィードスルー
を確保しておく。
【００２６】このようにしてグループを決定したなら
ば、これに対してグローバル配線及び詳細配線を実行す
る。この実行によって、全体で３トラックを必要として
いたものが、２つのトラックで可能になるため、フィー
ドスルーのうち使用されないものが生じる。図７（Ｂ）
に斜線で示すように、使用されないフィードスルーを排
除することによってチップの面積を縮小することができ
る。
ば、これに対してグローバル配線及び詳細配線を実行す
る。この実行によって、全体で３トラックを必要として
いたものが、２つのトラックで可能になるため、フィー
ドスルーのうち使用されないものが生じる。図７（Ｂ）
に斜線で示すように、使用されないフィードスルーを排
除することによってチップの面積を縮小することができ
る。
【００２７】スタンダードセルの場合、ＳＯＧと異なり
トランジスタ列とチャネル領域とを持つがチャネル領域
の決定方法はＳＯＧの場合とまったく同じように行うこ
とができる。
トランジスタ列とチャネル領域とを持つがチャネル領域
の決定方法はＳＯＧの場合とまったく同じように行うこ
とができる。
【００２８】
【発明の効果】本発明に係る半導体集積回路装置は、ベ
ーシックセルを並べて構成した複数のトランジスタ列を
有する半導体集積回路装置であって、２列以上のトラン
ジスタ列をグループとし、グループ内の配線領域の間隔
とグループ間の配線領域の間隔とを不均等にしたことに
より、局所的に配線が集中することがない。従って、配
線の混雑生じなくなり、配線領域の有効利用を図ること
ができ、ひいては半導体集積回路装置の小型化を達成す
ることができる。
ーシックセルを並べて構成した複数のトランジスタ列を
有する半導体集積回路装置であって、２列以上のトラン
ジスタ列をグループとし、グループ内の配線領域の間隔
とグループ間の配線領域の間隔とを不均等にしたことに
より、局所的に配線が集中することがない。従って、配
線の混雑生じなくなり、配線領域の有効利用を図ること
ができ、ひいては半導体集積回路装置の小型化を達成す
ることができる。
【００２９】また、本発明に係る半導体集積回路装置の
配線方法によると、ベーシックセルを並べて構成した複
数のトランジスタ列を有し、２列以上のトランジスタ列
をグループとし、当該グループ内にグループ内配線領域
を有する半導体集積回路装置の配線方法において、グル
ープ内のベーシックセルを相互に接続する配線を他のグ
ループとの間に設けられたグループ外配線領域を用いて
形成したので、配線領域の有効利用を図ることができ、
ひいては半導体集積回路装置の小型化を達成することが
できる。
配線方法によると、ベーシックセルを並べて構成した複
数のトランジスタ列を有し、２列以上のトランジスタ列
をグループとし、当該グループ内にグループ内配線領域
を有する半導体集積回路装置の配線方法において、グル
ープ内のベーシックセルを相互に接続する配線を他のグ
ループとの間に設けられたグループ外配線領域を用いて
形成したので、配線領域の有効利用を図ることができ、
ひいては半導体集積回路装置の小型化を達成することが
できる。
【図１】本発明の一実施例に係る半導体集積回路装置の
概略的平面図である。
概略的平面図である。
【図２】グループ内配線をグループ外配線を利用して配
線する方法を示す説明図である。
線する方法を示す説明図である。
【図３】スイッチャブルネットを利用した配線の最適化
の例を示す説明図である。
の例を示す説明図である。
【図４】この配線方法によって縮小した面積を示す説明
図である。
図である。
【図５】ＳＯＧにこの配線方法を適用した場合の説明図
である。
である。
【図６】ＳＯＧにこの配線方法を適用した場合において
幾つのトランジスタ列でグループを構成するかを決定す
るためのフローチャートである。
幾つのトランジスタ列でグループを構成するかを決定す
るためのフローチャートである。
【図７】フィードスルーを削除することによってチップ
面積を縮小した場合の説明図である。
面積を縮小した場合の説明図である。
【図８】従来のチャネル型ゲートアレイの概略的平面図
である。
である。
【図９】このゲートアレイにわざと混雑するように配線
を施した状態を示す説明図である。
を施した状態を示す説明図である。
Ｔ1 〜Ｔ4 トランジスタ列 Ｇ1 、Ｇ2 グループ
Claims (5)
- 【請求項１】 ベーシックセルを並べて構成した複数の
トランジスタ列を有する半導体集積回路装置において、
２列以上のトランジスタ列をグループとし、グループ内
の配線領域の間隔とグループ間の配線領域の間隔とが不
均等であることを特徴とする半導体集積回路装置。 - 【請求項２】 ２列以上のトランジスタ列をグループと
し、そのグループ内には配線領域が設けられていないこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記グループを構成する複数のトランジ
スタ列の間に設けられたグループ内配線領域は、他のグ
ループとの間に設けられたグループ外配線領域より小さ
く設定されていることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項４】 ベーシックセルを並べて構成した複数の
トランジスタ列を有し、２列以上のトランジスタ列をグ
ループとし、当該グループ内にグループ内配線領域を有
する半導体集積回路装置の配線方法において、グループ
内のベーシックセルを相互に接続する配線を他のグルー
プとの間に設けられたグループ外配線領域を用いて形成
することを特徴とする半導体集積回路装置の配線方法。 - 【請求項５】 前記グループ外配線領域を利用すること
によりグループ内配線領域に形成される配線を最小とし
たことを特徴とする請求項４記載の半導体集積回路装置
の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17167892A JPH05343653A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置及びその配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17167892A JPH05343653A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置及びその配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343653A true JPH05343653A (ja) | 1993-12-24 |
Family
ID=15927673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17167892A Pending JPH05343653A (ja) | 1992-06-05 | 1992-06-05 | 半導体集積回路装置及びその配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10209073A1 (de) * | 2002-02-28 | 2003-09-18 | Infineon Technologies Ag | Halbleiterchip, sowie Verfahren und Vorrichtung zur Herstellung des Halbleiterchips |
| US6646294B2 (en) * | 2001-06-13 | 2003-11-11 | Infineon Technologies Ag | Circuit configuration with a plurality of transistors of two different conductivity types |
| US6870206B2 (en) | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
-
1992
- 1992-06-05 JP JP17167892A patent/JPH05343653A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646294B2 (en) * | 2001-06-13 | 2003-11-11 | Infineon Technologies Ag | Circuit configuration with a plurality of transistors of two different conductivity types |
| US6870206B2 (en) | 2001-11-27 | 2005-03-22 | Infineon Technologies Ag | Semiconductor chip, fabrication method, and device for fabricating a semiconductor chip |
| DE10209073A1 (de) * | 2002-02-28 | 2003-09-18 | Infineon Technologies Ag | Halbleiterchip, sowie Verfahren und Vorrichtung zur Herstellung des Halbleiterchips |
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