JPS6247148A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6247148A JPS6247148A JP18815785A JP18815785A JPS6247148A JP S6247148 A JPS6247148 A JP S6247148A JP 18815785 A JP18815785 A JP 18815785A JP 18815785 A JP18815785 A JP 18815785A JP S6247148 A JPS6247148 A JP S6247148A
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- 239000002184 metal Substances 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 230000010354 integration Effects 0.000 abstract description 13
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
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- 244000055346 Paulownia Species 0.000 description 1
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、多層メタル配線を用いたポリセル（ビルデ
ィングブロック）レイアウト力式によって形成される半
導体集積回路装置に関するもので、特にそのパターンレ
イアウトに係わる。
ィングブロック）レイアウト力式によって形成される半
導体集積回路装置に関するもので、特にそのパターンレ
イアウトに係わる。
従来、この種の半導体集積回路装置として、本出願人に
よる特願昭５９−４４６０２号、「半導体集積回路装置
」に、２層の金属配線を用いて動作速度の高速化と高集
積化を図ったものが提案されている。第４図は、上記特
願昭５９−４４６０２号における第４図に示したポリセ
ルレイアウト方式の半導体集積回路装置を示している０
なよ？、この第４図では図面を兄やすくするために、前
記出願の第４図を模式化しておシ、同一部分には同じ符
号を付している。この半導体集積回路装置では、配線層
として第１層の金属配線層、紀２層の金層配線層、およ
びゲート電極として用いるポリシリコン層から成る異な
る３種の配線層を用いている。このようなポリセルレイ
アウト方式の半導体集積回路装置における単位セルのパ
ターンレイアウト例（インバータ〕を第５図（ａ） 、
（ｂ） （特願昭５９−４４６０２号の第５図（ａ）
、 （ｂ）に対応）に示す。
よる特願昭５９−４４６０２号、「半導体集積回路装置
」に、２層の金属配線を用いて動作速度の高速化と高集
積化を図ったものが提案されている。第４図は、上記特
願昭５９−４４６０２号における第４図に示したポリセ
ルレイアウト方式の半導体集積回路装置を示している０
なよ？、この第４図では図面を兄やすくするために、前
記出願の第４図を模式化しておシ、同一部分には同じ符
号を付している。この半導体集積回路装置では、配線層
として第１層の金属配線層、紀２層の金層配線層、およ
びゲート電極として用いるポリシリコン層から成る異な
る３種の配線層を用いている。このようなポリセルレイ
アウト方式の半導体集積回路装置における単位セルのパ
ターンレイアウト例（インバータ〕を第５図（ａ） 、
（ｂ） （特願昭５９−４４６０２号の第５図（ａ）
、 （ｂ）に対応）に示す。
上記ノよ５な構成において、単位セルへの入力信号は、
ゲート電極おしてのポリシリコン層を介してセル内に入
力され、このセルからの出力信号は、第２層の金属配線
層を介して外部に梼出される。上記第２層の金属配線層
には、コンタクトホールを介して第１層の金属配線層が
接続される。この第１層の金属配線層には、同一配線チ
ャネル領域内でコンタクトホールを介してポリシリコン
層に接続されて次段のセル列における単位セルの入力端
に配線、あるいはコンタクトホールを介して角び妃２油
の金属配線層を介してセル列を横切り、次段の配線領域
へ配線される。このようにして所定の配線チャネル領域
へ配線された第２層の金属配線層による信号線は、前述
した配線チャネル領域内と同様に第１層の金属配線層を
介して他のポリシリコン層に接続され、他のセルへ入力
信号を供給する。
ゲート電極おしてのポリシリコン層を介してセル内に入
力され、このセルからの出力信号は、第２層の金属配線
層を介して外部に梼出される。上記第２層の金属配線層
には、コンタクトホールを介して第１層の金属配線層が
接続される。この第１層の金属配線層には、同一配線チ
ャネル領域内でコンタクトホールを介してポリシリコン
層に接続されて次段のセル列における単位セルの入力端
に配線、あるいはコンタクトホールを介して角び妃２油
の金属配線層を介してセル列を横切り、次段の配線領域
へ配線される。このようにして所定の配線チャネル領域
へ配線された第２層の金属配線層による信号線は、前述
した配線チャネル領域内と同様に第１層の金属配線層を
介して他のポリシリコン層に接続され、他のセルへ入力
信号を供給する。
前記第４図および第５図（ａ） 、 （ｂ）に示したよ
うな配線方式の特徴は、以下に列挙するようなものであ
る。
うな配線方式の特徴は、以下に列挙するようなものであ
る。
（１）単位セルからの出力信号紳は、必ず第２１（ｊの
金属配線層とする。
金属配線層とする。
（２１単位セルへの入力信号線は、ゲート電極に用いる
ポリシリコン層とする。
ポリシリコン層とする。
（３）セル列と水平方向に第１〜の金桐配Ｉｖ＃。
垂直方向に第２層の金属配線層およびポリシリコン層を
用いる。
用いる。
（４） セル列を横切る配線には第２層の金属配線層
を用いる。
を用いる。
（５） ポリシリコン層は最終的にセルに入力される
配線のみに用いられ、それ以外の配線には用いない。
配線のみに用いられ、それ以外の配線には用いない。
（６）紀２層の金属配線層によるスルー配線（セル列を
横切る配線）は、セル上の第２層金属配線層を用いてい
ない領域（スルー配線禁止領域）を通過する。
横切る配線）は、セル上の第２層金属配線層を用いてい
ない領域（スルー配線禁止領域）を通過する。
なお、前記ポリセルレイアウト方式における単位セルの
配置および配線経路の決定に、ＣＡＤによる自動配置配
線を用いる場合には、各配線の中心線は所定の単位格子
上に合致される。また、前記金属配線層は、第１層と第
２ＮＪとを入を換えても同じである。
配置および配線経路の決定に、ＣＡＤによる自動配置配
線を用いる場合には、各配線の中心線は所定の単位格子
上に合致される。また、前記金属配線層は、第１層と第
２ＮＪとを入を換えても同じである。
ところで、一般に自動配置配線によるポリセルレイアウ
ト方式の最小単位格子の大きさは、配線の最小ピッチで
決定される。すなわぢ、セル列と水平方向（Ｘ方向）は
第１層金属配線層の配線ピッチ、セル列のと垂直方向（
Ｙ方向）は第２層金桐配線層およびポリシリコンの配線
ピッチによシ決定される。ここで、第１層金属配線庵は
、その最小配線幅および第ｉｔ−金属配ｆｊ！ｍとのコ
ンタクトに要する幅がそれぞれ、ポリシリコン層の最小
配線幅およびコンタクトに要する幅に比べて犬きく、配
線ピッチも太きくなる。このため、通常、Ｙ方向の最小
単位格子の大きさはポリシリコン層の配線ピッチで決定
される。この場合、第２層金属配ｌ１）１ｉＩ層の配線
ピッチは、ポリシリコン層の配線ピッチによるＹ方向の
最小単位格子幅の２倍に設定されることが多い。
ト方式の最小単位格子の大きさは、配線の最小ピッチで
決定される。すなわぢ、セル列と水平方向（Ｘ方向）は
第１層金属配線層の配線ピッチ、セル列のと垂直方向（
Ｙ方向）は第２層金桐配線層およびポリシリコンの配線
ピッチによシ決定される。ここで、第１層金属配線庵は
、その最小配線幅および第ｉｔ−金属配ｆｊ！ｍとのコ
ンタクトに要する幅がそれぞれ、ポリシリコン層の最小
配線幅およびコンタクトに要する幅に比べて犬きく、配
線ピッチも太きくなる。このため、通常、Ｙ方向の最小
単位格子の大きさはポリシリコン層の配線ピッチで決定
される。この場合、第２層金属配ｌ１）１ｉＩ層の配線
ピッチは、ポリシリコン層の配線ピッチによるＹ方向の
最小単位格子幅の２倍に設定されることが多い。
第６図は、このような配線パターン例を示している。笛
６図において、破１ｉＪｓｒ、ｓノ、・・・はＸ方向の
単位格子、一点鎖線３２，３２．・・・はＹ方向の単位
格子、３３は第１層金属配線層、３４は第２層金属配線
層、３５はポリシリコン配線層である。
６図において、破１ｉＪｓｒ、ｓノ、・・・はＸ方向の
単位格子、一点鎖線３２，３２．・・・はＹ方向の単位
格子、３３は第１層金属配線層、３４は第２層金属配線
層、３５はポリシリコン配線層である。
上述したように単位格子および配線ピッチがそれぞれ決
定されると、第７図に示すように第２７Ｇ金属配線層の
配線可能な単位格子は、ポリシリコン配線層における単
位格子３１．夕３１、・・・の中がら１本おきに選択さ
れる（二点鎖線で示す）ことになる。ところが、同一セ
ルライブラリ（予め用意された基本論理回路）を使用し
たセルＩＩｋと１ｒ１３とが上記第７図に示すように、
単位格子の奇数倍ずれた位置に配置された場合には、ス
ルー配線として第２層金属配線が通過するセル上の位置
がセルＩｌｋと１）１とで異なる。このため、セルライ
ブラリのパターンを設計する際にはこの唐を考慮して第
２層金属配線Ｍを位相することによるスルー配線の禁止
領域が極力少なくなるようにする必要がある。なお、第
２層金属配線層は、出力タップとしてセル内に必要不可
欠であることは伺うまでもない。
定されると、第７図に示すように第２７Ｇ金属配線層の
配線可能な単位格子は、ポリシリコン配線層における単
位格子３１．夕３１、・・・の中がら１本おきに選択さ
れる（二点鎖線で示す）ことになる。ところが、同一セ
ルライブラリ（予め用意された基本論理回路）を使用し
たセルＩＩｋと１ｒ１３とが上記第７図に示すように、
単位格子の奇数倍ずれた位置に配置された場合には、ス
ルー配線として第２層金属配線が通過するセル上の位置
がセルＩｌｋと１）１とで異なる。このため、セルライ
ブラリのパターンを設計する際にはこの唐を考慮して第
２層金属配線Ｍを位相することによるスルー配線の禁止
領域が極力少なくなるようにする必要がある。なお、第
２層金属配線層は、出力タップとしてセル内に必要不可
欠であることは伺うまでもない。
卯、８図は、スルー配線禁止値域と配線との関係を示し
ている。第８図において、３６，３６、・・・はスルー
配線禁止領域、３７は出力タップである。セル列１）．
．１）．．１）３．・・・上を通過する配線（第２層金
属配線層）は、出力タップ３７が存在するスルー配線禁
止領域３６を避けて配線される。
ている。第８図において、３６，３６、・・・はスルー
配線禁止領域、３７は出力タップである。セル列１）．
．１）．．１）３．・・・上を通過する配線（第２層金
属配線層）は、出力タップ３７が存在するスルー配線禁
止領域３６を避けて配線される。
ところで、出力配線は、セル内の単位格子の端から奇数
本目の単位格子が選択されるか偶数木目が選択されるか
け不明であるから、上記出力タップは奇数あるいは偶数
のいずれが選択されても接紋可能に配置する必要がある
。このことは、隣接する２つの単位格子にも昌てはまυ
、出力タップによるスルー配線禁止領域の最小値は、単
位格子２つ分の幅であることは明らかである。ところが
、不用意に出力タップを配置するとスルー配線禁止領域
が単位格子の３本分９、上を必要とする場合があり、こ
のようにスルー配線禁止領域が多くなると次のような種
々の欠点が生ずる。
本目の単位格子が選択されるか偶数木目が選択されるか
け不明であるから、上記出力タップは奇数あるいは偶数
のいずれが選択されても接紋可能に配置する必要がある
。このことは、隣接する２つの単位格子にも昌てはまυ
、出力タップによるスルー配線禁止領域の最小値は、単
位格子２つ分の幅であることは明らかである。ところが
、不用意に出力タップを配置するとスルー配線禁止領域
が単位格子の３本分９、上を必要とする場合があり、こ
のようにスルー配線禁止領域が多くなると次のような種
々の欠点が生ずる。
まず第１に、セル列上にスルー配線が可能な本数よりも
実際のスルー配線の本数の方が多くなった場合、単位セ
ルと単位セルとの間にスルー配線専用のスルー配線領域
を形成する必要があり、集積度を損なう。
実際のスルー配線の本数の方が多くなった場合、単位セ
ルと単位セルとの間にスルー配線専用のスルー配線領域
を形成する必要があり、集積度を損なう。
第２に、スルー配線位置の選択が制限されてしまうため
、配線アルゴリズムの最適化が困難となり、集積度を損
なう。
、配線アルゴリズムの最適化が困難となり、集積度を損
なう。
第３として、スルー配線位置の制限が多いとセル列と平
行方向の配線数が増加し、集積度を損々うとともに動作
速度の低下を招く。
行方向の配線数が増加し、集積度を損々うとともに動作
速度の低下を招く。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、多層金属配線を用いたポリセ
ル自動レイアウト方式におケルセル内の出力タップの位
置を最適化することにより、セル上を通過するスルー配
線に対する禁止領域を最小限に押さえ、集積度を向上で
きる半導体集積回路装置を提供することである。
その目的とするところは、多層金属配線を用いたポリセ
ル自動レイアウト方式におケルセル内の出力タップの位
置を最適化することにより、セル上を通過するスルー配
線に対する禁止領域を最小限に押さえ、集積度を向上で
きる半導体集積回路装置を提供することである。
すなわち、この発明においては、上記の目的を達成する
ために、多層メタル配線を用いたポリセルレイアウト方
式によって形成される半導体集積回路装置において、セ
ル内の出力タップをそのＸ方向の両端が隣接する単位格
子ラインに接するか、あるいは完全に包含されるように
配置するものである。
ために、多層メタル配線を用いたポリセルレイアウト方
式によって形成される半導体集積回路装置において、セ
ル内の出力タップをそのＸ方向の両端が隣接する単位格
子ラインに接するか、あるいは完全に包含されるように
配置するものである。
以下、この発明の一実施例について図面を参照して説明
する。第１図は、出力配線として用いられる金属層の設
計基準（あるいはプロセス基準）による最小幅、最小ス
ペース幅、ならびにセル内における出力タップ、および
セル上を通過するスルー配線をそれぞれ示している。な
お、これらの金属層は全て同一のものである。
する。第１図は、出力配線として用いられる金属層の設
計基準（あるいはプロセス基準）による最小幅、最小ス
ペース幅、ならびにセル内における出力タップ、および
セル上を通過するスルー配線をそれぞれ示している。な
お、これらの金属層は全て同一のものである。
ここで、金属層の最小幅の２分の１をＷ％最小スペース
幅をＳ、最小単位格子幅をＰｘと定義する０また、出力
タップのＸ方向の端から出カタップと交差しない最短距
離にある単位格子までの距離をΔＸとする。なお、３１
ｍ、３１ｎ、３１ｏ、３１ｐは単位格子、３７は出力タ
ップ、３８はスルー配線である。
幅をＳ、最小単位格子幅をＰｘと定義する０また、出力
タップのＸ方向の端から出カタップと交差しない最短距
離にある単位格子までの距離をΔＸとする。なお、３１
ｍ、３１ｎ、３１ｏ、３１ｐは単位格子、３７は出力タ
ップ、３８はスルー配線である。
前述したように、出力配線用として予定される単位格子
には最低限隣接（−１た２つ以上を必要とするから、第
１図における即位格子３Ｉｏ。
には最低限隣接（−１た２つ以上を必要とするから、第
１図における即位格子３Ｉｏ。
３！ｐ’ｆｚ出力配線用単位格子とする。
ます、ΔＸの最大値について考でする。出力配線が単位
格子３１Ｑちるいは３Ｚｐのいずれが選択された舅合に
も出力タップ３７と出力配線とが接続されることが必要
であるので、ΔＸ≦Ｗ ・・・・・・・・・・・・
（１）となる。次にΔＸの最小値について考察する。
格子３１Ｑちるいは３Ｚｐのいずれが選択された舅合に
も出力タップ３７と出力配線とが接続されることが必要
であるので、ΔＸ≦Ｗ ・・・・・・・・・・・・
（１）となる。次にΔＸの最小値について考察する。
単位格子３１ｎ上を通運するスルー配線３８と出力タッ
プ３７とのスペースは前記ｒ゛小スペース幅Ｓ以上必要
であることから、次式（２）が導かれる。
プ３７とのスペースは前記ｒ゛小スペース幅Ｓ以上必要
であることから、次式（２）が導かれる。
ΔＸ＋（Ｐｘ−Ｗ）≧Ｓ・・・・・・・・・（２）削代
（２）より、 ΔＸ≧Ｗ ＋ Ｓ −Ｐ ｘ ・・・・・・・・・
（３）となる。削代（１），（３）よシ、 （ａ） Ｐ ｘ ＞ Ｗ ＋ Ｓの場合、［Ｗａｓ−
Ｐｘ＜ＯＪであるので、「０≦ΔＸ≦Ｗ」が成立する。
（２）より、 ΔＸ≧Ｗ ＋ Ｓ −Ｐ ｘ ・・・・・・・・・
（３）となる。削代（１），（３）よシ、 （ａ） Ｐ ｘ ＞ Ｗ ＋ Ｓの場合、［Ｗａｓ−
Ｐｘ＜ＯＪであるので、「０≦ΔＸ≦Ｗ」が成立する。
（ｂ） Ｐｘ＝Ｗ＋Ｓの場合、「０≦ΔＸ≦Ｗ」は明
らかである。
らかである。
（ｃ） Ｐｘ＜Ｗａｓの場合、「Ｗａｓ−Ｐｘ≦ΔＸ
≦Ｗ」であるので簡明な条件は得られない。
≦Ｗ」であるので簡明な条件は得られない。
以上のように、（Ｃ）の条件の場合では、ΔＸが簡明な
式で得られないため、出力タップ３７をセルｌ１ｍ上に
配置する際には各設計基準および単位格子基準部を常に
考慮する必要がある。
式で得られないため、出力タップ３７をセルｌ１ｍ上に
配置する際には各設計基準および単位格子基準部を常に
考慮する必要がある。
これに対し、（ａ） ９ （ｂ）に示した条件では、Δ
Ｘは０よｐ大きく、Ｗよｐ小さい値であるから、出力タ
ップ３７は隣接する単位格子に接するか、もしくは出力
配線に用いる金丸層の幅の１／２以内の距離だけ離して
配ｔｅｌすれば良く、出力タップ３７の配置醒のしかた
は簡明である。
Ｘは０よｐ大きく、Ｗよｐ小さい値であるから、出力タ
ップ３７は隣接する単位格子に接するか、もしくは出力
配線に用いる金丸層の幅の１／２以内の距離だけ離して
配ｔｅｌすれば良く、出力タップ３７の配置醒のしかた
は簡明である。
＝１）−
上記（ａ） ＃ （ｂ）の条件のもと、つまシ、ｌ’−
Ｐｘ≧Ｗ＋ＳＪの条件で「０≦ΔＸ≦Ｗ」とするべく出
力タップ３７を配置した場合、スルー配線３８の禁止領
域は、第２図に示す斜線の領域３９となる。この場合に
は禁止される単位格子は、３０ｏ、３０ｐの２本のみと
なシ最小とな９得る。従って、出力タップ３７の位置を
最適化でき、集積度の向上を図れる。この時、出力タッ
プ３７と出力配線４０とは図示するように結合される。
Ｐｘ≧Ｗ＋ＳＪの条件で「０≦ΔＸ≦Ｗ」とするべく出
力タップ３７を配置した場合、スルー配線３８の禁止領
域は、第２図に示す斜線の領域３９となる。この場合に
は禁止される単位格子は、３０ｏ、３０ｐの２本のみと
なシ最小とな９得る。従って、出力タップ３７の位置を
最適化でき、集積度の向上を図れる。この時、出力タッ
プ３７と出力配線４０とは図示するように結合される。
第３図（ａ）〜（ｆ）はそれぞれ、上述した各条件にお
けるスルー配線３８と出力タップ３７および出力配線４
０との関係を示している。（ａ）図は、Ｐｘ＝Ｗ＋Ｓ、
ΔＸ（Ｏの場合を示してお）、この条件ではスルー配線
３８と出力タップ３７とが接近しすぎてしまうため、単
位格子３１ｎ、３１ｏ、３１ｐ上をスルー配線３８の禁
止領域とする必要がある。従って、集積度が低下する。
けるスルー配線３８と出力タップ３７および出力配線４
０との関係を示している。（ａ）図は、Ｐｘ＝Ｗ＋Ｓ、
ΔＸ（Ｏの場合を示してお）、この条件ではスルー配線
３８と出力タップ３７とが接近しすぎてしまうため、単
位格子３１ｎ、３１ｏ、３１ｐ上をスルー配線３８の禁
止領域とする必要がある。従って、集積度が低下する。
また、（ｂ）図はＰｘ＝Ｗ＋Ｓ、ΔＸ ＝ ０ 、 （
ｃ）図はＰＸ＝Ｗ＋Ｓ、０くΔＸ＜ Ｗ、および（ｄ）
図はＰｘ＝Ｗ十Ｓ、ΔＸ＝Ｗの場合をそれぞれ示してい
る。この条件であれはスルー配線３８を禁止すべき単位
格子は３１０．３１ｐのみであり、出力タップ３ンの配
！／ ′ｆｒＯ＆一連化できる。
ｃ）図はＰＸ＝Ｗ＋Ｓ、０くΔＸ＜ Ｗ、および（ｄ）
図はＰｘ＝Ｗ十Ｓ、ΔＸ＝Ｗの場合をそれぞれ示してい
る。この条件であれはスルー配線３８を禁止すべき単位
格子は３１０．３１ｐのみであり、出力タップ３ンの配
！／ ′ｆｒＯ＆一連化できる。
（ｅ）図は、Ｐｘ＝Ｗ＋Ｓ、ΔＸ＞Ｗの場合を示【−で
いる。この〈、Ｃ件では、単位格子３１９゜ＪＪｐ上が
スルー配線３８の禁止領域となり、集積度の点では問題
ないが、出力タップ３７と出力配船！４０とが接続され
ない。
いる。この〈、Ｃ件では、単位格子３１９゜ＪＪｐ上が
スルー配線３８の禁止領域となり、集積度の点では問題
ないが、出力タップ３７と出力配船！４０とが接続され
ない。
（ｆ）図は、Ｐｘ＜Ｗａｓ、ΔＸ＝Ｏの場合を示してい
る。この条件では、出力タップ３７とスルー配線３８と
が接近しすぎてしまうため、単位格子３１ｎ、３１ｏ、
３１ｐ上をスルー配線３８の禁止領域とする必要があり
１集積度が低下する。
る。この条件では、出力タップ３７とスルー配線３８と
が接近しすぎてしまうため、単位格子３１ｎ、３１ｏ、
３１ｐ上をスルー配線３８の禁止領域とする必要があり
１集積度が低下する。
従って、上記第３図（ｂ） ｔ （ｅ） ｔ （ｃ］）
に示した各条件を選択すれば、スルー配線３８と出力タ
ップ３７および出力配線４０との関係を最適化でき、集
積度を向上できる。
に示した各条件を選択すれば、スルー配線３８と出力タ
ップ３７および出力配線４０との関係を最適化でき、集
積度を向上できる。
以上説明したように、この発明によれば、多層金属配線
を用いたポリセルレイアウト方式における出力タップの
位置を最適化することにより、セル上を通過するスルー
配線に対する禁止領域を最小限に押さえ、集積度を向上
できる半導体集積回路装置が得られる。
を用いたポリセルレイアウト方式における出力タップの
位置を最適化することにより、セル上を通過するスルー
配線に対する禁止領域を最小限に押さえ、集積度を向上
できる半導体集積回路装置が得られる。
第１図はこの発明の一実施例に係わる半導体集積回路装
置について説明するためのパターン平面図、第２図はス
ルー配線の禁止領域を示すパターン平面図、第３図は各
条件におけるスルー配線と出力タップおよび出力配線と
の関係を示すパターン平面図、紀４図ないし第８図はそ
れぞれ従来の半導体集積回路装置について説明するため
の図である。 １）ａ、ＺＺｂ、ｌｌｃ、……単位セル、１）１、ＩＩ
、、ＩＩ、、−−−−−−セルタリ、Ｉ２８、１２１）
１２ｓ ＊ ”””配線領域１．９Ｚｍ。 ３１ ｒｌ 、 ３１ ｏ 、 ３ Ｚ ｐ ”一単位
格子、３７ ・・・出カタツ−ｊ、３Ｂ・・・スルー配
線、ｓ９・・・スルー配格子幅、Ｗ・・・金属配線層の
最小幅の２分の１、Ｓ・・・最小スペース幅、ΔＸ・・
・出力タップと交差しない最短距離にある単位格子まで
の距離。 出願人代理人 弁理士 鈴 江 武 彦−〉衿笹 第５図（ａ） ２日 第５図（ｂ） ■７同一 第６図 第７図
置について説明するためのパターン平面図、第２図はス
ルー配線の禁止領域を示すパターン平面図、第３図は各
条件におけるスルー配線と出力タップおよび出力配線と
の関係を示すパターン平面図、紀４図ないし第８図はそ
れぞれ従来の半導体集積回路装置について説明するため
の図である。 １）ａ、ＺＺｂ、ｌｌｃ、……単位セル、１）１、ＩＩ
、、ＩＩ、、−−−−−−セルタリ、Ｉ２８、１２１）
１２ｓ ＊ ”””配線領域１．９Ｚｍ。 ３１ ｒｌ 、 ３１ ｏ 、 ３ Ｚ ｐ ”一単位
格子、３７ ・・・出カタツ−ｊ、３Ｂ・・・スルー配
線、ｓ９・・・スルー配格子幅、Ｗ・・・金属配線層の
最小幅の２分の１、Ｓ・・・最小スペース幅、ΔＸ・・
・出力タップと交差しない最短距離にある単位格子まで
の距離。 出願人代理人 弁理士 鈴 江 武 彦−〉衿笹 第５図（ａ） ２日 第５図（ｂ） ■７同一 第６図 第７図
Claims (2)
- （１）各種機能回路を収納した単位セルによって形成さ
れる複数のセル列と、これら各セル列間に単位格子を基
準として配設され第１層の金属配線層、第２層の金属配
線層、および上記各種機能回路のゲート電極を形成する
配線層とがそれぞれ形成される配線領域と、上記単位セ
ルからの出力信号をこのセル外へ導出するための上記第
１層金属配線層から成る出力タップとを具備し、上記出
力タップを上記セル列と直交する方向の隣接した上記単
位格子内に収まるように配置することを特徴とする半導
体集積回路装置。 - （２）各種機能回路を収納した単位セルによって形成さ
れる複数のセル列と、これら各セル列間に単位格子を基
準にして配設され第１層の金属配線層、第２層の金属配
線層、および各種機能回路のゲート電極を形成する配線
層とがそれぞれ形成される配線領域と、上記単位セルか
らの出力信号をこのセル外へ導出するための上記第１層
金属配線層から成る出力タップとを具備し、最小単位格
子幅が上記第１あるいは第２金属配線層の最小幅の２分
の１と最小スペース幅との和より大きいか等しくなる様
に設定し、上記出力タップを出力タップと交差しない最
短距離にある単位格子までの距離が、０と上記第１ある
いは第２金属配線層の最小幅の２分の１との間になる如
く配置することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815785A JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18815785A JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247148A true JPS6247148A (ja) | 1987-02-28 |
| JPH0571137B2 JPH0571137B2 (ja) | 1993-10-06 |
Family
ID=16218750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18815785A Granted JPS6247148A (ja) | 1985-08-27 | 1985-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247148A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7503026B2 (en) | 2004-12-20 | 2009-03-10 | Panasonic Corporation | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit |
| JP2016136650A (ja) * | 2008-07-16 | 2016-07-28 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
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| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
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| US10230377B2 (en) | 2006-03-09 | 2019-03-12 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
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-
1985
- 1985-08-27 JP JP18815785A patent/JPS6247148A/ja active Granted
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| US10186523B2 (en) | 2006-03-09 | 2019-01-22 | Tela Innovations, Inc. | Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid |
| US9859277B2 (en) | 2006-03-09 | 2018-01-02 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US10141334B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures |
| US9905576B2 (en) | 2006-03-09 | 2018-02-27 | Tela Innovations, Inc. | Semiconductor chip including region having rectangular-shaped gate structures and first metal structures |
| US10141335B2 (en) | 2006-03-09 | 2018-11-27 | Tela Innovations, Inc. | Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures |
| US9917056B2 (en) | 2006-03-09 | 2018-03-13 | Tela Innovations, Inc. | Coarse grid design methods and structures |
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| US9910950B2 (en) | 2007-03-07 | 2018-03-06 | Tela Innovations, Inc. | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US10734383B2 (en) | 2007-10-26 | 2020-08-04 | Tela Innovations, Inc. | Methods, structures, and designs for self-aligning local interconnects used in integrated circuits |
| US9818747B2 (en) | 2007-12-13 | 2017-11-14 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10461081B2 (en) | 2007-12-13 | 2019-10-29 | Tel Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US10020321B2 (en) | 2008-03-13 | 2018-07-10 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on two gate electrode tracks |
| US9871056B2 (en) | 2008-03-13 | 2018-01-16 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US10651200B2 (en) | 2008-03-13 | 2020-05-12 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on three gate electrode tracks |
| US10658385B2 (en) | 2008-03-13 | 2020-05-19 | Tela Innovations, Inc. | Cross-coupled transistor circuit defined on four gate electrode tracks |
| US10727252B2 (en) | 2008-03-13 | 2020-07-28 | Tela Innovations, Inc. | Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same |
| US9779200B2 (en) | 2008-03-27 | 2017-10-03 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| JP2016136650A (ja) * | 2008-07-16 | 2016-07-28 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571137B2 (ja) | 1993-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |