JPH07176617A - 半導体集積回路装置及びその設計方法 - Google Patents
半導体集積回路装置及びその設計方法Info
- Publication number
- JPH07176617A JPH07176617A JP32207993A JP32207993A JPH07176617A JP H07176617 A JPH07176617 A JP H07176617A JP 32207993 A JP32207993 A JP 32207993A JP 32207993 A JP32207993 A JP 32207993A JP H07176617 A JPH07176617 A JP H07176617A
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- Japan
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 スタンダードセル１０２配置用の列領域各々
における機能セル存在領域にだけ電源線１０２を配置す
る。列領域各々における電源線不在領域Ｓ及び各列領域
間に位置するトラック領域Ｔを信号線１０４の配置領域
とする。よって、設計にあたっては、ネットリストに含
まれるスタンダードセル１０２に対し配置条件を設定
し、スタンダードセル１０２を配置した後、従来のフィ
ードスルーセルの配置処理は省略し、各列領域に対し機
能セル存在領域にのみ電源線１０２を、そして各列領域
の電源線不在領域Ｓ及びトラック領域Ｔに各スタンダー
ドセル１０２を構成する機能セルの信号線１０４を配線
処理する。 【効果】 チップ面積の有効利用化が図れる。
における機能セル存在領域にだけ電源線１０２を配置す
る。列領域各々における電源線不在領域Ｓ及び各列領域
間に位置するトラック領域Ｔを信号線１０４の配置領域
とする。よって、設計にあたっては、ネットリストに含
まれるスタンダードセル１０２に対し配置条件を設定
し、スタンダードセル１０２を配置した後、従来のフィ
ードスルーセルの配置処理は省略し、各列領域に対し機
能セル存在領域にのみ電源線１０２を、そして各列領域
の電源線不在領域Ｓ及びトラック領域Ｔに各スタンダー
ドセル１０２を構成する機能セルの信号線１０４を配線
処理する。 【効果】 チップ面積の有効利用化が図れる。
Description
【０００１】
【産業上の利用分野】本発明はスタンダードセル方式に
よりセルの配置や配線が行われる半導体集積回路装置及
びその設計方法に関する。
よりセルの配置や配線が行われる半導体集積回路装置及
びその設計方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置における回路
パターンの設計は、スタンダードセルを計算機で自動配
置、配線するスタンダードセル方式が一般的となってい
る。図４（Ｂ）はそのスタンダードセル方式にてセルの
配置、配線を行った半導体集積回路例を示すものであ
る。４０１はその１ブロックであり、このブロック４０
１内には間隔を置いて互いに平行に延びる３本のスタン
ダードセル４０２に対応して、その一端から他端にかけ
て３列の電源線４０３が配置されている。４０４はセル
４０２の信号配線であって、一つのセル４０２と、隣合
うもう一つのセル４０２との間の空き領域に配置されて
いる。
パターンの設計は、スタンダードセルを計算機で自動配
置、配線するスタンダードセル方式が一般的となってい
る。図４（Ｂ）はそのスタンダードセル方式にてセルの
配置、配線を行った半導体集積回路例を示すものであ
る。４０１はその１ブロックであり、このブロック４０
１内には間隔を置いて互いに平行に延びる３本のスタン
ダードセル４０２に対応して、その一端から他端にかけ
て３列の電源線４０３が配置されている。４０４はセル
４０２の信号配線であって、一つのセル４０２と、隣合
うもう一つのセル４０２との間の空き領域に配置されて
いる。
【０００３】このような構造のセルの配置ならびに配線
は次のような流れで設計される。 ［第１段階］ ネットリストの作成処理。この際にはブ
ロック名、セル種、入力・出力・中間端子によりネット
ワークの定義を行う。 ［第２段階］ 配置条件の設定処理。この配置条件には
ｒｏｗ数や端子位置がある。 ［第３段階］ スタンダードセルの配置処理。上記ネッ
トリストおよび配置条件に従って図３（Ａ）に示すよう
に各セル配置を決定する。 ［第４段階］ フィードスルーセル、電源端子の配置処
理。この際、図３（Ｂ）に示すように、フィードスルー
セルは最大幅のｒｏｗにそれ未満の幅のスタンダードセ
ルの幅を合わせるように設け、ブロックの両端に電源端
子を設置することとなる。 ［第５段階］ 信号線の配線。信号線はセル間の空き領
域（トラック領域）を利用して配線される。
は次のような流れで設計される。 ［第１段階］ ネットリストの作成処理。この際にはブ
ロック名、セル種、入力・出力・中間端子によりネット
ワークの定義を行う。 ［第２段階］ 配置条件の設定処理。この配置条件には
ｒｏｗ数や端子位置がある。 ［第３段階］ スタンダードセルの配置処理。上記ネッ
トリストおよび配置条件に従って図３（Ａ）に示すよう
に各セル配置を決定する。 ［第４段階］ フィードスルーセル、電源端子の配置処
理。この際、図３（Ｂ）に示すように、フィードスルー
セルは最大幅のｒｏｗにそれ未満の幅のスタンダードセ
ルの幅を合わせるように設け、ブロックの両端に電源端
子を設置することとなる。 ［第５段階］ 信号線の配線。信号線はセル間の空き領
域（トラック領域）を利用して配線される。
【０００４】計算機が以上のような５段階の設計処理を
行うことでスタンダードセル方式の半導体集積回路装置
の回路パターンが決定される。
行うことでスタンダードセル方式の半導体集積回路装置
の回路パターンが決定される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のスタンダードセル方式の半導体集積回路装置にあっ
ては、高密度化が進むに伴い、セルピッチが小さくなり
トラック領域が狭くなり配線レイアウトが苦しくなって
きており、これが更なる高集積化の一阻害要因となって
いる。
来のスタンダードセル方式の半導体集積回路装置にあっ
ては、高密度化が進むに伴い、セルピッチが小さくなり
トラック領域が狭くなり配線レイアウトが苦しくなって
きており、これが更なる高集積化の一阻害要因となって
いる。
【０００６】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところはチップ面
積の有効利用化を図った半導体集積回路装置およびその
設計方法を提供することにある。
みてなされたもので、その目的とするところはチップ面
積の有効利用化を図った半導体集積回路装置およびその
設計方法を提供することにある。
【０００７】すなわち、本発明の第１の目的は、同じ規
模の回路であればブロック面積を小さくすることがで
き、ひいてはチップサイズを小さくすることができるよ
うにすることである。
模の回路であればブロック面積を小さくすることがで
き、ひいてはチップサイズを小さくすることができるよ
うにすることである。
【０００８】本発明の第２の目的は、同じブロック面積
であれば回路規模を大きくすることができ、より高集積
ＬＳＩを実現することができるようにすることにある。
であれば回路規模を大きくすることができ、より高集積
ＬＳＩを実現することができるようにすることにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、複数のスタンダードセル配置用列領域と、該複
数の列領域各々の機能セル存在領域にのみ配置された電
源線と、前記複数の列領域各々における前記電源線不存
在領域および前記複数の列領域間に位置する単数または
複数のトラック領域からなり、前記複数のスタンダード
セルからの信号線が配置される信号線領域とを備えてい
ることを特徴としている。
装置は、複数のスタンダードセル配置用列領域と、該複
数の列領域各々の機能セル存在領域にのみ配置された電
源線と、前記複数の列領域各々における前記電源線不存
在領域および前記複数の列領域間に位置する単数または
複数のトラック領域からなり、前記複数のスタンダード
セルからの信号線が配置される信号線領域とを備えてい
ることを特徴としている。
【００１０】電源線不存在領域は、その列領域の一端部
または中間部に配置される。
または中間部に配置される。
【００１１】この電源線不存在領域に配置された信号線
はブロックの縦、横両方向に延びるように配線される。
はブロックの縦、横両方向に延びるように配線される。
【００１２】また、本発明の半導体集積回路装置の設計
方法は、ネットリストを作成する第１の段階と、前記ネ
ットリストに含まれるスタンダードセルに対し配置条件
を設定する第２の段階と、前記配置条件に従って各スタ
ンダードセルを配置する第３の段階と、各列領域に対し
てその機能セル存在領域にのみ電源線を配置し、かつ各
列領域における電源線不存在領域及び各列領域間に位置
するトラック領域に各スタンダードセルを構成する機能
セルの信号線を配線処理する第４の段階とを備えてい
る。
方法は、ネットリストを作成する第１の段階と、前記ネ
ットリストに含まれるスタンダードセルに対し配置条件
を設定する第２の段階と、前記配置条件に従って各スタ
ンダードセルを配置する第３の段階と、各列領域に対し
てその機能セル存在領域にのみ電源線を配置し、かつ各
列領域における電源線不存在領域及び各列領域間に位置
するトラック領域に各スタンダードセルを構成する機能
セルの信号線を配線処理する第４の段階とを備えてい
る。
【００１３】
【作用】本発明によれば、各列領域における機能セル不
存在領域には電源線を配置せず、信号線の配置領域とし
て使用する構成としたため、チップ面積の有効利用化を
図ることができる。
存在領域には電源線を配置せず、信号線の配置領域とし
て使用する構成としたため、チップ面積の有効利用化を
図ることができる。
【００１４】よって、同じ規模の回路であればブロック
面積を小さくすることができ、ひいてはチップサイズを
小さくすることができることとなる。
面積を小さくすることができ、ひいてはチップサイズを
小さくすることができることとなる。
【００１５】また、同じブロック面積であれば回路規模
を大きくすることができ、より高集積ＬＳＩを実現する
ことができる。
を大きくすることができ、より高集積ＬＳＩを実現する
ことができる。
【００１６】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路装置の構成を示すものである。この図の（Ａ）に
おいて、１０１はスタンダードセル方式の集積回路ブロ
ックであり、このブロック１０１内には、間にトラック
領域を置いて互いに平行に延びる３列のスタンダードセ
ル１０２が配置されている。この各スタンダードセル１
０２は全て機能セルからなり、フィードスルーセルは含
まれない。３列のスタンダードセル１０２のうち中間に
位置するスタンダードセル１０２は他の両端に位置する
スタンダードセル１０２よりも短尺のものとされてい
る。各セル１０２が配置された列領域にはその機能セル
不存在領域Ｓを除いて電源線１０３が配置されている。
スタンダードセル１０２間のトラック領域Ｔ及び機能セ
ル不存在領域Ｓはスタンダードセル１０２からの図示し
ない信号線配置領域とされる。図１（Ａ）及び図１
（Ｂ）に示すものの中間位置のスタンダードセル１０２
の機能セル不存在領域Ｓは一端側に位置し、図１（Ｃ）
に示すもののスタンダードセル１０２の機能セル不存在
領域Ｓは中間部に位置する。
つつ説明する。図１は本発明の一実施例に係る半導体集
積回路装置の構成を示すものである。この図の（Ａ）に
おいて、１０１はスタンダードセル方式の集積回路ブロ
ックであり、このブロック１０１内には、間にトラック
領域を置いて互いに平行に延びる３列のスタンダードセ
ル１０２が配置されている。この各スタンダードセル１
０２は全て機能セルからなり、フィードスルーセルは含
まれない。３列のスタンダードセル１０２のうち中間に
位置するスタンダードセル１０２は他の両端に位置する
スタンダードセル１０２よりも短尺のものとされてい
る。各セル１０２が配置された列領域にはその機能セル
不存在領域Ｓを除いて電源線１０３が配置されている。
スタンダードセル１０２間のトラック領域Ｔ及び機能セ
ル不存在領域Ｓはスタンダードセル１０２からの図示し
ない信号線配置領域とされる。図１（Ａ）及び図１
（Ｂ）に示すものの中間位置のスタンダードセル１０２
の機能セル不存在領域Ｓは一端側に位置し、図１（Ｃ）
に示すもののスタンダードセル１０２の機能セル不存在
領域Ｓは中間部に位置する。
【００１７】このように構成された半導体集積回路ブロ
ックの設計は次のような流れで計算機によりなされる。 ［第１段階］ ネットリストの作成処理。この際にはブ
ロック名、セル種、入力・出力・中間端子によりネット
ワークの定義を行う。 ［第２段階］ 配置条件の設定処理。この配置条件には
ｒｏｗ数や端子位置がある。 ［第３段階］ スタンダードセルの配置処理。上記ネッ
トリストおよび配置条件に従って図３（Ａ）に示すよう
に各セル配置を決定する。
ックの設計は次のような流れで計算機によりなされる。 ［第１段階］ ネットリストの作成処理。この際にはブ
ロック名、セル種、入力・出力・中間端子によりネット
ワークの定義を行う。 ［第２段階］ 配置条件の設定処理。この配置条件には
ｒｏｗ数や端子位置がある。 ［第３段階］ スタンダードセルの配置処理。上記ネッ
トリストおよび配置条件に従って図３（Ａ）に示すよう
に各セル配置を決定する。
【００１８】以上の第１〜第３の段階は従来と同様であ
るが、今度の段階は従来のフィードスルーセルの配置処
理とは異なる。 ［第４段階］ 電源線及び信号線の配置処理。各列領域
に対してその機能セル存在領域にのみ電源線１０３を配
置し、かつ図２（Ａ）に示すように、各列領域における
電源線不存在領域Ｓ及び各列領域間に位置するトラック
領域Ｔに各スタンダードセル１０２を構成する機能セル
の信号線１０４を配線処理する。
るが、今度の段階は従来のフィードスルーセルの配置処
理とは異なる。 ［第４段階］ 電源線及び信号線の配置処理。各列領域
に対してその機能セル存在領域にのみ電源線１０３を配
置し、かつ図２（Ａ）に示すように、各列領域における
電源線不存在領域Ｓ及び各列領域間に位置するトラック
領域Ｔに各スタンダードセル１０２を構成する機能セル
の信号線１０４を配線処理する。
【００１９】このような設計による半導体集積回路ブロ
ックによれば、各列領域における機能セル不存在領域Ｓ
には電源線１０３を配置せず、信号線１０４の配置領域
として使用する構成としているため、チップ面積の有効
利用化が図れる。よって、同じ規模の回路であればブロ
ック面積を小さくすることができ、ひいてはチップサイ
ズを小さくすることができることとなる。図２（Ｂ）は
この効果を図解する。図２（Ｂ）−（ｉ）は従来のブロ
ック４０１、同図−（ii）は本発明のブロック１０１の
レイアウトを示しており、これらの図から明らかなよう
に、本発明のものはトラック領域Ｔを狭めることができ
る分だけトラック幅ｔ1 を従来のトラック幅ｔ2 に比べ
小さくすることができる。ここで、従来は、 トラック幅ｔ2 ≧電源線間隔ａ＋配線ピッチｂ×配線数
ｎ という領域が必要であったのに対し、本発明はトラック
幅ｔ1 の決定にあたり全配線のピッチを考慮する必要が
無い、つまり全信号線の配線をトラック領域Ｔ内に収め
る必要が無いため、ブロックサイズを小さくすることが
できることとなるのである。また、逆に同じブロック面
積であれば回路規模を大きくすることができ、より高集
積ＬＳＩを実現することができる。
ックによれば、各列領域における機能セル不存在領域Ｓ
には電源線１０３を配置せず、信号線１０４の配置領域
として使用する構成としているため、チップ面積の有効
利用化が図れる。よって、同じ規模の回路であればブロ
ック面積を小さくすることができ、ひいてはチップサイ
ズを小さくすることができることとなる。図２（Ｂ）は
この効果を図解する。図２（Ｂ）−（ｉ）は従来のブロ
ック４０１、同図−（ii）は本発明のブロック１０１の
レイアウトを示しており、これらの図から明らかなよう
に、本発明のものはトラック領域Ｔを狭めることができ
る分だけトラック幅ｔ1 を従来のトラック幅ｔ2 に比べ
小さくすることができる。ここで、従来は、 トラック幅ｔ2 ≧電源線間隔ａ＋配線ピッチｂ×配線数
ｎ という領域が必要であったのに対し、本発明はトラック
幅ｔ1 の決定にあたり全配線のピッチを考慮する必要が
無い、つまり全信号線の配線をトラック領域Ｔ内に収め
る必要が無いため、ブロックサイズを小さくすることが
できることとなるのである。また、逆に同じブロック面
積であれば回路規模を大きくすることができ、より高集
積ＬＳＩを実現することができる。
【００２０】
【発明の効果】以上説明したように本発明によれば、各
列領域における機能セル不存在領域には電源線を配置せ
ず、信号線の配置領域として使用する構成としたため、
チップ面積の有効利用化を図ることができる。
列領域における機能セル不存在領域には電源線を配置せ
ず、信号線の配置領域として使用する構成としたため、
チップ面積の有効利用化を図ることができる。
【００２１】よって、同じ規模の回路であればブロック
面積を小さくすることができ、ひいてはチップサイズを
小さくすることができることとなる。
面積を小さくすることができ、ひいてはチップサイズを
小さくすることができることとなる。
【００２２】また、同じブロック面積であれば回路規模
を大きくすることができ、より高集積ＬＳＩを実現する
ことができる。
を大きくすることができ、より高集積ＬＳＩを実現する
ことができる。
【図１】本発明の一実施例に係る半導体集積回路装置の
構造を示す平面図。
構造を示す平面図。
【図２】本発明の半導体集積回路装置の設計手順及び技
術的利点を図解する平面図。
術的利点を図解する平面図。
【図３】従来の半導体集積回路装置の設計手順を図解す
る平面図。
る平面図。
【図４】従来の半導体集積回路装置の設計手順を図解す
る平面図。
る平面図。
１０１ 半導体集積回路装置ブロック １０２ スタンダードセル １０３ 電源線 １０４ 信号線 Ｓ 機能セル不在領域 Ｔ トラック領域
Claims (5)
- 【請求項１】複数のスタンダードセル配置用列領域と、 該複数の列領域各々の機能セル存在領域にのみ配置され
た電源線と、 前記複数の列領域各々における前記電源線不存在領域お
よび前記複数の列領域間に位置する単数または複数のト
ラック領域からなり、前記複数のスタンダードセルから
の信号線が配置される信号線領域とを備えていることを
特徴とする半導体集積回路装置。 - 【請求項２】電源線不存在領域は、その列領域の一端部
に配置されることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項３】電源線不存在領域は、その列領域の中間部
に配置されることを特徴とする請求項１記載の半導体集
積回路装置。 - 【請求項４】電源線不存在領域に配置された信号線はブ
ロックの縦、横両方向に延びるように配線されることを
特徴とする請求項１〜３のうちいずれか１項記載の半導
体集積回路装置。 - 【請求項５】ネットリストを作成する第１の段階と、 前記ネットリストに含まれるスタンダードセルに対し配
置条件を設定する第２の段階と、 前記配置条件に従って各スタンダードセルを配置する第
３の段階と、 各列領域に対してその機能セル存在領域にのみ電源線を
配置し、かつ各列領域における電源線不存在領域及び各
列領域間に位置するトラック領域に各スタンダードセル
を構成する機能セルの信号線を配線処理する第４の段階
とを備えていることを特徴とする半導体集積回路装置の
設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32207993A JPH07176617A (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路装置及びその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32207993A JPH07176617A (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路装置及びその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176617A true JPH07176617A (ja) | 1995-07-14 |
Family
ID=18139686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32207993A Withdrawn JPH07176617A (ja) | 1993-12-21 | 1993-12-21 | 半導体集積回路装置及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07176617A (ja) |
-
1993
- 1993-12-21 JP JP32207993A patent/JPH07176617A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |