JPH02144936A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源ノイズを低減した半導体集積回路装置（以
下ＩＣという）に関し、特に、高速化が進みノイズの発
生も増々大となっているマスタスライス方式のゲートア
レイに適用して有用なノイズ除去技術に関する。

〔従来の技術〕

コンピュータ用の論理ＩＣは、短時間内で少量多品種の
ものを設計する必要があるために、その設計方法として
はいわゆるマスタスライス方式が採用されている。マス
タスライス方式によるＩＣは多くの論理機能を基本設計
（マスク）を変更することなく配線パターンのみの変更
によって実現できるという特長を有している。

従来のマスタスライス方式のゲートアレイの配線領域の
下はウェハ基板またはウェルになっており配線を行う配
線層（例えばＡ１層）とは通常厚い酸化膜で絶縁されて
いるだけである。

尚マスタスライス方式によるゲートアレイについて述べ
た文献の例としては、サイエンスフォーラム社昭和５８
年１１月２８日発行の［超ＬＳＩデバイスハンドブック
ｊ　ｐ３７７〜３９６が挙げられる。

〔発明が解決しようとする課題〕

しかるに、ゲートアレイにおいてデバイスの高速化が増
々盛んであり、それに従ってデバイス内部で発生するノ
イズも大きくなってきている。

従って、ノイズ除去対策も増々重要となってきている。

− ノイズ除去にはコンデンサを設ければよいが、それをど
こに、どのように設ければよいかは問題である。

本発明はかかるノイズ対策に有用な技術を提供すること
を目的とし、特に、マスタスライス方式による論理ＩＣ
に有効な技術を提供することを目的とする。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

本発明では、従来の配線領域においては、その下部のフ
ィールド絶縁膜上に配線を施すだけであったが、その配
線を施さないスペース部分に、ゲート容量を利用した電
源ノイズ除去用のコンデンサを設け、当該コンデンサを
電源配線と接続するようＫした。

〔作用〕

上記配線領域は、セル領域間においてかなりの面積を占
めており、当該セル領域と配線領域よりなる領域の約半
分の面積の分布容量が得られるので、効果的なノイズ除
去用コンデンサとなし得る。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

第２図は論理ＩＣを構成した半導体チップ１の概略的な
レイアウトの一例を示している。チップ１の周辺には、
複数の適宜ピッチで設けられたポンディングパッド２と
複数の単位入出力回路部（■１０セル）３とからなる入
出力回路部４が設けられている。

該入出力回路部４の内部には、論理回路を構成するため
の多数の基本セル５を横方向に配列構成した基本セル列
よりなるセル領域６が、縦方向に複数一定の間隔を置い
て配設されている。

各セル領域６間は、配線領域（チャンネル）７として用
いられ、下地のフィールドＳｉｎ、膜上にその長さ方向
に伸びるアルミニウム配線を複数本設けることができる
程度の幅を有している。

前記チップｌの周辺部における入出力回路構成用の多数
のＩ１０セル３は、アルミニウム配線によって入力回路
、出力回路、クロック用入力回路、多方向性バッファ回
路等の種々の回路機能に形成されたものである。

当該論理ＩＣは、マスクプライス方式による論理ＬＳＩ
、例えばＣＭ　０８　（ＣｏｍｐｌｅｍｅｎｔａｒｙＭ
ｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　
）型のもので、数千ゲートの論理用ゲートを有するもの
で例示しである。

当該論理ＩＣは公知のマスクプライス方式で作成するこ
とができる。まず、基本セル５およびＩ１０セル３の回
路素子、即ちＭ　Ｉ　Ｓ　（ＭｅｔａｌＩｎｓｕｌａｔ
ｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　）型電界効果トラ
ンジスタ（ＭＩＳＦＥＴ）や抵抗、ポリシリコンゲート
配線等を基本設計（マスク）に従って形成し、次いで、
所望の論理機能を実現すべく、種々の変形を成した配線
を施すことにより作成することができる。

本発明においては、第１図に示すように、セル領域６間
の配線領域７の下部Ｋ、ゲート８とその下部の当該ゲー
ト８に重なるゲート酸化膜９とよりなる電源ノイズ除去
用のゲート容量（コンデンサ）１０を埋設する。

当該ゲート８は、例えばポリシリコン層により構成され
る。ゲート酸化膜９は、例えば５ｉｎ２膜、Ａｌｔｏｓ
膜、Ｔ　ａ、　ｏ、膜などにより構成され、拡散技術を
用いることＫより構成できる。

第３図に、本発明の要部構成断面図を示す。第３図にて
、８は上記ゲート、９はその下部のゲート酸化膜、１は
例えばＳｉｎ、よりなるフィールド酸化膜、１２は半導
体基板を示す。

当該ゲート容量１０は、上記のように、ＭＯ８（Ｍｅｔ
ａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）形Ｆ
ＥＴのゲートとゲート酸化膜とに相当するもので構成し
である。

当該ゲート容量を利用したコンデンサ１０は、図示のよ
）に、適宜位置から、引き出し線１３を引き出しし、当
該引き出し線１３により、当該ゲート容１ｋ１０を、セ
ル領域６に設けられた電源配線１４．１５に、接続する
。

図示例では、ゲート８の引き出し線１３をＶｓｓ側電源
配線１４に接続し、ゲート酸化膜９の引き出し線１３を
Ｖｃｃ側電源配線１５に接続してなる例を示す。

本発明によれば、このように、ゲート８と酸化膜９とよ
りなるゲート容量を利用したコンデンサ１０をセル領域
６間の配線領域７に設け、当該コンデンサ１０を電源配
線１４．１５に接続することＫより、これら電源配線間
（Ｖｓｓ−Ｖｃｅ間）１４．１５のノイズを除去するこ
とができ、当該配線領域７は、当該配線領域７とセル領
域６とよりなる内部領域の約半分の面積を占めており、
本発明では当該配線領域７にコンデンサ１０を設置する
ので、当該内部領域の約半分の面積の分布容量を得るこ
とができ、効果的にノイズを除去することができる。

また、当該コンデンサ１０は配線領域７の下に埋設され
るので、チップ１のサイズを大きくすることはなく、従
来のチップサイズで可能となる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。

不発明によればチップサイズはそのままで、ノイズを除
去低減するのに有効な技術を提供することができた。

【図面の簡単な説明】

第１図は本発明の実施例を示す要部拡大レイアウト図、 ＠２図は本発明の実施例を示すレイアウト図、第３図は
本発明の実施例を示す要部断面図である。 １・・・半導体チップ、２・・・ポンディングパッド、
３・・・単位入出力回路部、４・・・入出力回路部、５
・・・基本セル、６・・・セル領域、７・・・配線領域
、８・・・ゲート、９・・・ゲート酸化膜、１０・・・
電源ノイズ除去用のゲート容量、１１・・・フィールド
絶縁膜、１２・・・半導体基板、１３・・・引き出し線
、１４・・・電源配線（Ｖｓｓ）、１５　・１１Ｊ、配
ａ　（Ｖｃ　ｃ　）第　　１　　図゛ 第３図

Claims (1)

1. 【特許請求の範囲】 １、周辺に入出力回路を配設し、該入出力回路部の内部
   に論理回路を構成するための多数の基本セル列よりなる
   セル領域を配線領域を介して配設してなる半導体集積回
   路装置において、当該配線領域にゲートとゲート酸化膜
   よりなる電源ノイズ除去用のゲート容量を設け、当該ゲ
   ート容量を前記セル領域に設けた電源配線に接続して成
   ることを特徴とする半導体集積回路装置。 ２、ゲートとゲート酸化膜とを各々別々の電源配線に接
   続して成る、請求項１に記載の半導体集積回路装置。