JPS62139342A - Ｌｓｉ設計方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＯＡＤによるＬＳＩ設計方法、さらに詳しく
云えば配線率向上の九め機能ブロックの配置を考慮した
Ｌ８Ｉ設計方法に関する。

（従来の技術〕 ＬＳＩの設計において、機能ブロックン配置する方法が
、いくつか提案されている。しかし、そのいずれもが、
例えば「論理装置の０ＡＤＪのＰ３６〜４３（樹下行三
編　情報処理学会発行）に記載されているように総記線
の長さの最小化ン狙つ念ものである。

これによれば最短経路での配線遅延時間の最小化が実現
できるという利点χ有しているが、以下のような欠点ン
持っている。

すなわち上記方法により得られ九装置結果は配線長の最
小化が実現されることにより配置対象ブロックが互に近
接した状態で配置される。

（発明が解決しようとする問題点） 通常、あるブロックからは相手ブロックに対して数本の
配線要求がある。そのため上記の配置結果でに、中央部
に非常に多くの配線要求ンも念らし、交錯させることに
なるが、周辺部はブロックが配置されていない窒セル部
ン生じさせる結果となる。したがって、セル列間の配線
容量（通過可能配線本数〕が予め決定されているマスタ
スライス方式ＬＳＩ等では、周辺部の配線容量には十分
に余裕があるにもかかわらず中央部の配線容量が不足す
るということがあり、最終的に１００％配線が達成でき
ない場合がある。

この場合、未配線の修正には、従来から配置済ブロック
の又換・移動、配線結果の引きはがし、移動といつ九手
法が用いられており、そのいずれもが人手による作業で
あるなめ、設計工数の著しい増加につながるといり欠点
がある。

上記従来の配置結果情報にしたがったマスタスライス方
式ＬＳＩのブロック配置、配線例乞図面によって説明す
る。

第５図ｆｌＬｓＩの配置結果イメージを示すもので、ブ
ロックの配置の一例を示している。

配線長最小化を目指して配置された九め、各セル列４２
，４３．４４のブロック４５．４６　、４７はＬＳ：［
４１の中央部に集中している。

第６図は＠５図のようなブロックの配置に対してブロッ
ク間の配線ケ行なつ念例である。この例はＬＳＩ中心部
における２セル列間の配線である。

ＬＳＩの中心部付近では、セル列間でおさまる横方向（
１層〕配線の他に、何セル列間にも跨がって配線乞行う
縦方向（２層〕配線要求が多数存在する。これら縦方向
配線は、ブロック端子５６およびブロック内禁止領域５
７上χ通過することができないため、ブロック５５（ａ
−ｈ）内の上記制約ン侵さない配線格子上、あるいはブ
ロック５５の配置されていない部分（空セル〕の配線格
子上馨探して配線ン行わなければならない〇 第６図の従来法の配量結果では、ブロックミルブロック
ｈに関する配線結果がセル列間の配線領域ン用いて行わ
れている。

ところが、ブロックミルブロックｈａそれぞれ互いに隙
間なく隣接して配置されており、ま念ブロック内漏子５
６も多数使用されている念め、ブロックミルブロックｈ
上でこの２セル列ン貫通する縦方向配線要求（２層）ン
満たす空きトラック５３は、配線格子スケール上で第１
．第２゜第４カラムの３個所しか存在しない（↑印部）
。

したがって縦方向配線要求が４個所以上存在し次場合、
それらの配線はブロックａ、ｅのさらに左側、あるＶｈ
はブロックｄ、ｈのさらに右側部分に対して窒きトラッ
ク？探して配線７行う必要がある。さらにこの迂回配線
！行うために、従来不要だつ九横方向配線要求（１層）
が新たに発生し、横方向配線領域の容遍内に収まらず未
配線分を生じるという結果になる。

第７図にその場合の例ン示す。縦方向線分６２は本来な
らばこのようにＬＳＩの中央部乞通過するにずであつｔ
が、配置の結果ブロックの集中している中央部領域６３
にな、縦方向配線要求に対して空きトラックが存在しな
い状態である。

その九め、領域６３より左右方向に探索ン行い、少し離
れ九位置に空きトラック６６ン見つけることになる。と
ころが、このことによって新たに横方向線分６１．６４
が必要となり、これが原因で配線領域の容量ン越え、未
配線分が生じる結果となる。

本発明の目的はブロックの配ＷＬン均等に分散させて未
配線ン生じさせないようにするとともに結果的、総配線
長の最短化も実現できるＬＳＩ設計方法を提供すること
にある。

（問題点ヶ解決するための手段〕 前記目的を達成するために本発明によるＬＳＩ設計方法
に総配線長が最小になるように配ｌ単位となるブロック
ｌ配置する配置結果情報および下地情報７入力する工程
と、前記入力工程により得九情報により下地の各セル列
のブロック、窒セル乞識別し、各セル列のブロックと空
セルの数’ａ’　ＪＣ：’Ｌ−それカウントする工程と
、前記カウント工程で得られた結果よ！７空セルＹ、ブ
ロック間およびブロツ夛の両端に、全体的に均等になる
ように移動し、挿入する工程と、前記移動挿入工程の結
果、をセルが余った場合、セル列の中央付近のブロック
間に優先的に窒セルン移動し挿入する工程と、前記２つ
の移動挿入工程より得られた最終の配置結果情報娑編集
、出力する工程とから構成されている。

（実施　例〕 次に、本発明について図面ン参照して説明する。

第１図μマスクスライス方式ＬＳＩの下地構造ンなすセ
ル列の一例ン示す図である。

下地上には、配ａ対象となるブロックＶ＆＜ことのでき
るセル列３が何行かにわたって設定されており、そのセ
ル列上にブロック５が図のように配置される。ブロック
５は必ずしも一定の大きさに統一されてはおらず、各々
異なっていてもよい。その場合、ブロック５ａｙ＜基本
単位であるとすると他のブロックはそれと同じ大きさ、
１几は整数倍の大きさで表わされる。隣接するセル列間
４に、配線領域と呼ばれる。

配線は、隣接配線間の設計規則（ブザイル・ルール）’
？！’満たす最小間隔１１ピツチ（第４１図の３８の間
隔）とする配線格子上で、通常１層、２層の２つの層ン
用いて行われる。横方向配線（１／’ｉ）は配線領域４
χ用いて行なわれる。また、縦方向配線（２層〕は、セ
ル列３馨跨いで行われる。なお、縦方向配線は、従来例
でも説明したようにブロック端子１およびブロック内禁
止領域２上に通過することができない。

第２図は、本発明によるＬＳＩ設計方法を実現するため
の制御方法ン示し几流れ図である。

複数個の処理ボックスと判断ボックスとから構成されて
いる。

本図は本発明方法によってプログラムを作成し、コンピ
ュータ上で動作させる場合の実施例である。図示しない
手段により配線長が最小になる配置結果情報およびセル
列の配置環ン示す下地情報が得られるとプログラムがス
タートする（１１　ン。

まず、配置結果情報、下地情報が入力する処理ン行な５
　（１２）。これは配置結果情報および下地情報ン入力
する工程である。

次にこれら情報より１つのセル内のブロック数と全セル
数ケ数える処ｙ！Ａン実行する（１３）。

次いで、ブロック数と空セルの数エクセル列内の各ブロ
ック間、ブロックの両端に、空セルがセル列に均等に配
置されるように移動させる処理を行なう。

上記処理の結果、空セルが余る場合がある。そのために
次には窒セルが余ったか否かの判断りする（１５）。窒
セルが余った場合には、これ１ンセル列の中央付近のブ
ロック間に優先して移動させる処理となる（１６〕。そ
してこの処理の後、すべての全セル列につｒて上記処理
１３゜１４　、１５．１６ン行なったか否か判断する（
１７）。

判断の結果、全セルについて処理χしていない場合は、
上記処理がなされていないセル列について同様に処理７
行なうことになる。

上記処理、判断のステップはカウント工程と２つの移動
挿入工程に対応する。

全セル列について処理がなされ最終の配置結果情報が得
られると、その結果ン編集し、出力する処理に移る（１
８）。そして終了する（１９）。

第３図は本発明によるＬＳＩ上でのブロックの配＆精果
イメージヶ示す図である。

従来例第５図に示すブロック配置に対し、本発明ン適用
したものである。

ブロック２６の間に、本方法で計算された分だけ空セル
が移動挿入されている。これによって第５図と比較し、
若干の配線長の増大が見られる。

しかし第３図の結果は配線長に関する限Ｖ最適となって
いる第５図の結果ンもとにしているので配線長の増大に
よる影響はほとんど生じない。

第４図は、第３図の配置結果に対して配線を行った結果
の一実施例であり、ＬＳＩ中心部における２セル列間の
例χ示す。

第６図の従来の配線例に対応させ念ものである。

各ブロック３６間に空セル３１ρ；移動挿入されており
、これによってブロックミルブロックｈ上でこの２セル
列１貫通する縦方向配線要求（２層）ｙ！１′満たす突
きトラック３４は計９個所存在する（配線格子スケール
上で１　、２　、４　、５　、７゜９　、１１　、１３
　、１６のカラム；↑印部）。

これに従来方法よりよい配線結果が得られるのは明らか
である。

すなわち、縦方向の配線の念めの突きトラックが従来例
よりかなり多く確保されるので、第７図に示すような従
来例の迂回配線が生じることはない。

このことは副次的な効果として横方向配線要求（１１ｉ
）に必要な配線チャネル数が減少する効果も期待できる
。

本実施例は第２図に示すように本発明方法乞、当該方法
に従ってプログラムを作成シ、コンピュータ上で動作さ
せる場合の例で、各ステップの処理に対応してＬＳＩの
ブロックの配置、配線ン第１図、第３図、第４図に具現
化したものである。

本発明方法は上記コンピュータ上で実現するだけではな
く、ハードウェア化して動作させることで実現すること
もできる。

ま九、全ての処理を人手作業に委ねることによっても実
現できる。

本発明にマスタスライス方式ＬＳＩにおける良好な一実
施例であるが、マスタスライス方式以外のＬＳＩについ
ても適用可能である。

また、プリント等の配置についても応用が可能である。

（発明の効果〕 以上、詳しく説明したように本発明は総配線長が最小に
なるよりに得られた配置結果に対して、空セルχセル列
内で均等になるように移動挿入する構成であるので、配
線に用いる空トラックχ従来例に比較し多数確保でき、
その結果、すべての配線処理χ可能とし未配線χ生じさ
せないようにすることができるという効果がある。

【図面の簡単な説明】

第１図に本発明によるＬＳＩ設計方法の実施例で、マス
タスライス方式ＬＳＩの下地構造χなすセル列の一例χ
示す図、第２図は本発明によるＬＳＩ設計方法乞実現す
るための制御方法ン示し友流れ図、第３図は本発明によ
るＬＳＩ上でのブロックの配置結果イメージを示す図、
第４図に第３図の配置結果に対し配線ン行なった図、第
５図は従来のＬＳＩ上でのブロックの配置結果イメージ
ヶ示す図、第６図は第５図の配置結果に対し配線を行な
った図、第７図゛は従来例の迂回配線の一例を示す図で
ある。 １．３５．５６・ｅ・ブロック端子 ２．５７・・・ブロック内禁止領域 ３　、２２，２３，２４，３２　、３３．４２．４３，
４４，５１゜５２・・・セル列 ４・・・配線領域 ５　、５ａ　、　ａ　〜ｈ　、２６．３６，４５，４６
，４７．５５・・・ブロック ２５．３１・・・９七＃　　　３４．５３・・・叩トラ
ック５４・・・配線 特許出願人　　日本電気株式会社 代理人　弁理士　井　ノ　　ロ　　　壽才１− 才３Ｉ！Ｉ 才４ｒ 才５図 ：ＩｒＢ図 才７コ

Claims (1)

【特許請求の範囲】
1. 　総配線長が最小になるように配置単位となるブロック
   を配置する配置結果情報および下地情報を入力する工程
   と、前記入力工程により得た情報により下地の各セル列
   のブロック、空セルを識別し、各セル列のブロックと空
   セルの数をそれぞれカウントする工程と、前記カウント
   工程で得られた結果より空セルを、ブロック間およびブ
   ロックの両端に、全体的に均等になるように移動し、挿
   入する工程と、前記移動挿入工程の結果、空セルが余つ
   た場合、セル列の中央付近のブロック間に優先的に空セ
   ルを移動し挿入する工程と、前記２つの移動挿入工程よ
   り得られた最終の配置結果情報を編集、出力する工程と
   からなるＬＳＩ設計方法。