JPS63107041A - レイアウト設計における配置改良方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は印刷配線板やＶＬＳＩチップ尋のレイアウト設
計を行なうために用いる配置改良方法に関する。

〔従来の技術〕

従来からの配置改良方式として幾つかの方式が提案され
ているが、それらのいずれもが「総配線長の最小化」を
ねらったものであづた。例えば、樹下行三編、情報処理
学会発行の文献「論理装置のＣＡＤＪにおける３６〜４
３ページには斯かる方式が記述されている。

〔発明が解決しようとする問題点〕

上述した従来の配置改良方式は、最短経路で配線の遅延
時間が最小化できるという点で有効であるが、次のよう
な欠点もある。

すなわち、得られた配置結果によシ配線長が最小化され
るため、配線対象ブロックが相互に、できる限シ近接し
て配置されたものとなる。通常、成るブロックから相手
側ブロックに対して数本の配線要求があるため、得られ
た配線結果では中央部に非常に多くの配線要求が交錯す
ることになる反面、周辺部はブロックの配置されていな
い空セル部が生じる結果となる。従って、セル列間の配
線容量（通過可能配線本数）が予め決定されているマス
タースライス方式のＬＳＩでは、周辺部の配線容量には
十分に余裕があるにもかかわらず、中央部の配線容量が
不足するため、最終的に１００％の配線が達成できない
という欠点がある。

これらの未配線の惨正には、従来から配線済みブロック
の交換と移動、ならびに配線結果の引きはがしと移動と
いった手法が採用されていた。しかし、それらのいずれ
もが人手による作業であったため、設計工数の著しい増
加につながる結果となっていた。

本発明の目的は、ＬＳＩ、あるいはプリント板において
配置結果情報に対して配置単位となるブロック間に、自
由配線領域だけからなるブロックである空セルをセル列
内ブロックの端子密度が均等になるように移動して挿入
することによって上記欠点を除去し、設計工数の増加す
ることがないように構成した配置改良方式を提供するこ
とにある。

〔問題点を解決するための手段〕

本発明による配置改良方式は第１〜第６の処理手段よ構
成立ち、ＬＳＩあるいはプリント回路基板の配置結果情
報に対して、複数のセル列よ構成立ち、配置の単位とな
るブロック間に自由配線領域だけから成るブロックとし
て空セルを、セル列の内部のブロックの端子密度が均等
になるように移動して挿入することができるように構成
したものである。

本発明の方法は、セル列内のブロックのセル数とブロッ
クの端子数とを入力とする入力ステップと、前記セル列
内の空セル数を計数する空セル計数ステップと、この計
数ステップで計数された空セル数と前記入力ステップで
入力されたブロックのセル数および端子数とにもとづい
て、必要な空セル数を計算し、計算された必要な空セル
数と前記空セル数とにもとづいて必要な空セル数の過不
足を計算する過不足計算ステップと、この過不足計算ス
テップで計算された過不足を補正するためにブロックを
分配する分配ステップと、この分配ステップで分配され
たブロックをＬＳＩまたはプリント回路基板の下地構造
に再配置する再配置ステップとを含む。

〔実施例〕

次に本発明について図面を参照して詳細に説明する。

本発明の好適な一実施例としてマスタスライス方式大規
模集積回路（以下ＬＳＩ）を前提として以下説明する。

しかしながら、本発明はこれに限定されず他の集積回路
の設計に適用できる。

第１図を参照すると、ＬＳＩの下地構造の一例では、下
地上に配置の対象となるブロックを置くことのできるセ
ル列２ａが何行かにわたって配置されている。ブロック
２ｃはこのセル列２ａ上に配置されている。ブロック２
ｃの大きさはそれぞれ異なっていてもよく、そのブロッ
ク２ｃの大きさはセル列２ａの基本単位であるセルの整
数倍で表わされる。隣接するセル列２ａの間の領域は、
配線領域２ｂと呼ばれる。配線は第１層および第２層の
２つの層を利用して、配線格子上で行なわれる。配線格
子は隣接する配線間の設計規則（デザインルール）を満
足する最小間隔を１ピツチとして定義される。第１層上
の横方向の配線は、配線領域２ｂを用いて行われ、第２
層上の縦方向配線は、セル列２ａを跨いで行なわれる。

なお、縦方向配線はブロック端子２ｄおよびブロック内
禁止領域２ｅ上を通過することはできない。これはブロ
ック端子２ｄおよびブロック内禁止領域２ｅ内の配線と
の短絡を防止するためである。したがって、このブロッ
ク端子２ｄおよびブロック内禁止領域２ｅを移動して有
効な配線を実現するだめの、ブロックの再配置の方法が
本発明の一実施例である。

第２図、第３図および第４図を参照すると、本発明の一
実施例は、論理接続情報ファイル１０から、ブロック名
、ブロック型および使用ピンの各情報を一組とした情報
を入力し、ライブラリィ１２を参照する入力参照ステッ
プ１１と、このステップ１１でブロック型情報によシ参
照されたライブラリィ１２から必要なセル数を入力する
とともに外部からＸ、Ｙ座標で表わされた下地情報１４
お６Ａ図を参照すると、第２図の初期配置ステップで初
期配置された結果、最下行のセル列２ａにおいて、左端
から２つの空セル、ブロックＡ１空セル、３セル使用す
るブロックＢ、２セル使用するブロックＣ１および空セ
ルの順序で配列される。

その上のセル列では左端と右端から１つ目にブロックＤ
およびブロックＥが配置されており、残シは空セルとな
っている。この空セルの計数は、セル構成と同じ２次元
のテーブルを準備し、各セル毎にブロックが置かれてい
るか否かを記憶させておき、その内容を参照することに
よシ行なう。

再び第２図を参照すると、空セル数のカウントステップ
１７で最下行のセル列２ａの空セル数が計数される。こ
の計数結果はチー゛プル１８に格納される。この空セル
数の計数では、例えば各ブロックがその基準となる。各
ブロックの右側に空セルがいくつあるかが計数される。

この計数方法では左端の空セルの計数値を示すことがで
きないため、独立のアイテムがテーブル１８に設けられ
ている。最下行のセル列２ａの例ではブロック人の右列
の空セル数は′″１”、ブロックＢの右側の空セル数は
＠０”、ブロックＣの右側の空セル数は′″１”となり
左端の空セル数は”２”となる。第３図を番頭、すると
、平均端子密度の計算ステップ１９では、以下の式（１
）で平均端子密度が計算される。

であシ、最下行のセル列内の全セル数＠１ｏ”である。

従りて、平均端子密度は＠１．２”と計算される。

必要な空セル数の計算ステップ２０では、計算された平
均端子密度を利用して、以下の式（２）で必要な空セル
数が計算される。

この例ではブロックＡが３／１．２−１＝２　、ブロッ
クＢが５７１．２−３＝１　、およびブロックＣが４／
１．２−２＝１と計算される。なお、小数点以下は四捨
五入される。これらの値はテーブル２１にブロック名、
空セル数に対応した位置に格納される。

次に必要な空セル数の過不足の計算ステップ２２では、
計算ステップ２０で計算された必要な空セル数を利用し
て以下の式（３）で必要な空セル数の過不足が計算され
る。

例えばブロックＡでは、１−２＝−１，ブロックＢでは
０−１＝−１，ブロックＣでは１−１＝０と計算される
。これらの計算結果はブロック名に対応したテーブル２
３の格納位置に格納される。

第４図を参照すると、次に過不足数の分配ステップ２４
でステップ２２で計算された過不足数の分配が行なわれ
る。

この分配動作を第５Ａ図から第５Ｃ図を参照して詳細に
説明する。

第５Ａ図を参照すると、ステップ２２で計算された数値
がテーブル２３に格納されている。このうちブロック人
とブロックＢに着目して分配が行なわれる。ブロックＡ
では、必要な空セル数が１個不足しているためテーブル
２３の空セル数″ｌ”に１１”を加え＠２”とする。ま
た、ブロックＢおよびＣいずれも空セル数が不足してい
るため、ブロックＢまたはＣがら空セルを取ってくれる
ことはせず、′左端の空セル数”を充てる、即ち、テー
ブル２３の左端の空セル数１２”からｍ１′を差し引き
１”とする。

第５Ｂ図を参照すると、このように分配された結果がテ
ーブル２５に格納される。この結果、ブロックＡおよび
Ｃに対する必要な空セル数の過不足はなくなる。しかし
ながら、ブロク’／Ｂに対する必要な空セル数は１例年
足と示されている。

第４図を参照すると、ステップ２６では、必要な空セル
数の過不足はなくなったか否かが判定される。ブロック
Ｃの過不足がまだ残っているため、再び過不足の分配が
ステップ２４で行なわれる。

第５Ｂ図およびｇ　５　（＋図を参照するとブロックＢ
の必要な空セル数の１個分の不足を左端の空セル数＠１
１個で補う分配が行なわれる。この結果ブロックＢの空
セル数″″θ′に値＠１”が加えられ、＠１”となる。

第４図および第５Ｃ図を参照すると、テーブル２７には
必要な空セル数の過不足が各ブロックＡ。

ＢおよびＣの全てに対してなくなっていることが示され
ている。従ってステップ２６では、必要な空セル数の過
不足がなくなったと判定される。ステップ２８で全セル
列に対する計算の終了が判定されるまで、上述のステッ
プ１７，１９．２０，２２゜２４および２６が各セル列
毎に処理される。ステップ２８で計算終了が判定された
とき、ステップ２９で再配置がなされる。

次にこの再配置はついて詳細に説明する。

説明の便宜上、最下行の再配置に着目して詳述する。他
のセル列も同様な手順で再配置される。

第５Ｃ図および第６Ｂ図を参照すると、テーブル２７の
左端の空セル数は１０＃となっているため、ブロックＡ
は左端のセルに配置される。テーブル２７の空セル数は
ブロックＡの右側にいくつ空セルを置けばよいかを示し
ている。したがって、この例では、ブロックＡの右側に
２個の空セルが再配置される。次にブロックＢが配置さ
れる。次にテーブル２７の空セル数に従ってブロックＢ
の右側に１個の空セルが再配置される。次にブロックＣ
が配置される結果、その右側に１個の空セルが存在する
ことになる。この例の再配置が終了すると、さらに次の
列の再配置にとシかかる。第６Ａ図に示すブロックＤお
よびＥは中央によせられる。この手順は第２図から第５
図に示し上述した手順と同様である。

このように再配置されたモデルは、上述の文献１に示す
ようなグローバルルーティングおよびパーティカルアサ
イメントのあと、一般のＬＳＩ製造技術を用いて製造さ
れる。この製造技術は、１９８０年１０月アディソンウ
ェズウニパブリシ／グカンパｓ−−（Ａｄｄ　ｉ　５ｏ
ｎ−Ｗｅｓ　ｌａｙ　Ｐ　ｕｂｌ　ｉ　ｓｈ　ｉｎｇＣ
ｏｍｐａｎｙ　、　Ｉｎｃ）から発行された刊行物「イ
ンドｏｆ／　シ璽ｙ）ｔＶＬＳＩ　システム（ＩＮＴＲ
ＯＤＵＣＴＩＯＮ　ＴＯＶＬＳＩ　　ＳＹＳＴＥＭＳ）
（７）第３８頁〜第４５頁の解説「２インチ　グレーテ
ィラド　システム　７アプリケーシ璽ン（２ＩＮＴＥＧ
ＲＡＴＥＤＳＹＳ’Ｉ：ＥＭ　ＦＡＢＬＩＣＡＴＩＯＮ
）、　　を参照できる。

第６Ａ図および第６Ｂ図を参照すると、初期配置に対し
再配置ではブロック人が左に２セル分およびブロックＢ
が左に１セル分それぞれ移動したことが理解できる。

第７Ａ図および第７Ｂ図を参照すると、ＬＳＩ上でのブ
ロックの配置結果イメージでよく生ずる差異が示されて
いる１、？４７Ａ図に示す初期配置では、「配線長の最
小化」を目標としてブロック３ａが配置されているため
、複数のブロックがＬＳＩの中央部に集中して配置され
ている。一方、第７Ｂ図に示す本発明を適用した再配置
では、複数のブロック３ａの間に本発明で計算された分
だけ空セルが移動して挿入されている。これによシ第７
Ｂ図に示す再配置結果は第７Ａ図の初期配置に比でて著
干の配線長の増大が与られる。第７Ｂ図の再配置結果は
、配線長に関する限シ最適となっている第７Ａ図の初期
配置をもとにして得られたものであるため、配線長の増
大による影響はほとんど認められない。

次に第７Ａ図および第７Ｂ図に示す配置にもとづいて２
セル列間の配線がどのようにして行なわれるかを第８Ａ
図および第８Ｂ図を参照して詳細に説明する。

ＬＳＩの中心部付近では、セル列間でおさまる第１層の
横方向配線の他に、何セルにも及んでセル列間に跨って
配線を行う第２層の縦方向配線要求が多数存在する。こ
れら縦方向配線はブロック端子４ｂおよびブロック４ａ
内の配線との短絡を防ぐため、これらの端子４ｂおよび
ブロック内禁止領域上を通過することができない。従っ
て、ブロック４ａ内部の上記制約を侵さない配線格子上
、あるいは、ブロック４ａの配置されていない空セル部
分の配線格子上を探して配線を行なわなければならない
。

第８Ａ図に示す配線結果では、ブロックミルブロックｈ
に関する配線結果がセル列間の配線領域４ｅを用いて行
なわれている。ところが、ブロックミルブロックｈはそ
れぞれ相互に隙間なく隣接して配置されている。また、
ブロック内端子４ｂも多数使用されているため、ブロッ
クミルブロックｈの上の第２層で上記２セル列を貫通す
る縦方向配線要求を満足する空きトラックは、配線格子
スケール上で、第１．第２および第４カラムの３個所に
しか存在しない（↑印によシ示される４ｄ参照）。

従って、縦方向配線要求が４個所以上存在した場合には
、それらの配線はブロックａ、およびブロックｅのさら
に左側、あるいはブロックｄ、およびブロックｈのさら
に右側部分く対して空きトラックを探して配線を行う必
要がある。

この迂回配線を行うためには、従来不要であった第１層
の横方向配線要求が新たに発生し、第１層の横方向配線
領域の容量内に収まらず、未配線分を生じるという結果
になる。

この配線例を第９図を参照して詳細に説明する。

縦方向線分は、本来ＬＳＩ中央部を通過するのが配線長
から最適である。しかしながら、配置の結果、ブロック
の集中している中央部１は、本来の配線要求５１＆に対
する空きトラックがない領域５ｄである。従って、この
配線要求５ａから左右方向に探索を行い、領域５ｄ外の
空きトラックが配線トラック５ｂとして割当てられる。

この割当てられた配線トラック５ｂを使用しであるブロ
ック端子から他のブロック端子への接続チャネルを実現
するためＫは、横方向の配線要求５ｃが発生する。従っ
て、参照符号５ｃ、５ｂおよび５ｃで形成されるルート
では、予め定められた配線容量を越えることもある。

この結果、；ンビュータで自動配線されるべきところを
、人が介在して配線設計を行なうが、セル上のブロック
の再配置を行なわなければならない。

第８Ｂ図を参照すると、第８Ａ図に示す配列を改善して
各ブロック４ａ間に空きセル４ｃが挿入されている。こ
のため、ブロックミルブロックｈの上で２セル列を貫通
する第２層の縦方向配線要求を満足する空きトラック４
ｄは９個存在する。

この空きトラック４ｄは、配線格子スケール上で１．２
，４，５，７，９，１１．１３　　および１６の各カラ
ムに↑印で示される。

この結果、第８Ａ図の配置で要求される、例えば配線格
子の第１１カラム上の縦方向配線要求を第８Ｂ図の配置
で満足することができる。

また副次的効果として、迂回チャネルとして要求される
第１層の横方向配線要求に応じなくてもよく、結果とし
て第１層の横方向配線数を減少できるという効果がある
。

本発明の一実施例はマスタスライス方式のＬＳＩを前提
として説明したが、本発明はこのマスタスライス方式以
外のＬＳＩやプリント回路板に対し、上述の方法を適用
できる。

〔発明の効果〕

本発明は上述のグローバルルータおよびパーティカルア
サイメントの前にブロックの再配置をすませることによ
シ、これらのステップを何回も繰夛返さなくてよいとい
う効果がある。

また、本発明は配線に用いる空トラツクを確保すること
ができ、ブロックの再配置をしなくてもよくなるという
効果がある。

【図面の簡単な説明】

第１図はＬＳＩの下地構造の一例を示す図、第２図、第
３図および第４図は本発明の一実施例を示す図、第５Ａ
図、第５Ｂ図および第５Ｃ図はテーブルの内容を示す図
、第６Ａ図および第６Ｂ図は配置例を示す図、第７Ａ図
および第７Ｂ図はＬＳＩ配線結果イメージを示す図、第
８Ａ図および第８Ｂ図はＬＳＩ中心部付近の配線例を示
す図、および第９図は改善前の配置配線結果から迂回配
線を生じて未配線となる例を示す図である。 第１図から第９図において、２ａ・・・・・・セル列、
２ｂ・・・・・・配線領域、２ｃ・・・・・・ブロック
、２ｄ・・・・・・ブロック端子、２ｅ・・・・・・ブ
ロック内禁止領域、３ａ・・・・・・ブロック、４ａ・
・・・・・ブロック、４ｂ・・・・・・ブロック端子、
４ｃ・・・・・・空セル、４ｄ・・・・・・空きトラッ
ク、４ｅ・・・・・・セル列間の配線領域、５ａ・・・
・・・本来の配線要求、５ｂ・・・・・・配線トラック
、５Ｃ・・・・・・横方向配線要求、５ｄ・・・・・・
空きトラックのない領域、１０・・・・・・論理接続フ
ァイル、１１・・・・・・入力参照ステップ、１２・・
・・・・ライブラリィ、１３・・・・・・入力ステップ
、１４・・・・・・下地情報、１５・・・・・・配置位
置情報、１６−・・・・・初期配置ステップ、１７−・
・・・・空セル数のカウントステップ、１８，２１，２
３，２５゜２７・・・・・・テーブル、１９・・・・・
・平均端子密度計算ステップ、２０・・・・・・必要な
空セル数の計算ステップ、２２・・・・・・必要な空セ
ル数の過不足計算ステップ、２４・・・・・・過不足数
の分配ステップ、２６．２８・・・・・・第８Ａ図 亭８ＢｗＪ ベフー２レジ

Claims (1)

1. 【特許請求の範囲】 　セル列内のブロックのセル数とブロックの端子子数と
   を入力する入力ステップと、 前記セル列内の空セル数を計数する空セル計数ステップ
   と、 この計数ステップで計数された空セル数と前記入力ステ
   ップで入力されたブロックのセル数および端子数とにも
   とずいて、必要な空セル数を計算し、計算された必要な
   空セル数と前記空セル数とにもとづいて必要な空セル数
   の過不足を計算する過不足計算ステップと、 この過不足計算ステップで計算された過不足を補正する
   ためにブロックを分配する分配ステップと、 この分配ステップで分配されたブロックをＬＳＩまたは
   プリント回路基板の下地構造に再配置する再配置ステッ
   プとを含むことを特徴とするレイアウト設計における配
   置改良方法。