JPS62274744A - 配置改良方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ８、発明の詳細な説明 （産業上の利用分野） 本発明は、配線率全向上する友めの配置の改良方法に関
する。

（従来の技術） 従来からの配意改良方式として幾つかの方式が提案され
ているが、それらのいずれもが「総配線長の最小化」を
ねらったものであつｔｏ例えば、樹下行三編、情報処理
学会発行の文献「論理装置の０ＡＤＪにおける３６〜４
３ページには斯かる方式が記述されている。

（発明が解決しようとする問題点） 上述した従来の配置改良方式は、最短経路で配線の遅延
時間が最小化できるとい９点で有効であるが、次のよう
な欠点もある。

丁なわち、得られ穴配宜結果により配線長が最小化され
るため、配線対象ブロックが相互に、できる限り近接し
て配置されｔものとなる。

通常、成るブロックから相手側ブロックに対して数本の
配線要求がある穴め、得られ次配線結果では中央部に非
常に多くの配線要求が交錯することになる反面、周辺部
はブロックの配置されていない空セル部が生じる結果と
なる。従って、セル列間の配線容量（通過可能配線本数
）が予め決定されているマスタースライス方式のＬＳＩ
では、周辺部の配線容量には十分に余裕があるにもかか
わらず、中央部の配線容量が不足する交め、厳終的に１
００％の配線が達成できないという欠点がある。

これらの未配線の修正には、従来から配線済みブロック
の交換と移動、ならびに配線結果の引きはがしと移動と
いつ九手法が採用されてい念。しかし、それらのいずれ
もが人手による作業であつ九ｔめ、設計工数の著しい増
加につながる結果となっていｔｏ 本発明の目的は、ＬＳＩ、あるいはプリント板において
配置結果情報に対して配置単位となるブロック間に、自
由配線領域だけからなるブロックである空セルをセル列
内ブロックの大きさに応じて移動して挿入することによ
って上記欠点を除去し、設計工数の増加することがない
ように構成し九装置改良方式を提供することにある。

（問題点を解決する次めの手段） 本発明による配置改良方式は第１〜第５の処理手段より
成立ち、ＬＳＩあるいはプリント回路基板の配置結果情
報に対して、複数のセル列より放立ち、配置の単位とな
るプルツク間に自由配線領域だけから成るブロックとし
て空セルを１セル列の内部のブロックの大きさに厄じて
移動して挿入することができるように揖成しｔものであ
る。

第１の処理手段は、配置結果情報および下地情ａｔ人力
するためのものである。

第２の処理手段は、下地の各セル列のブロックと空セル
と全識別し、各セル数を数えあげる之めのものである。

第３の処理手段は、上記ブロックに対して必要な空セル
の数を計算するためのものである。

第４の処理手段は、第２の処理手段によって得られ比空
セルを第３の処理手段によって得られ念必要とする窒セ
ル数に従って各ブロックに分配する念めのものである。

第５の処理手段は、第１〜第４の処理手段によって得ら
れた結果を配置結果情報として編集して出力するための
ものである。

（実施例） 次に、本発明について図面を参照して説明する。

以下の説明では、マスタスライス方式ＬＳＩに対する一
実施例を示す。

第１図は、ＬＳＩの下地構造の一例を示す説明図である
。下地上には、配置の対象となるブロックを置くことの
できるセル列２ａが何行かにわ友つ℃設置されており、
七のセル列上にブロック２Ｃが図示しｔように配置され
て６る。

ブロック２Ｃの大きさはそれぞれ異なっていてもよく、
それらはセル列２ａの基本単位であるセルの整数倍で表
わされる。隣接するセル列間は、配線領域２ｂと呼ばれ
る。

隣接配線間の設計規則（デザインルール）をｆＩｔ丁最
小間隔を１ピツチとして定義し九配線格子上で、配線は
通常、第１層、および第２層の２つの層を使用して行わ
れる。横方向配線（第１層）は配線領域２ｂｔ−用いて
行われ、ま友縦方向配線（第２層）はセル列２ａ上を跨
いで行われる。なお、縦方向配線はブロック端子２ｄお
よびブロック内禁止領域２ｅ上を通過することはできな
い。

第２図は、本発明による配置改良方式を実現するための
制御を示し比流れ図であり、それぞれ処理手段に対する
複数個の処理ステップと判断ステップとから構成されて
いる。本処理では第２図に示す流れ図に従ってプログラ
ムを作成し、コンビエータ上で動作させるか、あるいは
同処理をハードウェア化して動作させることによって配
置改良方式を実現でき、ま友、丁べての処理を人手作業
に委ねることによっても上記手法を実現できる。それら
の実現され几結果が同一になることは、明らかである。

第３図は、ＬＳＩ上でのブロックの配置結果イメージを
示す説明図である。第３図（ａ）は改良前のブロック配
置であり、第３図（ｂ）は第３図（ａ）に対して本発明
による配置改良方式を適用して得られ几結果の説明図で
ある。

第３図（ａ）では、「配線長の最小化」を目指してブロ
ック３ａが配置されている定め、複数のブロックがＬＳ
Ｉの中央部に集中して配置され℃いる。いっぽう、＠３
６（ｂ）では第３［Ｗ（ａ）の配置結果に対して、本発
明による配置改良方式を適用しである几め、複数のブロ
ック３ａの間に本方式で計算されｔ分だけ空セルが移動
して挿入されている。これによって第３図（ａ）に比べ
て若干の配線長の増大がみられる。第３図（ｂ）の結果
は、配線長に関する限ジ最適となっている第３図（ａ）
の結果をもとにして得られ次ものである几め、配線長の
増大による影響はほとんど認められない。

空セルの計算法としては、大形ブロックの近辺に多くの
空セルを割当てる方式、あるいは小形ブロックの近辺に
多くの窒セルを割当てる方式など、種々の変形が可能で
ある。

第４囚（ａ）、（ｂ）はｗ、３囚に示す配線結果に対し
て配線全行った結果の一実施例を示す説明図であり、Ｌ
ＳＩの中心部における２セル列間の配線例を示す。第４
図（ａ）は第３図（ａ）によって得られた配置結果に対
して配線上行つｔものであり、第４図（ｂ）は第３図（
ｂ）の本発明による配置改良方式の処理を実行した後の
配置結果に対して配線ｔ？Ｔつ之ものである。

ＬＳＩの中心部付近では、セル列間でおさまる横方向（
１層）配線の他に、何セルにも及んで列間に跨って配Ｓ
ｔ−竹５縦方向（２層）配線要求が多数存在する。前述
のように、これら縦方向の配線は、ブロック端子４ｂお
よびブロック内の禁止領域上を通過することができない
ｔめ、ブロック４ａの内部の上記制約を侵さない配線格
子上、あるいはブロック４ａの配置されていない部分（
空セル）の配置格子上金繰して配線を行わなければなら
ない。

第４図（ａ）に示す配線結果では、ブロックミルブロッ
クｈに関する配線結果がセル列間の配線領域を用いて行
われている。ところが、ブロックミルブロックｈはそれ
ぞれ相互に隙間なく隣接して配置されている。まｔ１ブ
ロック内端子４ｂも多数使用されているため、ブロック
ミルブロックｈの上で上記２セル列’ｔ−，［通する縦
方向配線要求（２層）全溝を丁空きトラックは、配線格
子スケール上で第１．第２．および第４カラムの３個所
にしか存在しない（↑印によって示す４ｄ、）。

従って、縦方向配線要求が４個所以上存在し次場合には
、それらの配線はブロックａ１およびブロックｅのさら
に左側、あるいはブロックｄ、およびブロックｈのさら
に右側部分に対して窒きトラック全像して配線を行う必
要がある。

この迂回配線を行うためｉ／Ｃば、従来不要であつｔ横
方向配線要求（１層）が新几に発生し、横方向配線領域
の容量内に収まらず、未配線分を生じるという結果にな
る。

第５図は、上記方式による配線の実例を示す説明図であ
る。縦方向線分５ａは本来ならばＬＳＩの中央部を通過
するはずであつｔが、配置の結果、ブロックの集中して
いる中央部には縦方向配線要求に対して空きトラックが
存在しない状態５ｄである。従って、その位置より左右
方向に探索を行い、少し離れ九位置に突きトラック５ｄ
ｔ見つけることＩｃなる。ところが、このことによって
ｙｒｗに横方向線分５Ｃが発生し、この横方向線分５Ｃ
の発生に起因して配線領域の容量を越え、未配線分が生
じる。

第４図（ｂ）では、第４図（３）の配列を改善して各ブ
ロック４ａ間に璧セル４Ｃが移動して挿入されており、
これによってブロックミルブロックｈの上で上記２セル
列全貫通する縦方向配線要求（２４）　ｋ　（’Ｒ＊丁
空きトラックは計９個所存在し、配線格子スケール上で
１．２゜４．５，７，９，１１，１３．および１６の各
カラムとして↑印による４ｄで示しである。従って、明
らかに改善され几配列結果が得られることが期待できる
。ま穴、副次的効果として、横方向配線要求（１層）に
必要な配線チャンネル数が減少するという効果も期待で
きる。

以上、本発明はマスタスライス方式のＬＳＩにおける良
好な一実施例について説明し友が、マスタスライス方式
以外のＬＳＩやプリント回路基板についても、まつ交く
同様の方法で配置を改良することが可能である。

（発明の効果） 以上説明し文ように本発明は、いつｔん得られ几装置結
果に対して、セル列内のブロックの大きさに応じて窒七
Ｎ’ｌ移動し℃挿入することによって、配線に用いる窒
トラック會確保でき、未配線を生じさせないようにする
ことができるという効果がある。

【図面の簡単な説明】

第１囚は、ＬＳＩの下地例奮示す説明図である。 第２図は、本発明による処理手順上水す流れ図である。 第３図は、ＬＳＩの配線結果イメージの改善を示す説明
図である。 第４図は、ＬＳＩの中心部付近における配線例の改善例
を示す説明図である。 第５図は、改善前の配置配線の結果から迂回配線を生じ
て未配線となる実施例を示す説明図である。 ２ａ・・・セル列　　　２ｂ・・・配線領域２ｃ、３ａ
、４ａ−−−ブロック ２ｄ、４ｂ・・・ブロック１子 ２ｅ・・・ブロック内禁止領域 ４Ｃ・・・窒セル　　４ｄ・・・窒きトラック５ａ・・
・配線要求　５ｂ・・・配線トラック５Ｃ・・・横方向
配線要求 ５ｄ・・・突きトラックが存在しない領域２１図 才３図 Ｃａ　）（ｂ） 才２図

Claims (1)

【特許請求の範囲】
1. 配置結果情報および下地情報を入力するための第１の処
   理手段と、下地の各セル列のブロックと空セルとを識別
   し、各セル数を数えるための第２の処理手段と、前記ブ
   ロックに対して必要な空セルの数を計算するための第３
   の処理手段と、前記第２の処理手段によつて得られた空
   セルを前記第３の処理手段によつて得られた必要とする
   空セル数に従つて前記各ブロックに分配するための第４
   の処理手段と、前記第１〜第４の処理手段によつて得ら
   れた結果を配置結果情報として編集して出力するための
   第５の処理手段とを具備し、ＬＳＩあるいはプリント回
   路基板の前記配置結果情報に対して、複数のセル列より
   成立ち、配置の単位となるブロック間に自由配線領域だ
   けから成るブロックとして前記空セルを、前記セル列の
   内部のブロックの大きさに応じて移動して挿入すること
   ができるように構成したことを特徴とする配置改良方式
   。