JPH04291744A - 半導体装置の配線方法 - Google Patents

半導体装置の配線方法

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Publication number
JPH04291744A
JPH04291744A JP3055238A JP5523891A JPH04291744A JP H04291744 A JPH04291744 A JP H04291744A JP 3055238 A JP3055238 A JP 3055238A JP 5523891 A JP5523891 A JP 5523891A JP H04291744 A JPH04291744 A JP H04291744A
Authority
JP
Japan
Prior art keywords
net
trunk
line
wiring
main line
Prior art date
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Withdrawn
Application number
JP3055238A
Other languages
English (en)
Inventor
Takanori Suzuki
鈴木 高徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
Application filed by Fujitsu VLSI Ltd, Fujitsu Ltd filed Critical Fujitsu VLSI Ltd
Priority to JP3055238A priority Critical patent/JPH04291744A/ja
Publication of JPH04291744A publication Critical patent/JPH04291744A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の配線方法に
係り、詳しくはチャネル領域における各ネットの配線経
路をチャネルラウター法にて決定する配線方法に関する
ものである。
【0002】
【従来の技術】従来、ゲートアレー等の半導体装置にお
いて、その半導体装置の各セル列間に形成されたチャネ
ル領域に各ネットの配線経路を設計する場合CAD等の
設計ツールを使用して行なわれている。そして、CAD
等の設計ツールを用いて各ネットの配線経路を決定する
ための手法としてチャネルラウター法が広く採用されて
いる。
【0003】このチャネルラウター法では、各ネットの
幹線は基本的にセル列方向と同方向に設定された配線ト
ラック上に一本で配線し、各ネットの支線は幹線とは異
なる層においてセル列と直交する方向に配線するように
している。例えば、図6に示すように、互いに隣接する
セル列1,2間に形成されたチャネル領域3に端点a1
,a2を結ぶネットa、端点b1,b2,b3を結ぶネ
ットb、及び端点c1,c2を結ぶネットcの配線経路
を決定する場合には、チャネルラウター法ではチャネル
領域3の各配線トラックT1〜T3のいずれか一方のセ
ル列(この場合、セル列1とする)を基準とし、各ネッ
トの端点が異なるネットの端点と支線(セル列と直交す
る配線部分)方向において同一直線上に存在するとき、
一方のセル列を基準として当該ネットの幹線とその異な
るネットの幹線との配置条件を指示する制約を作成する
。即ち、ネットaの端点a2がネットbの端点b3と同
一直線上に存在するため、ネットaの幹線の次にネット
bの幹線をおく制約を作成する。又、ネットbの端点b
1がネットcの端点c2と同一直線上に存在するため、
ネットbの幹線の次にネットcの幹線をおく制約を作成
する。
【0004】従って、図6の場合にはセル列1を基準と
して配線トラックT1〜T3にそれぞれネットa〜cの
幹線が一本にて配線される。又、図7(a)に示すよう
に、セル列1,2間のチャネル領域3に端点d1,d2
を結ぶネットd、及び端点e1,e2を結ぶネットeの
配線経路を決定する場合には、セル列1を基準として制
約を作成すると、ネットdの端点d1がネットeの端点
e2と同一直線上に存在し、ネットeの端点e1がネッ
トdの端点d2と同一直線上に存在するため、ネットd
の幹線の次にネットeの幹線をおく制約と、ネットeの
幹線の次にネットdの幹線をおく制約とが作成され、制
約ループが発生し、この場合には各ネットd,eの幹線
を一本にて配線できない。
【0005】従って、図7(b)に示すように、ネット
eの幹線を分割して配線トラックT1上及びT3上に配
線し、ネットdの幹線を配線トラックT2上に配線する
ことにより、制約ループを解除するようにしている。
【0006】
【発明が解決しようとする課題】しかしながら、従来の
配線方法ではチャネル領域に設定した配線トラックの使
用率(混雑度)に関係なく、各配線トラックの占有率だ
けを優先しており、各ネットの結線関係において制約ル
ープが発生したときにのみ幹線の分割処理を行い、制約
ループが発生していない幹線についてはそのまま幹線を
一本で配線するようになっている。
【0007】従って、他のネットとの制約関係が深いネ
ットは幹線を置く順番が遅くなり、実際に幹線を置くと
きには空きトラックが少なく、しかも幹線長が長い場合
には幹線を置くことができず、未結線になるおそれがあ
った。例えば、図8に示すように、端点x1〜x5を備
えたネットxが他のネットとの制約関係が深く幹線長が
長いと、既に他のネットの幹線が置かれて他の幹線を配
線できない配線禁止領域30,31ができており、チャ
ネル領域32のいずれの配線トラックT1〜T6にもネ
ットxの幹線を一本で配線することができなくなり、未
結線となってしまう。
【0008】本発明は上記問題点を解決するためになさ
れたものであって、制約関係が深くしかも幹線長が長い
ネットについてはその幹線を分割することにより未結線
を防止して結線率を向上できることを目的とする。
【0009】
【課題を解決するための手段】本発明は上記目的を達成
するため、対向するセル列間の配線領域に配線される各
ネットの端点が異なるネットの端点と支線方向において
同一直線上に存在するとき、各セル列を基準として当該
ネットの幹線とその異なるネットの幹線との配置条件を
指示する制約を作成し、各ネットについて各セル列から
見た当該ネットの制約数をそれぞれ求めるとともに、各
ネットの幹線長を求める。
【0010】そして、各ネットについて当該ネットの各
セル列から見た制約数が予め定められた設定制約数より
大きく、かつ、当該ネットの幹線長が予め定められた幹
線長よりも長いとき、当該ネットの幹線を分割して配線
するようにしている。
【0011】
【作用】従って、任意のネットの各セル列から見た制約
数が予め定められた設定制約数より大きく、かつ、当該
ネットの幹線長が予め定められた幹線長よりも長いとき
、当該ネットの幹線が分割されて配線されるので、未結
線が防止され結線率が向上される。
【0012】
【実施例】以下、本発明を具体化した一実施例を図1〜
図5に従って説明する。図1は本発明の一実施例におけ
る幹線分割処理を示すフローチャート、図2は各ネット
の端点割り付け工程を示す説明図、図3は各ネットの配
線経路を決定する工程を示す説明図、図4は幹線分割処
理工程を示す説明図、図5は幹線分割処理の適用例を示
すレイアウト図である。尚、本実施例の配線方法はCA
D (Computor Aided Design)
装置等の設計ツールにて実行される。
【0013】まず、図2に示すように、対向するセル列
1,2間に形成された配線領域としてのチャネル領域3
にネットA,B,C,D,E,F及びGの配線経路を決
定するに際し、セル列1のバウンダリ4上に端点A1,
B1,C1,C2,D1,D2,E1及びF1を割り付
けるとともに、セル列2のバウンダリ5上に端点A2,
B2,D3,D4,E2,F2,G1及びG2を割りつ
ける。
【0014】この後、各ネットA〜Gを配線するために
、チャネル領域3に設定した多数(本実施例では5本)
の配線トラックT1〜T5のうち、配線トラックT1又
はT5に近いセル列1又はセル列2を基準とし、各ネッ
トの端点が異なるネットの端点と支線方向において同一
直線上に存在するとき、セル列1又はセル列2を基準と
して当該ネットの幹線とその異なるネットの幹線との配
置条件を指示する制約を作成する。
【0015】即ち、図2では端点A1と端点B2、端点
B1と端点D3、端点C2と端点D4、端点D1と端点
G1、端点D2と端点E2、及び端点E1と端点F2の
各組合わせがそれぞれ支線方向において同一直線上に存
在する。従って、セル列1を基準とすると、ネットAの
幹線の下にネットBの幹線を置く制約が作成され、ネッ
トB又はCの幹線の下にネットDの幹線を置く制約が作
成される。そして、ネットDの幹線の下にネットG又は
Eの幹線を置く制約が作成され、ネットEの幹線の下に
ネットFの幹線を置く制約が作成される。又、セル列2
を基準とすると、ネットFの幹線の上にネットEの幹線
を置く制約が作成され、ネットE又はGの幹線の上にネ
ットDの幹線を置く制約が作成される。そして、ネット
Dの幹線の上にネットB又はCの幹線を置く制約が作成
され、ネットBの幹線の上にネットAの幹線を置く制約
が作成される。
【0016】従って、図3に示すように、ネットA及び
ネットCの幹線は配線トラックT1上に、ネットBの幹
線は配線トラックT2上に、ネットDの幹線は配線トラ
ックT3上に、ネットEの幹線は配線トラックT4上に
、更にネットF及びネットGの幹線は配線トラックT5
上にそれぞれ置かれ、各ネットA〜Gの幹線は一本にて
配線される。そして、各ネットA〜Gの幹線に対してセ
ル列1,2のバウンダリ上の各端点から支線が配線され
る。
【0017】尚、図3では各ネットA〜Gの幹線に前記
従来技術において図7(a)で示した制約ループは発生
していないが、制約ループがあるときには図7(b)の
ように制約ループとなるいずれか1つのネットの幹線を
分割することにより、制約ループを解除する。そして、
図3では各ネットA〜Gの幹線により全ての配線トラッ
クT1〜T5が占有されているため、ネットA〜Gに加
えて例えばネットDのように長い幹線を備えた他のネッ
トを配線しようとしても配線することはできない。
【0018】このため、以下に説明する幹線分割処理を
実行する。この幹線分割処理を図1,図3,図4に従っ
て説明する。まず、ステップ10にて各ネットA〜Gの
幹線データを入力し、ステップ11でいずれか1つのネ
ットの幹線を対象幹線とし、対象幹線に対して上側制約
及び下側制約を作成する。例えば、図3において、ネッ
トDの幹線を対象幹線とすると、ネットAの幹線の下に
ネットBの幹線を置く制約が作成され、ネットBの下に
ネットDの幹線を置く制約が作成される。そして、ネッ
トDの幹線の下にネットEの幹線を置く制約が作成され
、ネットEの幹線の下にネットFの幹線を置く制約が作
成される。従って、ネットDの上側制約数はネットA,
Bの2個となり、ネットDの下側制約数はネットE,F
の2個となる。
【0019】次のステップ12ではステップ11で求め
た対象幹線の上側及び下側制約数が、予め定められた上
側設定制約数及び下側設定制約数よりも多いか否かが判
定される。この上側及び下側設定制約数は任意に設定で
きるようになっており、本実施例ではそれぞれ1個に設
定されている。ステップ12でネットDは上側及び下側
制約数がそれぞれ2個であるため、多いと判定され、ス
テップ13に進む。
【0020】ステップ13では対象幹線の幹線長が予め
定められた設定長よりも長いか否かが判定される。この
設定長は任意に設定できるようになっており、本実施例
ではこの設定長はネットDの幹線長よりも若干短く設定
されているものとする。従って、ネットDの幹線長は設
定長よりも長いと判定され、ステップ14に進む。ステ
ップ14において、対象幹線を分割する分割点の検索が
以下の表1に示すように行われる。尚、この分割点は支
線方向において同一直線上となるような上側バウンダリ
4の端点と下側バウンダリ5の端点とを検索する。
【0021】
【表1】
【0022】表1は上側バウンダリ4の端点と下側バウ
ンダリ5の端点との組合わせを示したものである。上側
バウンダリ4及び下側バウンダリ5の端点の組合わせと
して、第1候補はそれぞれ分割対象幹線のネットにおけ
る端点となる。又、第2候補は2組の組合わせがあり、
1組は分割対象幹線のネットにおける端点を上側バウン
ダリ4の端点とするとともに、未使用の端点を下側バウ
ンダリ5の端点とする組合わせであり、他の1組は未使
用の端点を上側バウンダリ4の端点とするとともに、分
割対象幹線のネットにおける端点を下側バウンダリ5の
端点とする組合わせである。更に、上側バウンダリ4及
び下側バウンダリ5の端点の組合わせの第3候補はそれ
ぞれ未使用の端点となる。従って、図3に示すネットD
は各端点D1〜D4が他のネットの端点と対応している
ため、分割点は上側及び下側バウンダリ4,5共に未使
用の端点となる。
【0023】そして、ステップ14にて幹線分割点が見
つかると、ステップ15においてその対象幹線が分割さ
れる。図4は図3のネットDの幹線を上側バウンダリ4
上の端点N1と、下側バウンダリ5上の端点N2との組
合わせにより分割した状態を示し、分割された各部分は
配線トラックT1上及びT5上に配線されている。ステ
ップ15で幹線分割が終わると、対象幹線は初期データ
に戻り前記ステップ10に変える。これは、一度、分割
が行われた幹線も上下制約かつ幹線長の条件を満たせば
2回、3回と幹線を分割し、意図する制約数又は幹線長
にすることができることを意味する。以上、全てのネッ
トに関して、いずれか1つのネットの幹線を対象幹線と
し、ステップ10〜15の処理を繰り返し実行し、未処
理の幹線データが無くなると処理を終了する。
【0024】尚、前記ステップ12で上側及び下側制約
数が上側設定制約数及び下側設定制約数よりも少ないと
判定されるか、前記ステップ13で対象幹線の幹線長が
設定長よりも短いと判定されるか、又は前記ステップ1
4で幹線分割点がないと判定されると、前記ステップ1
0に戻り、順次、他のネットA〜C,E〜Gのうち、い
ずれか1つのネットの幹線を対象幹線とし、ステップ1
0〜15の処理を繰り返し実行し、未処理の幹線データ
が無くなると処理を終了する。
【0025】このように、本実施例では他のネットとの
上側及び下側制約数が予め定められた上側及び下側設定
制約数よりも多く、しかも幹線長が予め定められた設定
長よりも長いネットは、幹線を分割して配線するように
したので、幹線を置く順番が遅くなって実際に幹線を置
くときには空きトラックが少なくなっても、未結線とな
ることはなく、結線率を向上することができる。即ち、
図5に示すように、端点X1〜X5を備えたネットXが
他のネットとの制約関係が深く幹線長が長いと、既に他
のネットの幹線が置かれて他の幹線を配線できない配線
禁止領域30,31ができるが、ネットXの幹線を端点
X2,X5にて分割することにより配線することができ
る。
【0026】
【発明の効果】以上詳述したように、本発明は制約関係
が深くしかも幹線長が長いネットについてはその幹線を
分割するようにしたので、未結線を防止して結線率を向
上することができる優れた効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例における幹線分割処理を示す
フローチャートである。
【図2】各ネットの端点割り付け工程を示す説明図であ
る。
【図3】各ネットの配線経路を決定する工程を示す説明
図である。
【図4】幹線分割処理工程を示す説明図である。
【図5】幹線分割処理の適用例を示すレイアウト図であ
る。
【図6】従来の配線方法を示すレイアウト図である。
【図7】(a)は制約ループが発生した状態を示す図で
あり、(b)は制約ループ解除後のレイアウト図である
【図8】従来の配線方法における問題点を示す説明図で
ある。
【符号の説明】
1,2  セル列 3  配線領域としてのチャネル領域 A〜G  ネット T1〜T6  配線トラック

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  対向するセル列間に形成された配線領
    域において、各ネットの幹線をセル列方向と同方向に設
    定された配線トラック上に配線し、各ネットの支線を幹
    線とは異なる層においてセル列と直交する方向に配線す
    るようにした半導体装置の配線方法において、その配線
    領域に配線される各ネットの端点が異なるネットの端点
    と支線方向において同一直線上に存在するとき、各セル
    列を基準として当該ネットの幹線とその異なるネットの
    幹線との配置条件を指示する制約を作成し、各ネットに
    ついて前記各セル列から見た当該ネットの制約数をそれ
    ぞれ求めるとともに、各ネットの幹線長を求め、各ネッ
    トについて当該ネットの各セル列から見た制約数が予め
    定められた設定制約数より大きく、かつ、当該ネットの
    幹線長が予め定められた幹線長よりも長いとき、当該ネ
    ットの幹線を分割して配線するようにしたことを特徴と
    する半導体装置の配線方法。
JP3055238A 1991-03-20 1991-03-20 半導体装置の配線方法 Withdrawn JPH04291744A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7856610B2 (en) 2006-05-10 2010-12-21 Elpida Memory, Inc. Method and apparatus for semiconductor integrated circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7856610B2 (en) 2006-05-10 2010-12-21 Elpida Memory, Inc. Method and apparatus for semiconductor integrated circuit

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Effective date: 19980514