JP2656344B2 - 自動配線方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はLSIの自動配線方式に係わり、特にLSI内部
の回路ブロック間の配線方式、特にチャネル配線方式に
関するものである。

〔従来の技術〕

第９図は従来のLSI内部のチャネル配線の説明のため
のブロック間パターン図、第10図及び第11図は従来のLS
I内部のチャネル配線において配線不能となる場合を説
明するパターン図である。第９図において回路ブロック
Ａ（10）と回路ブロックＢ（11）の間のパターンは配線
チャネルＣ（20）の仮想メッシュ上で配線されている。
回路ブロックＡ（10）及び回路ブロックＢ（11）上の端
子は与えられたネットリスト（端子間の接続情報）に従
って接続される。この端子間の接続網をネットという。
ネットは、水平方向の配線である幹線と、垂直方向の配
線である支線とから成る。各々のネットの幹線はトラッ
ク（14），（15）に、支線は列に割り当てられる。第９
図はすべてのネットの幹線を１つの層に割り当て、支線
を別の１つの層に割り当てることを前提とした従来の２
層の自動配線方式によるパターン図である。幹線と支線
を各々別の層に割り当てるので、異なるネットの同一層
である幹線同志、支線同志の重なりは許されないが、幹
線と支線は、全く別層なので交差を任意の場所で許して
いる。

（なお、いわゆる上下の支線同志が重複しないという制
約−幹線間の上下制約−のループの問題に関しては、例
えば、17th DAC（1980年）の“Ａ“Grid Free"Channel
Router"などの手法により解決されているものとす
る。） 〔発明が解決しようとする課題〕 従来の、例えばleft−edge法に基づいた２層配線方式
は、以上のように構成されているので、第９図のように
ユーザは支線層には必ず幹線層と異なる他の１層を定義
する必要があった。セルベース（又はビルディングブロ
ック）方式でのマクロセル間やゲートアレイ方式での標
準セル間の自動配線にはこれで適用可能であったが、も
っとミクロな、すなわちデータパスなどの機能ブロック
内の自動配線では、多結晶半導体配線、第１アルミ配
線、第２アルミ配線（以下、それぞれ「Poly」「All」
「A12」と表記する）などを含む多層配線を用いること
が一般であり、ユーザは支線層に種々の層を指定し、か
つバイアホール数を極力少なくし得る自動配線方式を実
現したい、という要求があった。例えば第10図及び第11
図のように第９図の一部の端子層を変えると従来のleft
−edge法のままでは第10図に示すＸ個所や第11図に示す
Ｙ個所において電気的ショートが発生する。

この発明は、上記のような問題を解決するためになさ
れたもので、ユーザが端子ごとに（すなわち支線ごと
に）層を指定すると、幹線層を自動的に決定し、同一層
の幹線と支線を交差させずに配線する自動配線方式を得
ることを目的とする。

〔課題を解決するための手段〕

従来、チャネル内の配線において、幹線と支線を一律
に別層とすることで異なる信号の幹線と支線が任意の場
所で交差できる前提を利用して、配線アルゴリズムを容
易にしていたLSI自動配線システムに、各支線層指定の
条件下で幹線層を自動決定してトラックに割当てること
を可能とするアルゴリズムを導入することにより、端子
層及びこれに接続する支線層のユーザ指定ができ、より
使い勝手の良い自動配線システムを達成する。また、バ
スライン同志やクリチカルパスなどの特定幹線の層をユ
ーザが指定することで、それらの信号線のバイアホール
をなくし電気的特性の向上（遅延のばらつきなどの解
消）も達成する。

例えば第10図，第11図のような従来のleft−edge法の
みによる幹線割り当てでは幹線層を色々変えても幹線と
その区間内の他の信号線の支線とがショートして配線で
きない。そこで、この発明による自動配線方式では幹線
の処理順序を変え、幹線層をうまく決めることで幹線と
支線のショートがなくなり、配線が可能になる。

〔作用〕

ユーザは、複数種類の層の内から、各端子の層（すな
わち、支線の層）をあらかじめ適当に指定でき、かつバ
イアホール数を極めて少なくすることが可能になる。

また、バスラインなどの特定の幹線の層をあらかじめ
適当に指定しておくことで、バスラインなどの信号にバ
イアホールが発生しないように配線することにより電気
的特性を向上させることが可能になる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第
１図はLSI内部の回路ブロック間パターン図、第２図は
自動配線方式のアルゴリズムを説明するフローチャー
ト、第３図は自動配線を実施するシステムの構成を示す
ブロック図、第４図はデータの流れを説明するフロー
図、第５図は自動配線方式のフローチャート、第６図及
び第７図はこの方式によるパターン図例、第８図は第７
図のパターン図に相当する従来の配線方式によるパター
ン図である。

図において、（１）〜（５）は記憶装置、（６）はCP
U、（７）はブロックセルパターン情報、（８）は配線
情報、（９）はLSIパターンデータ、（10）は回路ブロ
ックＡ、（11）は回路ブロックＢ、（12）は幹線ａ、
（13）は幹線ｂ、（14），（15）はトラック、（20）は
配線チャネル（ｃ）、（21a）は回路ブロックＣ、（21
b）は回路ブロックＤ、（22）は配線チャネル、（25a）
は第１トラック、（25b）は第２トラック、（26a）は第
１列、（26b）は第２列、（26c）は第３列、（26d）は
第４列、（26e）は第５列、（26f）は第６列、（100）
〜（110）は行程である。記憶装置（１）には第２図の
フローに示した処理を行うためのプログラムが格納され
ている。記憶装置（２）には回路ブロック名と端子名に
より、論理上の接続情報がすべて定義されたデータが格
納されている。記憶装置（３）には各端子の層のデータ
が格納されている。記憶装置（４）にはブロックの形
状、大きさと、端子の位置、それに全ブロックの相対位
置関係のデータが格納されている。記憶装置（５）に
は、格子ベースの配線座標データや幹線層データを格納
する。

次に動作の概念について説明する。第10図，第11図に
示すごとき配線ショートの発生に対しては第１図のごと
く幹線の処理順序を変え、幹線層を決定すれば配線可能
である。この幹線の割り当て順序の層の決定には第２図
のアルゴリムを使用する。第10図及び第11図の従来例の
ようにleft−edge法に従い、幹線ａ（12）をまず選択し
ても、その許容層であるAl₁とAl₂（Polyは禁止している
とする）から、その区間の交差支線層であるAl₁とAl₂を
除くと空になり割り当て不能となる。そこで幹線ａ（1
2）の次の出発端子を持つ幹線ｂ（13）を選択し、その
許容層であるAl₁とAl₂から、その区間の交差支線層であ
るAl₁を除くとAl₂が残り、幹線ｂ（13）の層をAl₂とし
てトラックに割り当てる。同様にして、次に１仮想メッ
シュ上側のトラックで、幹線ａ（12）を割り当てる。

その後は通常の自動配線と同様に第４図に示すよう
に、回路ブロック内のブロックセルパターン情報（７）
と、上記により得られた配線情報（８）を計算機で合成
して実際のLSIパターンデータ（９）を得る。

次に動作について説明する。

CPU（６）はまず記憶装置（１）のプログラムを読み
出し、その手順において、記憶装置（２）の論理情報と
記憶装置（３）の各端子層情報と記憶装置（４）の図形
情報を読み出し、該論理情報と端子情報（端子層も含め
る）及び図形情報を前提条件として用い、記憶装置
（１）から読み出したプログラムで配線処理を行い、記
憶装置（３）の端子層から作成された記憶装置（５）の
幹線層情報を利用、かつ更新しつつ、配線ルートと幹線
層を決定し、記憶装置（５）に格納する。

次に第６図の配線例が配線される過程を第５図のフロ
ーチャートに従って説明する。配線を進める方向は右、
及び上とする。ここでトラックを下側から順に第１トラ
ック（25a）、第２トラック（25b）とし、列を左側から
順に第１列（26a）、第２列（26b）、……第６列（26
f）とする。

以下、第５図のフローチャートに示す行程（100）〜
（110）を用いて第６図の配線例を説明する。

行程（100）：幹線層にPolyを禁止しているとして、端
子31〜42の幹線の許容層は｛1,2｝、端子34〜39の幹線
の許容層は｛1,2｝である。（ここで１はAl₁、２はAl₂
を表わすものとする。） 行程（101）：トラック（25a）を選択する。

行程（102）：ネットの始点を探す列として第１列（26
a）を選択する。

行程（103）：未処理端子として端子31を選択する。

行程（104）:CT（処理幹線のこと）として、端子31〜端
子42の幹線を選択する。

行程（105）：処理幹線の許容層から交差支線層を除い
た層の集合｛CTL｝＝φなので、この処理幹線はそのト
ラックに対しての処理の対象から外して、次の端子に移
る。

行程（103）：未処理端子として、端子34を選択する。

行程（104）:CTとして、端子34〜端子39の幹線を選択す
る。

行程（105）：｛CTL｝＝｛1,2｝より、第１層を選択し
幹線層とする。（支線層は‘2'より‘1'の方が多いので
幹線層を‘1'とした方が、バイアホール数がより少なく
なり電気的特性が向上するのが理由）。

行程（106）：端子34,38の下側に対応する端子33,37に
未処理端子はない。

行程（107）：端子34〜端子39の幹線の第１トラック（2
5a）への割当て。

行程（108），（103），（109）：第１トラック（25a）
は終了。

行程（101）：第２トラック（25b）を選択する。

行程（102）：ネットの始点を探す列として第１列（26
a）を選択する。

行程（103）：未処理端子として端子31を選択する。

行程（104）:CTとして、端子31〜端子42の幹線を選択す
る。

行程（105）：｛CTL｝＝｛２｝より、第２層を選択し幹
線層とする。

行程（106）：端子42の下側に対応する端子41に未処理
端子はない。

行程（107）：端子31〜端子42の幹線の第２トラック（2
5b）への割当て。

行程（108），（103），（109），（110）：処理は終
了。

以上の端子層すなわち支線層指定の可能な自動配線方
式によれば、例えば第８図のようなバスライン同志の交
差がある場合に対して、幹線もあらかじめ固定（指定）
しておくことで第７図のようにバスライン同志の無交差
が可能となる。

〔発明の効果〕

以上のように、この発明によれば、いくつかのネット
の幹線をトラックに割り当てる際、同一層の幹線同志が
重ならないという制御、同一層の支線が重ならないとい
う制御を持つ従来の２層自動配線方式に加えて、支線・
幹線共に多層を許し、かつ、支線層をユーザーが指定し
ている場合に、幹線・支線の途中にバイアホールを設け
ることなく、自動的に幹線のトラック割り当て・層割り
当てを、バイアホール数最小化を目指して行う効果があ
る。更にバスラインやクリチカルパスなどで幹線の許容
層をあらかじめ限定しておくことで、それらの信号のバ
イアホールをなくし電気的特性を向上させる効果があ
る。

【図面の簡単な説明】

第１図ないし第８図はこの発明の一実施例に係るもの
で、第１図はLSI内部の回路ブロック間パターン図、第
２図は自動配線方式のアルゴリズムを説明するフローチ
ャート、第３図は自動配線を実施するシステムの構成を
示すブロック図、第４図はデータの流れを説明するフロ
ー図、第５図は自動配線方式のフローチャート、第６図
及び第７図はパターン図例である。第８図は第７図のパ
ターン図に相当する従来の配線方式によるパターン図、
第９図は従来のLSI内部のチャネル配線の説明のための
ブロック間パターン図、第10図及び第11図は従来のLSI
内部のチャネル配線において配線不能となる場合を説明
するパターン図である。 図において、（１），（２），（３），（４），（５）
は記憶装置、（６）はCPU、（７）はブロックセルパタ
ーン情報、（８）は配線情報、（９）はLSIパターンデ
ータ、（10）は回路ブロックＡ、（11）は回路ブロック
Ｂ、（12）は幹線ａ、（13）は幹線ｂ、（14），（15）
はトラック、（20）は配線チャネルｃ、（21a）は回路
ブロックＣ、（21b）は回路ブロックＤ、（22）は配線
チャネル、（25a）は第１トラック、（25b）は第２トラ
ック、（26a）は第１列、（26b）は第２列、（26c）は
第３列、（26d）は第４列、（26e）は第５列、（26f）
は第６列、（100）〜（110）は行程である。 なお、図中、同一符号は同一、又は相当部分を示す。

フロントページの続き (56)参考文献 特開 昭61−208238（ＪＰ，Ａ) 特開 昭58−79736（ＪＰ，Ａ) 特開 昭60−253290（ＪＰ，Ａ) 特開 平１−237771（ＪＰ，Ａ) 特開 平１−165140（ＪＰ，Ａ) 特開 昭63−124125（ＪＰ，Ａ) 特開 昭62−269338（ＪＰ，Ａ) 特開 昭62−245374（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】上下におかれた２つの回路ブロックの間に
   ある矩形の配線チャネルの仮想メッシュ上で水平方向の
   配線（幹線と呼ぶ）と垂直方向の配線（支線と呼ぶ）を
   それぞれトラックと列とに割り当てることにより、多層
   の中からあらかじめ定められた層を持つ回路ブロック端
   子の間を信号線（ネット）で結ぶいわゆる多層チャネル
   配線法であって、 所定の条件により各幹線の許容層の集合を求める第１の
   処理と、 幹線を割り当てるべきトラックを定め、これに配置する
   処理幹線を一つ選択する第２の処理と、 処理幹線の許容層から、処理幹線が将来交差するであろ
   う未配置幹線の支線の層を除いても、残りの層があるの
   かの第１の判定を行う第３の処理と、 上記第１の判定が肯定の時、処理幹線を、第１の判定で
   の残りの層のうち支線とのバイアホール数を極力少なく
   する層で、トラック上に割り当てる第４の処理と、 処理幹線が上下制約を満足するか否かについて第２の判
   定を行う第５の処理と、 処理幹線が上記上下制約を満足しない場合、処理幹線は
   該トラック上に割り当て不能なので捨てて、第２の処理
   へ行く第６の処理と、 処理幹線が上記上下制約を満足する場合、処理幹線を該
   トラック上に割り当てる第７の処理と を備える自動配線方法。