JPS62219637A - 半導体集積回路装置における配線方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はビルディングブロック方式の半導体集積回路装
置において、セル或いはブロックの端子間の配線を自動
的に行なう手法に関するものである。

〔発明の技術的背景とその問題点〕

ＬＳＩで実現するシステムが大規模化するにつれて、レ
イアウト設計の複雑さはますます増大する。そこで、Ｌ
ＳＩを設計するとき、回路を複数個の部分回路に分割す
るというトップダウン的寸法と、複数のセルあるいはブ
ロックを下位レベルからボトムアップ的に積み上げて配
置・配線していくという階層的レイアウト設計が用いら
れる。

このとき、各階層レベルでは、既に設計が終了し、形と
大きさの決まった複数個のブロックを配置して、これら
ブロック間を配線するというビルディングブロック方式
が使われる。この方式の半導体集積回路を自動配線する
ときの主目的は、配線領域の面積の最小化である。また
、各信号線の配線長が評価関数としてえらばれて、これ
を最小化することを主目的にすることもある。

上記のような半導体集積回路装置のブロック間の自動配
線寸法は、ブロック間の配線領域を複数のチャネルに分
割し、各々のチャネルでチャネル配線寸法を利用するも
のである。

従来の階層的レイアウトにおいては上記の配線処理を行
なうとき、下位の階層で設計されたブロックは形と大き
さが完全に固定されているものとして扱っている。例え
ば、第１２図において、チャネルＣ２を配線するときに
は、ブロックＢ、〜Ｂａは既に下位の階層で設計されて
いる。このとき８１〜Ｂ、がセルを列状に配置してこれ
らの間を配線するポリセル方式で設計されるとき、各ブ
ロック内を配線するときには、あらかじめブロックの境
界辺上に端子を定義して配線される。たとえば、ブロッ
クＢの内部を配線するためには、このブロックの端子ｔ
ｉｅ　ｔ４１　ｔ５等が、ブロックＢ２の内部を配線す
るためには、端子■８．ｖｇ、■、。等が、ブロックＢ
３の内部を配線するためには、端子５ｓｔＳ　１１　ｓ
ｓｔ　８１０１５ｉｓｔ　５ｉｌｌ　Ｓ１２等が前もっ
て決められていなければならない。つまり、これらの端
子を決めることによって、ブロック内のセルの配置と配
線が決まる。次にこれらのブロックＢ１〜Ｂ３をチャネ
ルＣ２を使って配線するときには、各ブロックの端子位
置と、このチャネルより先に配線処理されるチャネル内
部の結果として、Ｃ１と６２の境界辺上に現われる端子
とに基づいてブロック間の配線が行なわれる。従って、
チャネルＣ２と、これに隣接する各ブロック内部とチャ
ネル内部の配線結果をみると、第１２図における信号１
゜５．６，９．１１のような冗長な配線経路が実現され
ることがある。従って、各ブロック内部及びブロック間
の配線領域を大域的にみたとき、配線領域は有効に利用
されておらず、チップの集積度は下がっている。

また、従来方式のように階層的なとり扱いをするときは
、線分Ａ工ｐ　Ａ、、　Ａａはブロックの辺と認識され
るが、大域時にみれば、これは配線領域の１トラツクを
占めるため、その分配線領域が増大するという問題もあ
る。

〔発明の目的〕

本発明は上記問題を解決することのできるビルディング
ブロック方式による半導体集積回路装置−３＝ の配線手段を提供することを目的としている。

〔発明の概要〕

本発明の骨子は、ブロック間の各チャネルの配線処理を
するときに、このチャネルに隣接するブロックがセル列
から構成されている場合、その最」二段（または最下段
）のチャネルの全部または一部の領域、及びこのチャネ
ルに隣接するチャネルが存在する場合にはその一部の領
域をこのチャネルに統合し、この統合した領域内にある
配線処理の終了した結果を−・担消去し、つぎにこの統
合した領域内の結線要求を新たに作成して、この統合し
た領域においてチャネル配線法によって配線する方法を
提供することである。

〔発明の効果〕

本発明によれば、ブロック間のチャネルを配線するとき
、このチャネルに接するブロックの内部のチャネル領域
の一部及び、このチャネルに接する別のチャネルの一部
を統合することによって、下位の階層で配線された信号
線の経路、及び、このチャネルを配線する以前に処理の
終ったチャネルの信号線の経路の一部を、この統合され
た領域内で最適化することにし、従来の階層的レイアウ
トによる配線法で存在していた階層間に渡る信号線の経
路の冗長性がなくなり、配線領域の効果的な利用が可能
になる。また、チャネルに接するブロック間の領域の一
部をチャネル領域に統合するため、各ブロックの境界辺
を取り除くことが可能となり、その分配線領域の削減が
行なわれる。このように本発明によれば、大規模回路に
対して適用される回路分割による階層的設計手法を大幅
に変更することなく、上記効果によって、チップの集積
度をあげることができる。

〔発明の実施例〕 以下、図面を用いて本発明の詳細な説明する。

第２図は、ビルディングブロック方式によるブロックの
配置と配線領域のチャネルへの分割を示したものである
。第２図において、Ｂ１〜Ｂ、はブロックを、Ｃ□〜Ｃ
６はチャネルを示す。これらのブロック８１〜Ｂ、は、
すでに下位の階層でレイアウト設計が完了しているとす
る。これらの中には、第３図に示すようにセルを列状に
並べてこれらセル列間を配線したブロック（以下これを
セル列からなるブロックと呼ぶ）とそれ以外の方式で設
計されたＲＯＭとＲＡＭのようなブロック（以下これを
機能ブロックと呼ぶ）の２種類がある。

これらブロック間を配線するときチャネル配線法を適用
するためには、ブロック甲の端子とブロック乙の端子を
結ぶときどのチャネルを選択して実現するかを最初に決
定しておく必要がある。その後、適当に決められた処理
順序に従って、それぞれのチャネルでチャネル配線を行
なう。この処理順序は、第４図に示すようにチャネルが
Ｔ字型に直交するときは、チャネルＣ工の長辺に接する
チャネルＣ２を先に実行して、チャネルＣ工の長辺側の
端子位置を決めた後に、チャネルＣ０を配線するといっ
た具合に決めなれればならない。

さて１本発明による配線の方法を各チャネルにどのよう
に適用するかを述べる。たとえば、第２図に示すブロッ
クＢ４．Ｂ、、Ｂ１．Ｂ２．Ｂ、が、第３図に示すよう
なセルからなるブロックであり、第５図のような内部構
造をしていたとする。チャネルＣ８の配線をするときを
考える。このときには、すでにＣ８に丁字形に接するチ
ャネルＣ，かチャネルＣ，，、チャネルＣ１の配線はす
べて完了していて、各々のチャネルとチャネルＣ，どの
境界辺ｄ１．ｄ２．ｄ、上には端子が設定されその位置
も決まっている。従来の配線方式では、このチャネルＣ
８の配線を行なうとき、これに接するブロックの辺Ｑ１
〜Ｑ、上と、これに接するチャネルの辺ｄ１〜ｄ１上に
ある端子にもとづいて、結線要求をチャネル配線法によ
り満していた。

本発明においては、ブロック間のチャネルＣ。

の配線をするときに、ブロックＢ、〜Ｂ５の最上段また
は最下段のチャネルをＥ１〜Ｅ５の全部または一部の領
域と、チャネルＣ５〜Ｃ７の領域の一部をチャネルＣ９
の領域に付は加えて、この拡張された領域にチャネル配
線法を適用する。このとき拡張された領域においてチャ
ネル配線法が適用できるようにこの領域を定義する必要
がある。すなわち、チャネル配線法は、矩形だけでなく
、第７図−７＝ に示すような矩形が複数個結合した領域においても適用
可能であるが、この領域に設定される端子位置は、すべ
て上下辺１上にあり、左右辺２ににには許されない。こ
のことを考慮してチャネルＣＢの領域の拡張を行なう。

たとえば、上側の領域には、ブロックＢ、とＢ５の内部
の最下段のチャネルＥ４．Ｅ５のうち、下側に位置する
チャネルの上辺の位置にあわせて線分Ｑをひき、第６図
に斜視で示す、線分Ｑよりも下の領域Ｅ　’　＊＊　Ｃ
’　５４　Ｂ５をＣ８の領域につけ加える。また、下側
の領域には、ブロックＢ１〜Ｂ３の内部の最上段のチャ
ネルＥ１〜Ｅ、のうち、その下辺を比較して最も上に位
置するチャネルの下辺にあわせて線分ｍをひき、第６図
に斜線で示す、線分ｍよりも上の領域、Ｅ。

Ｃ’　ｓｔ　Ｃ’　、、　Ｅ’　、をＣ，の領域にっけ
加える。

以下これらをあわせた領域をＤとする。

Ｄ＝Ｃ，ＵＥ’　、ＵＣ’　、ＵＥｓＵＥＩＵＣ’　。

ＵＣ，’　ＵＥ’　。

次にこの領域の上辺と下辺の端子の決め方について説明
する。ブロック内の領域Ｅ′。、Ｅ、、Ｅ□。

Ｅ′３は既に下位の階層で配線済みの領域である。

また、チャネルの領域Ｃ’　ｓｅ　Ｃ’　ｍＨＣ’　７
は、ブロック間配線において、チャネルＣ８の配線をす
る前に配線が行なわれている。たとえば、ブロックＢ１
が第８図のように配線されていたとする。

領域Ｅ□内に存在するネットのうち、最上段のセル行に
つながっているネット１〜３は、そのネットの端子を最
上段のセル行上に、すなわち領域りの填込ｍ上に再度引
き戻す。最上段を通過してきたネット４については、最
上段を通過した位置にこのネットの端子を発生させる。

次に、第６図のＥ′４＃Ｅ’３のようにブロック内のチ
ャネルが２分された領域での端子の決め方を説明する。

Ｂ４が領域りの境界Ｑにより、第９図に示すように２分
されたとする。Ｂ４にあるネットがＱと交わるとき、交
わった点に端子を発生させる。但し、ネット６のように
Ｑ上に線分をもつものは、領域Ｅ　ｔ、には含めない。

ブロック間のチャネル領域０５〜Ｃ１の一部であるＣ′
５〜Ｃ′６内に存在するネットについても、端子をＱ」
二またはｍ」二に発生させる６たとえば、チャネルＣ５
が、第１０図のように配線されていて、これがＱによっ
て２分されたとき、Ｃ５に存在するネットのうちΩと交
わるものについては、その交点に端子を発生させる。

このようにして領域りの上下辺の端子情報と、この中に
存在するネットの結線要求に従って、領域り内の配線を
チャネル配線法を使って行なう。

以上の処理手順をもう少し詳しく説明するために第１２
図のような例を考える。この図は、ブロック８１〜Ｂ、
を下位の階層でチャネル配線法によって配線し、ブロッ
ク間のチャネルＣ１を縦方向のチャネルとしてチャネル
配線法により配線し、その後チャネルＣ２を横方向チャ
ネルとしてチャネル配線した従来方式による配線結果を
示す。まず、ブロックＢ１〜Ｂ、は下位の階層で配線さ
れ、チャネルＣ□もチャネル配線法により配線済みであ
ったとして１次にチャネルＣ２の配線をする段階にあっ
たとする。先に説明したように、２本の線分ρ２ｍを、
これらの配線済みの領域に引く。この線分Ｑ、ｍとネッ
トの交わったところに端子を第１１図のように（図中ｘ
印で示したものが端子）定義する。次に、このＱとｍと
で囲まれた領域において、チャネル配線法によりネット
の結線を行なう。その結果を第１図に示す。第１図と第
１２図を比較すれば、線分Ｑと線分ｍとで挟まれた領域
は、前者においては、トラック数は、ブロックの辺Ａｘ
ｅＡ３の占める領域も含めて１１本であったが、後者に
おいては、４本となっている。

以上本発明の実施例について説明したが、本発明によれ
ば、下位の階層で局所的に最適化されたブロック内の配
線結果の一部を、ブロック間配線の段階で大域的にとり
扱うことにより修正を加え、配線領域の面積を削減する
ことができ、よってチップの高集積化が可能となる。

尚、上記実施例においては、ブロックが全てセル列から
なる場合を説明したが、ブロックの中に機能ブロックが
混在している場合でも同様なとり扱いができる。また、
本発明は、上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形実施することが可能であ
る。

【図面の簡単な説明】

第１図は、本発明の実施例によるブロック内部の一部と
ブロック間の配線領域の配線図、第２図はビルディング
ブロック方式によるブロックの配置と配線領域のチャネ
ルへの分割を示す図、第３図はセル列から構成されたブ
ロックの図、第４図は、チャネルが丁字形に接した図、
第５図は注目するチャネルＣ８に複数個のセル列からな
るブロックが接した図、第６図は本発明を用いたときチ
ャネルＣ１に統合する領域を斜線で示した図、第７図は
、複数個の矩形を統合してできたチャネル領域を示す図
、第８図、第９図はブロックＢ１゜Ｂ４の最上段チャネ
ル、及び最下段チャネルの配線図を、第１０図はチャネ
ルＣｓの配線図を、第１１図は、第１２図から第１図を
本手法によって得るとき、チャネルＣ３に統合する領域
とその境界辺上の端子位置を示す図、第１２図は比較例
を示す図である。 第８図 一２２只− 第１０図

Claims (1)

【特許請求の範囲】
1. 複数個の矩形をしたブロックを半導体基板に配置し、そ
   の間に必要に応じた配線を施して所望の回路動作を実現
   する、ビルディングブロック方式の半導体集積回路装置
   において、ブロック間の配線領域を複数のチャネルに分
   割し、各チャネルに対して順次配線処理を行なっていく
   とき、該チャネルに隣接するブロックが、セルを列状に
   配列して構成されていたとき、このブロック内の最上段
   または最下段のチャネルの全部または一部を該チャネル
   に併合し、この併合した領域内で、配線処理を行なうこ
   とを特徴とする半導体集積回路装置における配線方法。