KR930006726B1 - 집적회로 및 전원간선 레이아웃방법 - Google Patents

집적회로 및 전원간선 레이아웃방법 Download PDF

Info

Publication number
KR930006726B1
KR930006726B1 KR1019910001420A KR910001420A KR930006726B1 KR 930006726 B1 KR930006726 B1 KR 930006726B1 KR 1019910001420 A KR1019910001420 A KR 1019910001420A KR 910001420 A KR910001420 A KR 910001420A KR 930006726 B1 KR930006726 B1 KR 930006726B1
Authority
KR
South Korea
Prior art keywords
power supply
supply trunk
logic function
integrated circuit
layout
Prior art date
Application number
KR1019910001420A
Other languages
English (en)
Other versions
KR910015049A (ko
Inventor
유이찌 오노데라
도시히로 오까베
야스히꼬 마쓰우라
무네히로 사사가와
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미다 가쓰시게
가부시기가이샤 히다찌콤퓨터일렉트로닉스
가와이 노부유끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미다 가쓰시게, 가부시기가이샤 히다찌콤퓨터일렉트로닉스, 가와이 노부유끼 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR910015049A publication Critical patent/KR910015049A/ko
Application granted granted Critical
Publication of KR930006726B1 publication Critical patent/KR930006726B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

내용 없음.

Description

집적회로 및 전원간선 레이아웃방법
제1도는 본원 발명을 적용한 부설게이트어레이의 일실시예의 구성을 모식적으로 도시한 설명도.
제2도는 전원간선설계의 플로차트.
제3도는 종래의 CMOS 부설게이트어레이에 위치하는 전원간선의 레이아웃을 도시한 설명도.
제4도는 본원 발명을 적용한 부설게이트어레이의 다른 실시예의 구성을 모식적으로 도시한 설명도.
제5도는 제1전원간선 및 제3전원간선과 제2전원간선과의 접속부분을 모식적으로 도시한 사시도.
제6도는 본원 발명의 집적회로의 레이아웃설계에 적합하게 사용되는 데이터베이스시스템(7)의 하드웨어시스템구성의 일예를 도시한 블록도.
본원 발명은 집적회로에 관한 것으며, 특히 집적회로의 논리기능을 실현하는 부분에 전원간선의 레이아웃에 관한 것이다.
사용자가 의도하는 대규모논리를 칩상에서 실현하는데는, 부설게이트어레이(sea-of-gate grray)나 스탠다드셀과 같은 1이상의 기본셀로 이루어지는 1 또는 복수의 블록을 칩에 배치하여 구성되는 커스텀 지향의 LSI(대규모 집적회로)가 유효하다. 기본셀은 복수개의 트랜지스터나 케이트로 구성된다.
부설게이트어레이는 이 기본셀이 칩전체에 다수개 부설되어 구성된다. 이들 기본셀은 미배선의 상태로 칩상에 배치되며, 배선전용 채널이 없는 채널프리의 구조로 되어 있다.
한편, 스탠다드셀은 셀배치영역과 배선영역을 자유로 설계할 수 있다.
그러나, 이들은 배선채널이 가변이며, 블록의 배치도 자유이므로 블록레이아웃 설계후 전원간선설계가 필요해진다. 즉, 보다 성능이 좋은 논리기능을 실현하기 위해 블록배치의 자유도를 높게하면, 블록의 칩상에서의 배치가 논리설계의 방법에 따라 다르며, 배치가 규격화되지 않는다. 그래서, 급전하는 전원간선도 미리 규격화하여 설정할 수 없으므로, 블록의 배치에 맞추어서 설정할 필요가 있다.
제3도에 상기와 같은 LSI에 대한 종래의 급전방식을 도시한다.
제3도에 도시된 LSI는 반도체칩(1)의 외주부측의 영역에 있는 외부논리부(2)와, 그 내측의 영역에 있는 내부논리부(3)와, 내부논리부(3)의 외주에 따라 미리 고정적으로 배치되는 급전점(5)을 갖는다. 내부논리부(3)에는 각각 트랜지스터등이 설치되어 있는 복수의 블록(4)이 배치되어 있다.
각 블록(4)에 대한 급전을 위해 급전점(5)의 각각으로부터 각 블록(4)의 배열에 대해 개별적으로 인출되는 개별전원간선(9)이 직접 배치된다. 급전은 급전점(5)으로부터 개별전원간선(9)을 통해서 행해진다.
종래, 이 종류의 LSI에 있어서의 급전에 대한 설계 특히 전원간선의 레이아웃에 있어서는, 첫째로, 전원간선의 배선경로 탐색이 곤란하다는 문제가 있다. 즉, 목적의 LSI에 대하여 전원간선을 설치할 경우 블록 레이아웃 설계후, 내부논리부의 주변에 고정되어 있는 어떤 급전점에서 그 대변(對邊)의 급전점을 접속하도록 노선을 설정해서 행한다. 그러나, 이 경우 블록의 배치, 형상, 크기를 고려하여 노선을 설정해야 하기때문에 직선으로 연결하기가 쉽지 않으며, 제3도에 도시한 개별전원간선(9)과 같이 어떻게 하여도 절곡된 배선이 되고 만다. 이것은 전원간선설계를 복잡하게 하고, 또한 절곡된 만큼 배선영역을 더 사용하기 때문에 논리신호의 배선영역이 적어져서 논리신호 배선을 설계하기 어려워지는 원인이 되기도 한다.
둘째로, LSI마다 작성하는 전원간선 설계데이터량이 많은 점이다. 절곡된 전원간선은 절곡하는 포인트의 좌표를 지정하는 데이터도 많고, 또한 고려하는 배선층도 많아져서 복잡한 전원간선의 설계데이터가 된다. LSI의 경우 다수의 전원간선이 설치되므로, 전체로서 방대한 설계데이터로 되어 처리에 시간이 걸리게 된다.
상기와 같이 종래의 이 종류의 LSI에 있어서의 전원간선의 레이아웃은 전원간선배선의 직선화율이나, 배선의 자동화에 대해 배려가 되어 있지 않으며, 전원간선의 배선경로의 탐색이 용이하지 않으며, 더욱이 배선에 절곡이 많아져서 직선화율이 낮다는 문제점이 있었다. 또한, LSI 타입마다 설계하는 데이터량이 많은것등으로부터 설계용 이화 또한 배선자동화를 배려한 설계순서(알고리듬)의 표준화가 도모되어 있지 않은 문제가 있었다.
본원 발명의 제1의 목적은 LSI 등의 집적회로의 논리기능부에 대한 전원간선의 배선경로 탐색을 용이화하고, 또한 직선화율을 향상시킬 수 있는 집적회로를 제공하는데 있다.
또한, 본원 발명의 제2의 목적은 전원간선 설계의 수순화를 가능하게 하고, 설계용이화 및 배선자동화를 가능하게 하는 전원간선 레이아웃방법을 제공하는데 있다.
상기 제1의 목적을 달성하기 위해 본원 발명의 일양태에 의하면, 칩과, 이 칩에 설치되는 논리기능을 실현하는 논리기능부 및 논리기능부에 대해 전력을 공급하기 위한 최소한 1의 급전점을 가지며, 또한 상기 급전점으로부터 논리기능부에 대하여 전력을 공급하기 위한 각각 최소한 1의 제1, 제2 및 제3의 전원간선을 상기 칩상에 가지고, 상기 제2의 전원간선은 칩의 논리기능부가 배치되는 영역에 배치되고, 상기 제1의 전원간선은 급전점과 이 급전점에 접속될 제2의 전원간선을 접속하기 위해 그들 사이에 배치되고, 상기 제3의 전원간선은 최소한 일단이 상기 제2의 전원간선에 접속되어, 상기 논리기능부내에 배치되고, 당해 논리기능부에 급전하는 것임을 특징으로 하는 집적회로가 제공된다.
또한, 상기 제2의 목적을 달성하기 위해 본원 발명의 다른 양태에 의하면, 논리동작을 행하는 복수의 블록을 가진 논리기능부에 대해 칩에 설치되는 급전점으로부터 급전하기 위한 전원간선을 반도체칩에 배치하는 레이아웃방법으로서, 상기 전원간선을 논리기능부에서 복수의 블록이 설치되어 있는 영역의 외측의 최소한 일부에 따라서 배치되는 1이상의 제2의 전원간선과, 상기 급전점으로부터 상기 제2의
전원간선에 급전하는 1이상의 제1의 전원간선과, 제2의 전원간선에 접속되어서 논리기능부에 급전하는 제3의 전원간선으로 나누고, 먼저 제1, 제2의 전원간선에 대해 레이아웃을 결정해 두고, 논리기능부의 각 블록의 레이아웃을 결정한 후, 제3의 전원간선의 레이아웃을 상기 제2의 전원간선의 배치 및 논리기능부의 배치를 참조하여 결정하는 것을 특징으로 하는 집적회로의 전원간선레이아웃방법이 제공된다.
전원간선레이아웃은 보다 구체적으로는 예를들면 다음과 같은 순서에 의해 행할 수 있다.
먼저, 논리기능을 실현하고 논리기능부가 배치되는 영역에 배치되는 1이상의 급전선(제2의 전원간선)과, 이 급전선에 대해 반도체칩에 설치되는 급전점으로부터 급전하는 1이상의 급전선(제1의 전원간선)에 대한 레이아웃을 집적회로의 시리즈마다 미리 결정하여 축적하고, 어느 시리즈에 속하는 집적회로에 대하여 새로레이아웃을 설계 할 때에 논리기능을 실현하는 논리기능부의 블록의 레이아웃을 결정한 후, 당해 시리즈에 대해 축적되어 있는 상기 레이아웃정보를 참조하여, 논리기능부에 대해 급전하는 급전선의 레이아웃을 결정하고, 상기 미리 결정되어 있는 레이아웃정보와, 새로 결정된 레이아웃정보를 사용하여, 반도체집적회로의 전원간선의 레이아웃을 설정할 수 있다.
제2의 전원간선으로서 배치되는 급전선은 논리기능부가 배치되는 영역의 외에지에 따르는 채널(배선영역)에 배치되므로, 논리기능부에 있어서의 블록레이아웃 설계의 자유도를 거의 제한하는 일 없이, 또한 블록의 배치, 형상, 크기에 영향을 받는 일도 적다. 따라서, 논리기능부의 논리설계와는 관계없이 그 위치를 설정할 수 있다. 그래서, 이 급전선을 인터페이스로서 급전점으로부터 급전하는 급전선과, 논리기능부내에 급전하는 급전선을 각각 임의의 위치에서 접속할 수 있다.
이로써, 블록에 급전하는 전원간선의 시점(始點)과 종점(終點)을 상기 제2의 전원간선의 임의의 위치에 설정할 수 있으므로, 블록의 배치, 형상, 크기에 맞추어 자유로 설정이 가능해지며, 배선경로 탐색이 용이해진다.
또한, 블록에 급전하는 제3의 전원간선의 시점과 종점을 상기 제2의 전원간선의 임의의 위치에 설정할 수 있으므로, 전원간선이 직선이 되는 위치를 선정할 수 있으므로, 직선화율이 향상된다. 그 결과 절곡부분이 적어지고, 그 부분의 존재가 장해가 되어 배선불능영역을 발생하는 것이 억제되어 배선효율이 향상된다.
또한, 상기 제1, 제2의 전원간선은 논리기능부의 논리설계와는 무관계로 그
위치를 설정할 수 있으므로, 집적회로에 대하여 시리즈마다 공통화된 패턴으로 할 수 있다. 이로써, 전원간선의 일부를 공통화함으로써, 전원간선 설계의 순서화가 가능해지고 설계용이화 및 배선자동화가 가능해진다.
또한, 상기 제3의 전원간선은 각각 고유의 패턴으로 설정할 수 있으므로, 논리기능부의 설계에 대한 영향을 최소한으로 억제할 수 있다.
이상으로써 LSI 설계기간을 대폭적으로 단축하는 것이 가능해진다.
다음에, 본원 발명의 실시예에 대하여 도면을 참조하여 설명한다.
제1도에 본원 발명을 부설게이트어레이에 적용한 경우의 실시예의 구성을 도시한다.
제1도에 도시한 실시예의 부설게이트어레이를 구성하는 반도체칩(1)은 실리콘등의 반도체기판에, 입출력 버퍼셀, 본딩패드(모두 도시생략)등의 칩의 외부와를 접속하기 위한 회로요소가 탑재되어 있는 외부논리부(2)와, 복수의 블록(4)이 배치되어 사용자가 의도하는 논리기능을 실현하는 논리기능부로서 전원간선이 배선되는 내부논리부(3)로 크게 구분되어 구성되어 있다. 내부논리부(3)의 영역의 주변 예를들면 외주부(3a)에 급전점(5)이 복수개 배치되어 있다.
상기 내부논리부(3)에는 예를 들면 CMOS(Complementary Metal Oxide Semiconductor) 구성의 기본셀(도시생략)이 부설되어 있다. 이들 기본셀 1 또는 2이상 포함하여 구성되는 블록(4)은 임의의 위치에 배치가능하다. 일반적으로 어느정도의 개수가 대략 열을 이루고, 이 블록열이 복수열 배치되는 구조가 된다. 블록(4)이 배치된 이외의 영역이 배선영역(채널)(20)이 된다.
배선영역(20)에는 내부논리부(3)내의 모든 블록(4)에 급전점(5)으로부터 전력을 공급하는 전원간선과, 각 블록(4),(4) 사이 또는 각 블록(4)과 외부논리부(2)를 결선하는 신호선(도시생략)을 구성하는 도체선망이 배선된다. 배선영역(20)은 통상 칩(1)의 종방향과 횡방향으로 각각 채널로서 설정되고, 이 부분에 배선을 설치한다. 또한, 전원간선은 블록(4)에 대해 전원간선을 공급하는 선과, 접지전위를 공급하는 선을 포함한다.
전원간선은 블록레이아웃설계 이전에 미리 준비해 두는 제1전원간선(6) 및 제2전원간선(7)과, 블록레이아웃설계후에 블록의 배치, 형상, 크기에 맞추어 설계하는 제3의 전원간선(8)으로 구분된다. 이들은 도체에 의해 구성된다.
제2전원간선(7)은 내부논리부(3)내에 설치되고, 이 내부논리부(3)내의 블록(4)을 둘러싸도록 그들의 외주에 따라서 장방형으로 설치된다. 제1전원간선(6)은 일단이 제2전원간선(7)에 접속되고, 타단이 급전점(5)에 접속되어, 급전점(5)으로부터 제2전원간선(7)에 급전하도록 구성된다. 이 제1전원간선(6)은 급전점(5)의 수에 대응하여 복수배치된다. 또한, 이 실시예에서는 제2전원간선(7)의 횡방향부분(7a)은 제3전원간선의 기능을 겸하고 있다.
또한, 제3전원간선(8)은 일단이 제2전원간선의 일변에, 타단이 그 대변에 접속되고, 내부의 1이상이 블록(4)에 대해 급전하도록 구성된다. 이 제3전원간선(8)은 각 블록(4)이 배치되어 있는 영역을 피해서 블록(4)의 열사이에 배치된다. 제3전원간선(8)과 각 블록(4)과의 접속은 도시도어 있지 않은 전원선에 의해 각각 행해진다.
급전점(5)은 내부논리부(3)의 외주부(3a)에 따라서 복수개 설치된다. 즉, 외부논리부(2)와 내부논리부(3)와의 경계에 설치된다. 이급전점(5)은 예를들면 외부논리부(2)에 설치되는 도시되어 있지 않은 전원선에 접속된다.
집적회로에서는 배선은 횡방향으로 한 것과, 종방향으로 한 것이 다른층에 배치된다. 이 LSI에서는 제1전원간선(6), 제3전원간선(8) 및 제2전원간선(7)의 횡방향부분(7a)과, 제2전원간선(7)의 종방향부분(7b)이 다른층에 형성된다. 제5도에 그 상태를 모식적으로 도시한다.
즉, 제1전원간선(6), 제3전원간선(8) 및 제5도에는 도시되어 있지 않은 제2전원간선의 횡방향부분(7a)이 동일한 층에 형성되며, 그보다 상위층에 제2의 전원간선(7)의 종방향부분(7b)이 형성되고, 제1전원간선(6) 및 제3전원간선(8)과 제2전원간선(7)의 종방향부분(7b)과는 관통공(10)을 통해서 접속된다. 또한, 제5도에는 도시되어 있지 않으나, 제2전원간선이 횡방향부분(7a)과, 제2전원간선(7)의 종방향 부분(7b)과의 접속도 관통공에 의해 행해진다.
전원간선 설계의 순서에 대하여 제1도 및 제2도를 참조하여 설명한다.
처리 1은 내부논리부(3)의 외주부(3a)의 각각의 변에 어느 급전점(5)을 시점으로 하여, 외주부(3a)에 대한 수선(垂線)을 인출하여, 이것을 제1전원간선(6)으로 한다. 그때, 제1전원간선(6)의 배선길이를 각 변마다 통일한다.
처리 2는 제1전원간선(6)에 대해 수직의 선분을 설정하여, 이것은 제2전원간선(7)으로 한다. 제2전원간선(7)은 각 변마다의 제1전원간선(6)의 종범을 접속하고, 또한 각 변의 제2전원간선(7)끼리의 접속하고, 장방형의 전원간선으로 한다.
제1전원간선(6) 및 제2전원간선(7)은 블록(4)의 배치, 형상 및 크기를 제한하지 않고, 또한 이들로부터의 영향도 받지 않고 설정할 수 있다. 그래서, 한번 설계한 데이터베이스로서 보관해 둔다. 이로써, LSI의 시리즈마다 공통화할 수 있다. 그래서, 처리 1과 처리 2의 작업은 LSI의 시리즈마다 행하면 되고, 동일 시리즈에 대하여는 생략할 수 있다.
또한, 여기서 사용되는 데이터베이스시스템은 예를들면 제6도에 도시한 바와같이 데이터베이스기능을 실행하기 위한 프로그램 및 데이터를 격납하는 기억장치(62)와, 상기 프로그램에 따라서 데이터의 편집, 격납, 검색등을 제어하는 중아처리장치(GPU)(61), 이 중앙처리장치(61)에 대한 지시등을 입력하는 입력장치(63), 검색된 데이터등을 표시하는 표시장치(64), 데이터등을 인자출력하는 인자장치(65)등을 구비하여 구성된다.
처리 3은 제1전원간선(6) 및 제2전원간선(7)의 데이터를 배선할 수 있도록 상기 보관된 데이터를 데이터베이스로부터 독출하여 미리 준비해 둔다.
처리 4는 각 블록(4)의 배치를 행한다. 즉, 논리블록레이아웃 설계를 행한다. 이 처리는 미리 준비된 알고리즘에 따라서 자동적으로 행할 수 있다.
처리 5는 제3전원간선(8)의 루트를 정한다. 제3전원간선(8)의 시점(8a)과 종점(8b)은 제2전원간선(7)에 접속하기 위해 블록(4)의 배치, 형상 및 크기에 맞추어서 시점(8a)과 종점(8b)의 위치를 설정한다. 본 실시예에서는 제2전원간선(7)이 연속적으로 설치되어 있으므로, 제3전원간선(8)의 시점(8a)과 종점(8b)의 위치를 임의로 설저할 수 있다. 따라서, 제3전원간선(8)의 배치를 자유로 이동할 수 있으므로, 배선경로 탐색의 용이화를 도모할 수 있다.
처리 6은 제1전원간선(6), 제2전원간선(7) 및 제3전원간선(8)의 데이터에 따라서 전원간선을 배선한다. 이로써, 당해 LSI칩에 있어서의 전원간선의 배선이 결정된다. 또한, 제3전원간선(8)과 각 블록(4)을 접속하는 전원배선에 대해서도 블록에 관한 레이아웃정보를 참조해서 자동적으로 배치과 결정된다.
상기 처리 5에 대하여는 종래의 루트의 탐색이 용이하지 않으므로, 수동으로 행하고 있었으나, 본 실시예에서는 상기 데이터베이스 시스템에 의해 공급되는 데이터와, 논리블록레이아웃 설계의 데이터를 사용해서 자동적으로 행하게 행할 수 있다.
예를들면, 논리블록레이아웃 설계의 데이터를 사용하여 블록열사이의 빈 채널을 발견함으로써 제3전원간선(8)의 루트가 결정되고, 또한 데이터베이스시스템에 의해 공급되는 데이터를 사용하여 그 연장선이 제2전원간선(7)의 종방향부분(7b)과 교차하는 점을 발견할 수 있다. 이로써, 제3전원간선(8)의 위치가 자동적으로 결정된다.
이상은 실제의 LSI의 제조에 있어서의 전단계인 설계단계의 기술이다.
다음에, 미리 설계된 레이아웃에 따라 복수의 기본셀을 포함한 블록을 탑재한 반도체칩이 공지의 반도체 기술을 사용하여 형성된다. 그리고, 이것에 상기한 바와같이 설계되어 얻어지는 설계정도에 따라서 배선이 행해진다. 배선은 논리기능을 위한 신호배선과, 전원간선에 대하여 행해진다. 이 배선은 반도체칩(1)상에 절연층을 통해서 박막배선을 형성함으로써 행해진다. 상기와 같이, 칩(1)의 횡방향으로 배선된 전원간선 및 신호배선과, 종방향으로 배선된 신호배선과는 절연층을 통해서 다른층에 배치된다.
이와 같이해서 얻어지는 LSI는 제1도에 도시한 바와같이 제1전원간선(6) 및 제2전원간선(7)이 내부의 블록의 배치에 관계없이 미리 배치를 설정할 수 있다. 따라서, 블록의 레이아웃과는 별도로 독립적으로 설계할 수 있다. 또한, 상기와 같이 설계정보를 공통이용 할 수 있으므로, 다른 LSI의 설계의 부담을 경감시킬 수 있다.
또한, 본 실시예에서는 제3전원간선(8)이 그 시점(8a)과 종점(8b)의 위치를 임의로 설정할 수 있으므로, 직선부분이 긴 블록열 사이를 발견하는 것만으로 배선에 가장 적당한 루트를 탐색할 수 있다. 따라서, 배선루트의 탐색이 용이해진다. 더욱이, 전원간선(8)이 직선으로 배치되어 있고 직선화율이 높으며, 따라서 배선효율도 높아져 있다. 그 결과, 신호선의 배선에 대한 영향을 최소한으로 억제할 수 있으므로, 블록(4)의 배치에 있어서 더욱 자유도가 증대하게 된다.
또한, 전원간선의 직선화율이 높아지면 그만큼 선로길이가 짧아지므로, 전원전압의 저하를 방지하는 효과도 있다.
또한, 본 실시예에서는 제2전원간선(7)을 장방형상에 형성하고 있지만, 그 종방향부분(7b)만을 제2전원간선(7)으로 하고, 횡방향부분(7a)에 대하여는 제3전원간선(8)으로서 구성할 수도 있다.
제4도는 본원 발명의 다른 실시예를 도시한다.
본 실시예는 제2전원간선(7)이 불연속으로 되어 있는 예이다. 또한, 다른 구성에 대하여는 상기 제1도에 도시한 실시예와 같으므로 여기서는 상위점을 중심으로 설명한다.
본 실시예는 반도체칩(1)에 상기 제1도에 도시한 실시예와 같이 외부논리부(2) 및 내부논리부(3)가 설치된다. 이것에 전원간선 및 신호선을 배치하여 구성된다. 제4도에 있어서는 블록의 도시를 생략하고 있으나, 본 실시예에 있어서도 내부논리부(3)에 블록이 적당히 배치되는 것은 물론이다.
본 실시예는 제2전원간선(7)이 반도체칩(1)의 내부논리부(3)를 둘러싸도록 그 외주에 따라 파선형상으로 설치되어 있다. 이 제2전원간선(7)에 일단이 각각 급전점(5)에 접속된 제1전원간선(8)의 타단이 접속된다. 또한, 제2전원간선(7)중 대향하는 종방향부분(7b)에 제3전원간선(8)의 시점(8a) 및 종점(8b)이 접속된다.
본 실시예에 대하여도 제1도에 도시한 실시예와 같이 제2도에 도시한 설계의 플로에 따라 제1, 제2의 전원간선의 레이아웃, 블록레이아웃, 배선레이아웃이 행해지고, 이들 정보에 따라 반도체칩에 집적회로가 구성된다.
본 실시예에 의하면 상기한 제1도에 도시한 실시예와 같은 효과가 얻어진다. 또한, 본 실시예의 경유 제2전원간선(7)이 불연속으로 되어 배치되어 있으므로, 전원종류를 다르게 할 필요가 있는 경우에 적합하다.
또한, 본 실시예에 있어서 제2전원간선(7)의 각 변에 있어서의 부분은 각각 동일채널상에 설치되어 있다. 또한, 다른 채널에 배치되어도 된다.
이상 본원 발명의 실시예에 대해서 설명하였으나, 본원 발명은 이에 한정된 것은 아니고, 여러가지 변형이 가능하다. 예를들면 다음과 같은 예를 들 수 있다.
상기 각 실시예에서는 제3전원간선(8)의 양단이 제2전원간선(7)에 접속되어 있는 예를 도시하였으나, 제3전원간선(8)의 일단만을 제2전원간선(7)에 접속하는 구성으로도 된다.
그리고, 상기 각 실시예에서는 CMOSLSI에 적용하는 예를 도시하였으나, 본원 발명은 이에 한정되지 않는다. 즉, 집적회로의 형식이나 규모에 한정되지 않는다. 예를들면 바이폴라형 IC(직접회로)에 적용할 수도 있다.
그리고, 상기 각 실시예에서는 논리기능부가 복수개의 트랜지스터로 구성되는 기본셀이 부설되어 구성되는 게이트어레이의 예를 도시하였으나, 본원 발명은 이것에 한정되지 않는다. 예를들면 셀배치 영역과 배선영역을 자유론 설계할 수 있는 스탠다드셀이며, 1이상의 기본셀로 이루어진 1 또는 복수의 블록을 가진 칩을 구성하는 반도체 집적회로등에도 적용할 수 있다. 이 스탠다드셀은 예를 들면 제1도에 도시한 바와같이 구성될 수 있다.
이외에, 상기 각 실시예에서는 제2전원간선을 장방형으로 배치하는 예를 도시하였으나, 이것에 한정하지않고, 장방형이 아닌 환상형(環牀刑), 평행선형 등의 적당한 형태로 할 수 있다.
또한, 상기 각 실시예에서는 사용자가 논리기능을 자유로 설정할 수 있는 부분을 내부논리부에 의해 실현하는 형식의 집적회로에 대하여 도시하였지만, 본원 발명은 내부논리부와 외부논리부를 구별하지 않고 논리기능을 실현하는 형식의 집적회로에도 적용할 수 있다.

Claims (20)

  1. 칩과, 이 칩에 설치되는 논리기능을 실현하는 논리기능부 및 논리기능부에 대해 전력을 공급하기 위한 최소한 1의 급전점을 가지며, 또한 상기 급전점으로부터 논리기능부에 대하여 전력을 공급하기 위한 각각 최소한 1의 제1, 제2 및 제3의 전원간선을 상기 칩상을 가지고, 상기 제2의 전원간선은 칩의 논리기능부가 배치되는 영역에 배치되고, 상기 제1의 전원간선은 급전점과 이 급전점에 접속될 제2의 전원간선을 접속하기 위해 그들 사이에 배치되고, 상기 제3의 전원간선은 최소한 일단이 사이 제2의 전원간선에 접속되어, 상기 논리기능부내에 배치되고, 당해 논리기능부에 급전하는 것임을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 논리기능부에는 논리동작을 실행하기 위한 1 또는 2개 이상의 기본셀을 포함한 블록이 복수배열되는 것을 특징으로 하는 집적회로.
  3. 제2항에 있어서, 상기 제2의 전원간선은 논리기능부가 배치되는 영역의 최소한 일변에 따라서 배치되는 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서, 상기 칩에 칩외부와 접속하기 위한 회로요소를 포함한 외부논리부가 다시 설치되고, 이 외부논리부는 칩의 외주축에 배치되고, 상기 논리기능부는 상기 외부논리부에 둘러싸이는 영역에 배치되는 것을 특징으로 하는 집적회로.
  5. 제4항에 있어서, 상기 급전점은 상기 논리기능부가 배치되는 영역의 외에지에 따라 설치되는 것을 특징으로 하는 집적회로.
  6. 제3항에 있어서, 상기 제2의 전원간선은 상기 영역의 최소한 1변에 따르는 선분형의 도체를 포함하여 구성되는 것을 특징으로 하는 집적회로.
  7. 제3항에 있어서, 상기 제2의 전원간선은 상기 영역의 최소한 1변에 따라 불연속으로 이어지는 도체를 포함하여 구성되는 것을 특징으로 하는 집적회로.
  8. 제2항에 있어서, 상기 제3의 전원간선은 배열되는 복수의 블록의 간극에 배치되는 것을 특징으로하는 집적회로.
  9. 제1항에 있어서, 제1 및 제3의 전원간선은 제2의 전원간선에 대해 수직으로 배치되는 것을 특징으로 하는 집적회로.
  10. 제9항에 있어서, 제1 및 제3의 전원간선은 제2의 전원간선은 칩의 다른층에 배치되는 것을 특징으로 하는 집적회로.
  11. 제2항에 있어서, 제2의 전원간선은 블록을 둘러싸는 형식으로 형성되는 것을 특징으로 하는 집적회로.
  12. 제11항에 있어서, 제2의 전원간선은 장방형으로 블록을 둘러싸는 것을 특징으로 하는 집적회로.
  13. 제12항에 있어서, 제3의 전원간선은 장방향의 제2의 전원간선의 평행인 2변에 그 양단이 접속되는 것을 특징으로 하는 집적회로.
  14. 제8항에 있어서. 논리기능부가 부설게이트어레이인 것을 특징으로 하는 집적회로.
  15. 제8항에 있어서. 논리기능부가 스탠다드셀인 것을 특징으로 하는 집적회로.
  16. 논리동작을 행하는 복수의 블록을 가진 논리기능부에 대해 칩에 설치되는 급전점으로부터 급전하기위한 전원간선을 반도체칩에 배치하는 레이아웃방법으로서, 상기 전원간선을 논리기능부에서 복수의 블록이 설치되어 있는 영역의 외측의 최소한 일부에 따라서 배치되는 1이상의 제2의 전원간선과, 상기 급전점으로부터 상기 제2의 전원간선에 급전하는 1이상의 제1의 전0원간선과, 제2의 전원간선에 접속되어서 논리기능부에 급전하는 제3의 전원간선으로 나누고, 먼저 제1, 제2의 전원간선에 대해 레이아웃을 결정해 두고, 논리기능부의 각 블록의 레이아웃을 결정한 후, 제3의 전원간선의 레이아웃을 상기 제2의 전원간선의 배치 및 논리기능부의 배치를 참조하여 결정하는 것을 특징으로 하는 집적회로의 전원간선 레이아웃방법.
  17. 제16항에 있어서, 논리기능부를 장방형의 영역으로 하고, 제1의 전원간선을 급전점을 기점으로 하여 상기 논리기능부의 외주부에 대한 수선이 되도록 선분을 인출하여 설정하는 것을 특징으로 하는 집적회로의 전원간선 레이아웃방법.
  18. 17항에 있어서, 상기 제2의 전원간선을 상기 논리기능부의 외주부의 최소한 1조의 평행인 변의 각각에 따라서 배치하고, 상기 제1의 전원간선의 종단과 접속하는 것을 특징으로 하는 집적회로의 전원간선 레이아웃방법.
  19. 제18항에 있어서, 상기 제3의 전원간선을 상기 블록의 레이아웃을 결정하고 있는 레이아웃 설계데이터를 참조하여, 각 블록의 간극을 발견하고, 또한 상기 평행인 1조의 제2의 전원간선의 한쪽의 임의의 점으로부터 다른쪽의 임의의 점까지의 루트를 탐색해서, 이 루트와 제2의 전원간선과의 교점을 각각 시점 및 종점으로서 배치하는 것을 특징으로 하는 집적회로의 전원간선 레이아웃방법.
  20. 논리기능을 실현하는 논리기능부가 배치되는 영역에 배치되는 1이상의 급전선과, 이 급전선에 대해 반도체칩에 설치되는 급전점으로부터 급전하는 1이상의 급전선에 대한 레이아웃을 집적회로의 시리즈마다 미리 결정하여 축적하고, 어느 시리즈에 속하는 집적회로에 대하여 새로 레이아웃을 설계할 때에 논리기능을 실현하는 논리기능부의 블록의 레이아웃을 결정한 후, 당해 시리즈에 대해 축적되어 있는 상기 레이아웃 정보를 참조하여, 논리기능부에 대해 급전하는 급전선의 레이아웃을 결정하고, 상기 미리 결정되어 있는 레이아웃정보와, 새로 결정된 레이아웃정보를 사용하여, 반도체 집적회로의 전원간선의 레이아웃을 설정하는것을 특징으로 하는 집적회로의 전원간선 레이아웃방법.
KR1019910001420A 1990-01-30 1991-01-29 집적회로 및 전원간선 레이아웃방법 KR930006726B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020123A JP2936542B2 (ja) 1990-01-30 1990-01-30 電源幹線のレイアウト方法
JP2-20123 1990-01-30
JP90-20123 1990-01-30

Publications (2)

Publication Number Publication Date
KR910015049A KR910015049A (ko) 1991-08-31
KR930006726B1 true KR930006726B1 (ko) 1993-07-23

Family

ID=12018345

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910001420A KR930006726B1 (ko) 1990-01-30 1991-01-29 집적회로 및 전원간선 레이아웃방법

Country Status (4)

Country Link
US (1) US5391900A (ko)
JP (1) JP2936542B2 (ko)
KR (1) KR930006726B1 (ko)
DE (1) DE4102718C2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326193A (ja) * 1993-05-11 1994-11-25 Nec Ic Microcomput Syst Ltd 半導体集積回路
US6831317B2 (en) * 1995-11-09 2004-12-14 Hitachi, Ltd. System with meshed power and signal buses on cell array
US6075934A (en) * 1997-05-01 2000-06-13 Motorola, Inc. Method for optimizing contact pin placement in an integrated circuit
JP4004105B2 (ja) * 1997-07-24 2007-11-07 富士通株式会社 電源回路図の設計システム
US6480989B2 (en) * 1998-06-29 2002-11-12 Lsi Logic Corporation Integrated circuit design incorporating a power mesh
US6912703B2 (en) * 2001-03-19 2005-06-28 Taiwan Semiconductor Manufacturing Company Structure of integrated circuit standard cell library for reducing power supply voltage fluctuation
US20070033562A1 (en) * 2005-08-05 2007-02-08 International Business Machines Corporation Integrated circuit power distribution layout with sliding grids
US7752578B2 (en) * 2006-10-19 2010-07-06 Apache Design Solutions, Inc. Automatic voltage drop optimization
JP5251542B2 (ja) * 2009-01-27 2013-07-31 富士通株式会社 電源設計プログラム、方法並びに装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745259A (en) * 1980-09-01 1982-03-15 Hitachi Ltd Resin sealing type semiconductor device
US4511914A (en) * 1982-07-01 1985-04-16 Motorola, Inc. Power bus routing for providing noise isolation in gate arrays
JPS60101951A (ja) * 1983-11-08 1985-06-06 Sanyo Electric Co Ltd ゲ−トアレイ
JPH0738414B2 (ja) * 1987-01-09 1995-04-26 株式会社東芝 半導体集積回路
JPH073840B2 (ja) * 1987-08-31 1995-01-18 株式会社東芝 半導体集積回路
JPH0230174A (ja) * 1988-07-19 1990-01-31 Nec Corp 半導体チップ
JP2668981B2 (ja) * 1988-09-19 1997-10-27 富士通株式会社 半導体集積回路

Also Published As

Publication number Publication date
JPH03225862A (ja) 1991-10-04
DE4102718C2 (de) 1996-12-12
KR910015049A (ko) 1991-08-31
DE4102718A1 (de) 1991-08-08
JP2936542B2 (ja) 1999-08-23
US5391900A (en) 1995-02-21

Similar Documents

Publication Publication Date Title
JP3231741B2 (ja) スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法
US5764533A (en) Apparatus and methods for generating cell layouts
US20090138840A1 (en) Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit
US6453447B1 (en) Method for fabricating integrated circuits
KR930006726B1 (ko) 집적회로 및 전원간선 레이아웃방법
US6560753B2 (en) Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit
KR950005970B1 (ko) 대규모집적회로의 전원배선방법
US8473891B1 (en) System and method for integrated circuit layout editing using reference frames
JP2001306641A (ja) 半導体集積回路の自動配置配線方法
US3644937A (en) Channel-stacking input/output interconnections
JP4320413B2 (ja) 半導体集積回路およびレイアウト設計装置
EP0021661A1 (en) Semiconductor master-slice device
US20020007478A1 (en) Routing definition to optimize layout design of standard cells
US6550049B1 (en) Semiconductor integrated circuit and method of designing the same
JPS63275141A (ja) 個性化可能な半導体チップ
JP3288022B2 (ja) 集積回路
US20060190895A1 (en) Method and program for designing semiconductor device
US6492205B1 (en) Utilization of macro power routing area for buffer insertion
KR20020042507A (ko) 반도체장치, 그 제조방법 및 기억매체
JP3647642B2 (ja) 半導体集積回路の電源回路及び電源配線方法並びに電源配線手順を実行するプログラムを記録した記録媒体
US5966522A (en) Multi-phase clock distribution method and system for complex integrated-circuit devices
JPS62226641A (ja) 半導体論理集積回路装置のレイアウト方法
JPH10189749A (ja) 半導体集積回路装置、半導体集積回路装置の多電源供給方法、半導体集積回路装置の多電源供給プログラムを記録した機械読み取り可能な記録媒体
JP3147080B2 (ja) 半導体集積回路の自動配置配線装置とその方法及びその方法を記録した記録媒体
US10482933B2 (en) Column multiplexor decoding

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030710

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee