DE4102718A1 - Integrierte schaltung mit spannungsversorgungsleitung und verfahren zum layout von spannungsversorgungsleitungen - Google Patents
Integrierte schaltung mit spannungsversorgungsleitung und verfahren zum layout von spannungsversorgungsleitungenInfo
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Description
Die Erfindung betrifft eine integrierte Schaltung und betrifft insbesondere ein
Verfahren zum Layout von Spannungsversorgungsleitungen zum Zuführen von
Spannung zu einer integrierten Schaltung, bei Abschnitten, wo logische Funktionen
der integrierten Schaltung realisiert sind.
Bei den bekannten integrierten Schaltungen war normale Kenntnis, daß ein
anwendungsorientierter LSI-Chip bzw. LSI-Schaltung (Large-scale Integrated Circuit)
wie ein Sea-of-Gate-Array und eine Standardzelle, wirksam sind, um logische
Funktionen im großen Maßstab auf einem Chip für Benutzerzwecke zu realisieren,
wobei die logischen Funktionen von dem Benutzer beabsichtigt sind. Das Sea-of-
Gate-Array und die Standardzelle umfassen einen oder mehr Blöcke, die auf einem
Chip angeordnet sind, wobei jeder Block eine oder mehr Basiszellen enthält. Jede
Basiszelle besteht aus einer Vielzahl von Transistoren und Gattern.
Das Sea-of-Gate-Array umfaßt eine Vielfalt bzw. Vielzahl von Basiszellen, die über
einen Chip verteilt sind. Die einzelnen Basiszellen sind in dem Muster ohne
Verdrahtung auf dem Chip angeordnet und haben keine Verdrahtungsbereiche
(Kanäle), die für die Verdrahtung vorgesehen sind, was somit eine kanalfreie
Struktur liefert.
Demgegenüber umfaßt die Standardzelle einen oder mehr Blöcke, angeordnet auf
einem Chip, wobei jeder Block eine Basiszelle enthält. Der zellenangeordnete
Bereich und Verdrahtungsbereiche (Kanäle) der Standardzelle können frei
entworfen werden.
Bei dieser bekannten Anordnung, teilweise, da die Kanäle variabel sind, und
teilweise, weil die Anordnung der Blöcke auch variabel ist, muß das Entwerfen der
Spannungsversorgungsleitungen nach dem Entwerfen des Layouts der Blöcke
vollzogen werden. Insbesondere, wenn der Grad der Freiheit beim Anordnen von
Blöcken erhöht ist, in einem Versuch, eine logische Funktion höherer Leistungs
fähigkeit zu realisieren, hängt die Anordnung der Blöcke auf einem Chip von dem
logischen Design bzw. logischen Entwurf ab und kann somit nicht standardisiert
werden. Demzufolge können die Spannungsversorgungsleitungen zum Zuführen von
Leistung ebenso nicht vorab standardisiert werden und müssen daher konform zu
der Anordnung der Blöcke eingestellt bzw. gelegt werden.
Fig. 3 der Zeichnungen zeigt ein bekanntes Spannungsversorgungssystem
für den oben diskutierten LSI-(Chip).
Der LSI von Fig. 3 umfaßt einen äußeren Logikabschnitt 2, der in einem
Umfangsbereich eines Halbleiterchips 1 angeordnet ist, und einen inneren
Logikabschnitt 3, der in einem zentralen Bereich im Inneren des Umfangsbereichs
angeordnet ist und eine Vielzahl von Spannungsversorgungspunkten 5, die vorab
und festgelegt entlang der Peripherie des inneren Logikabschnittes 3 angeordnet,
sind. In dem inneren Logikabschnitt 3 ist eine Vielzahl von Blöcken 4 angeordnet,
auf denen Transistoren und andere Elemente angebracht sind.
Für die Spannungsversorgung zu den einzelnen Blöcken 4 sind Spannungsver
sorgungsleitungen 9, die von den jeweiligen Spannungsversorgungspunkten 5
abgehen, direkt auf den jeweiligen Blöcken 4 angeordnet. Spannung wird von den
Spannungsversorgungspunkten 5 über die einzelnen Spannungsversorgungsleitungen
9 zugeführt.
Bislang ist es beim Entwerfen der Spannungsversorgung dieser Art von LSI,
insbesondere beim Layout der Spannungsversorgungsleitungen, als der erste Nachteil
schwierig, den Verdrahtungskurs der Spannungsversorgungsleitungen zurück
zugewinnen. Beim Anbringen bzw. Legen der Spannungsversorgungsleitungen auf
dem Ziel LSI wird (zunächst) das Layout von Blöcken entworfen und dann werden
Leitungen auf eine solche Weise vorgesehen, daß jede Leitung sich von einem
bestimmten festgelegten Spannungsversorgungspunkt am Umfang des inneren
Logikabschsnittes zu einem anderen festgelegten Spannungsversorgungspunkt an der
gegenüberliegenden Seite erstreckt. In diesem Fall muß jedoch aufgrund der
Anordnung, Form und Größe der Blöcke beim Vorsehen der Leitungen
berücksichtigt werden, daß die sich ergebenden Spannungsversorgungsleitungen wohl
notwendigerweise gekrümmt oder gebogen sind, wie es in Fig. 3 gezeigt ist. Dieses
Biegen bzw. diese Kurven würden das Entwerfen von Spannungsversorgungsleitungen
komplex machen und würden einen zusätzlichen Verdrahtungsbereich oder -kanal
erfordern, so daß der logische Signalverdrahtungsbereich oder -kanal reduziert ist.
Konsequenterweise wäre es schwierig, die logische Signalverdrahtung zu entwerfen.
Als zweiter Nachteil werden viele Spannungsversorgungsleitungs-Entwurfsdaten für
jedes LSI erzeugt. Die gebogenen Spannungsversorgungsleitungen erfordern viele
Daten, die die Koordinaten des Kurvenpunktes bestimmen, als auch viele zu
berücksichtigende Verdrahtungsschichten, was zu komplexen Spannungsversorgungs
leitungs-Entwurfsdaten führt. Für den Fall von LSI, da viele Spannungsversorgungs
leitungen vorgesehen werden, wären somit insgesamt enorm viele Entwurfsdaten
erforderlich, was viel Arbeit und Zeit kostet.
Bei diesem bekannten Layout von Spannungsversorgungsleitungen in einem LSI
wurde die Rate der Linearisierung von Spannungsversorgungsleitungsverdrahtung als
auch die Automatisierung der Verdrahtung nicht berücksichtigt, so daß der
Verdrahtungskurs von Spannungsversorgungsleitungen nicht ohne Schwierigkeit
zurückgewonnen bzw. gewonnen werden konnte. Da die sich ergebende Ver
drahtung viele Kurven hat, ist die Linearisierungsrate gering. Weiterhin, da viele
Daten zum Entwerfen von jeder LSI-Type erforderlich sind, kann eine Standardisie
rung von Entwurfsalgorithmen, ein Erleichtern des Entwerfens und eine Automati
sierung der Verdrahtung nicht erreicht werden.
Eine erste Aufgabe dieser Erfindung ist es, eine integrierte Schaltung anzugeben,
die das Gewinnen des Kurses der Verdrahtung von Spannungsversorgungsleitungen
in dem logischen Funktionsteil von z. B. einem LSI erleichtern und die Linearisie
rungsrate verbessern kann.
Eine zweite Aufgabe der Erfindung ist es, ein Verfahren zum Layout von
Spannungsversorgungsleitungen anzugeben, das eine Standardisierung von einem
Entwurfsalgorithmus für Spannungsversorgungsleitungen, eine Erleichterung des
Entwurfs und auch eine Automatisierung der Verdrahtung ermöglicht.
Gemäß einem ersten Aspekt der Erfindung wird eine integrierte Schaltung
geschaffen, die aufweist:
Einen Halbleiterchip, der darauf einen logischen Funktionsabschnitt zum Realisieren
einer logischen Funktion und zumindest einen Spannungsversorgungspunkt zum
Zuführen von elektrischer Leistung zu dem logischen Funktionsabschnitt und
zumindest eine erste, zumindest eine zweite und zumindest eine dritte Spannungs
versogungsleitung aufweist, die auf dem Chip zum Zuführen von elektrischer
Leistung von dem Spannungsversorgungspunkt zu dem logischen Funktionsabschnitt
angeordnet sind, wobei die zweite Spannungsversorgungsleitung in einem Bereich
angeordnet ist, in dem der logische Funktionsabschnitt des Chips angeordnet ist,
wobei die erste Spannungsversorgungsleitung zwischen dem Spannungsversorgungs
punkt und der zweiten Spannungsversorgungsleitung angeordnet ist und die zweite
Spannungsversorgungsleitung mit ihrem Spannungsversorgungspunkt verbindet, und
wobei die dritte Spannungsversorgungsleitung an zumindest einem Ende der zweiten
Spannungsversorgungsleitung angeschlossen und in dem logischen Funktionsabschnitt
angeordnet ist zum Zuführen von elektrischer Leistung zu dem logischen
Funktionsabschnitt.
Gemäß einem zweiten Aspekt der Erfindung wird ein Layoutverfahren zum
Anordnen auf einem Halbleiterchip von Spannungsversorgungsleitungen zum
Zuführen von elektrischer Leistung von einem Spannungsversorgungspunkt auf
einem Chip zu einem logischen Funktionsabschnitt angegeben, der eine Vielzahl
von Blöcken zum Durchführen von logischen Operationen hat, wobei das Verfahren
aufweist: Trennen der Spannungsversorgungsleitung in eine oder mehr zweite
Spannungsversorgungsleitungen, die entlang zumindest eines Abschnitts außerhalb
eines Bereiches angeordnet sind, in dem die Vielzahl von Blöcken des logischen
Funktionsabschnitts angeordnet ist, eine oder mehr erste Spannungsversorgungs
leitungen zum Zuführen von elektrischer Leistung von dem Spannungsversorgungs
punkt zu den zweiten Spannungsversorgungsleitungen und eine oder mehr dritte
Spannungsversorgungsleitungen, die mit den zweiten Spannungsversorgungsleitungen
verbunden sind zum Zuführen von elektrischer Leistung zu dem logischen
Funktionsabschnitt; zunächst Bestimmen es Layouts der ersten und der zweiten
Spannungsversorgungsleitungen; dann Bestimmen des Layouts der individuellen
Blöcke und des logischen Funktionsabschnittes; und letztendlich Bestimmen des
Layouts der dritten Spannungsversorgungsleitungen unter Berücksichtigung der
Anordnung der zweiten Spannungsversorgungsleitungen und der Anordnung des
logischen Funktionsabschnitts.
Im einzelnen wird ein Verfahren zum Layout von Spannungsversorgungsleitungen
in einer integrierten Schaltung angegeben, das aufweist: Zunächst Bestimmen und
Speichern für jede Serie der integrierten Schaltung des Layouts von einer oder
mehr Spannungsversorgungsleitungen (zweite Spannungsversorgungsleitungen), die in
einem Bereich anzuordnen sind, in dem ein logischer Funktionsabschnitt zum
Realisieren einer logischen Funktion angeordnet ist, und des Layouts von einer
oder mehr Spannungsversorgungsleitungen (erste Spannungsversorgungsleitungen) zum
Zuführen von elektrischer Leistung von einem Spannungsversorgungspunkt auf
einem Halbleiterchip zu den erstgenannten Spannungsversorgungsleitungen;
Bestimmen, wenn ein Layout von Spannungsversorgungsleitungen für die integrierte
Schaltung zugeordnet mit irgendeiner Serie neu entworfen wird, des Layouts von
Blöcken eines logischen Funktionsabschnittes zum Realisieren einer logischen
Funktion; dann Bestimmen des Layouts von Spannungsversorgungsleitungen zum
Zuführen von elektrischer Leistung zu dem logischen Funktionsabschnitt unter
Berücksichtigung der für die Serie gespeicherten Layoutdaten; und letztendlich
Bestimmen des Layouts von Spannungsversorgungsleitungen einer integrierten
Halbleiterschaltung auf der Basis der zuvor bestimmten Layoutdaten und der neu
bestimmten Layoutdaten.
Da bei dieser Anordnung die Spannungsversorgungsleitungen als die zweiten
Spannungsversorgungsleitungen in einem Kanal (Verdrahtungsbereich) entlang der
Peripherie des Bereichs angeordnet sind, in dem der logische Funktionsabschnitt
angeordnet ist, ist der Freiheitsgrad zum Entwerfen des Layouts von Blöcken in
dem logischen Funktionsabschnitt kaum eingeschränkt und es gibt kaum irgendeinen
Einfluß auf die Anordnung, Form und Größe der Blöcke. Daher kann die Position
der Spannungsversorgungsleitungen unabhängig von dem Logikentwurf des logischen
Funktionsabschnittes bestimmt werden. Demzufolge ist es mit diesen Spannungsver
sorgungsleitungen, die als Schnittstelle dienen, möglich, die Spannungsversorgungs
leitungen zum Zuführen von elektrischer Leistung von dem Spannungsversorgungs
punkt mit den Spannungsversorgungsleitungen zum Zuführen von elektrischer
Leistung in den logischen Funktionsabschnitt bei jeweiligen willkürlichen Positionen
zu verbinden.
Weiterhin, da die Start- und Endpunkte der Spannungsversorgungsleitungen zum
Zuführen elektrischer Leistung zu den Blöcken bei jeweiligen willkürlichen
Positionen der zweiten Spannungsversorgungsleitungen bestimmt werden können,
kann das Layout der Spannungsversorgungsleitungen frei konform zu der
Anordnung, der Form und der Größe der Blöcke bestimmt werden, was so das
Suchen der Kanäle erleichtert.
Da weiterhin die Position ausgewählt werden kann, bei der die Spannungsver
sorgungsleitungen gerade sind, ist es möglich, die Linearisierungsrate zu verbessern.
Im Ergebnis werden die gekrümmten Abschnitte reduziert, um das Auftreten von
nicht zu verdrahtenden Bereichen zu minimieren, was somit die Verdrahtungs
effizienz verbessert.
Schließlich, da die Position der zweiten Spannungsversorgungsleitungen unabhängig
von dem logischen Design des logischen Funktionsabschnittes bestimmt werden
kann, ist es möglich, ein gemeinsames Muster für jede Serie von integrierten
Schaltungen anzugeben. Vorausgesetzt, die Spannungsversorgungsleitungen sind
teilweise gemeinsam hergestellt, kann eine Standardisierung des Entwurfsalgorithmus
der Spannungsversorgungsleitungen, eine Erleichterung des Entwerfens und eine
Automatisierung der Verdrahtung erzielt werden.
Da die dritten Spannungsversorgungsleitungen in ihren jeweiligen eigenen Mustern
angeordnet werden können, ist es möglich, den Einfluß auf das Entwerfen des
logischen Funktionsabschnittes zu minimieren.
Aus dem Vorangegangenen ist ersichtlich, daß es möglich ist, die Zeit zum
Entwerfen von LSI in weitem Maße zu reduzieren.
Weitere Vorteile. Merkmale und Einsatzmöglichkeiten der vorliegenden Erfindung
ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in
Verbindung mit der Zeichnung.
Fig. 1 ist ein Diagramm,das ein Sea-of-Gate-Array als ein Ausführungsbeispiel
der Erfindung zeigt.
Fig. 2 ist ein Flußdiagramm zum Entwerfen von Spannungsversorgungsleitungen;
Fig. 3 ist ein Diagramm, daß das Layout von Spannungsversorgungsleitungen bei
einem bekannten CMOS Sea-of-Gate-Array zeigt;
Fig. 4 ist ein Diagramm, das ein modifiziertes Sea-of-Gate-Array gemaß einem
weiteren Ausführungsbeispiel der Erfindung zeigt;
Fig. 5 ist eine perspektivische Ansicht, die die Verbindungsabschnitte zwischen
den ersten und dritten Spannungsversorgungsleitungen und zwischen den
dritten und zweiten Spannungsversorgungsleitungen schematisch zeigt; und
Fig. 6 ist ein Blockdiagramm, das die Hardware eines Datenbasissystems zeigt,
das geeignet beim Entwerfen des Layouts einer integrierten Schaltung zu
verwenden ist.
Die Prinzipien dieser Erfindung sind besonders nütztlich, wenn diese in einem Sea-
of-Gate-Array ausgeführt sind, so wie es in Fig. 1 gezeigt ist.
Das Sea-of-Gate-Array ist in der Form eines Halbleiterchips 1, der einen äußeren
Logikabschnitt 2, angeordnet in einem Umfangsbereich des Halbleitersubstrats so
wie aus Silizium, und einen inneren Logikabschnitt 3 aufweist, der in einem
zentralen Bereich im Inneren des äußeren Logikabschnitts 2 angeordnet ist. In dem
äußeren Logikabschnitt 2 sind Schaltungselemente wie Eingang- und Ausgangs
pufferzellen und ein Anschlußmuster bzw. bonding pads (sämtlich nicht gezeigt)
ausgelegt, um mit der Umgebung des Chips 1 verbunden zu werden. In dem
inneren Logikabschnitt 3 sind eine Vielzahl von Blöcken 4 und Verbindungs
leitungen angeordnet. Dieser innere Logikabschnitt 3 dient dazu, eine logische
Funktion zu realisieren, die ein Benutzer ausführen möchte. Auf dem Umfang 3a
und entlang des Umfangs 3a des inneren Logikabschnitts 3 ist eine Vielzahl von
Spannungsversorgungspunkten angeordnet.
Über den inneren Logikabschnitt 3 ist eine Vielzahl von Basiszellen (nicht gezeigt),
jede in der Form von z. B. CMOS (Complementary Metal Oxide Semoconductor)
verteilt. Der einzelne Block 4, der eine oder mehrere Basiszellen enthält, ist bei
einer optionalen bzw. optimalen Position angeordnet. Im allgemeinen sind eine
Vielzahl von Spalten von Blöcken angeordnet, wobei es eine gewisse Anzahl von
Blöcken in jeder Spalte gibt. Der Bereich ohne Blöcke 4 ist ein Verdrahtungs
bereich (Kanal) 20.
In dem Verdrahtungsbereich 20 sind Spannungsversorgungsleitungen zum Zuführen
von elektrischer Leistung von den Spannungsversorgungspunkten 5 zu jedem Block
4 in dem inneren Logikabschnitt 3 und ein leitendes Netzwerk angeordnet, das
aus Signalleitungen (nicht gezeigt) zusammengesetzt ist, die Blöcke 4, 4 miteinander
und auch jeden Block 4 mit dem äußeren Logikabschnitt 2 verbindet. Der
Verdrahtungsbereich 20 ist gewöhnlich als ein Kanal definiert, der sich in
Querrichtung des Chips 1 erstreckt und in einer weiteren Richtung senkrecht zu
der Querrichtung. Die Spannungsversorgungsleitungen enthalten eine Leitung zum
Liefern eines Quellenpotentials und eine Leitung zum Zuführen eines Erd- bzw.
Bezugspotentials.
Die Spannungsversorgungsleitungen enthalten erste und zweite Spannungsver
sorgungsleitungen 6, 7, die vorgesehen sind, bevor das Layout des Blockes
entworfen wird und dritte Versorgungsleitung 8, die nach dem Entwurf bzw. dem
Design des Blocklayouts vorgesehen wird, und zwar in Übereinstimmung bzw.
Anpassung mit bzw. an die Anordnung, Form und Größe der Blöcke. Die
Spannungsversorgungsleitungen bestehen aus einem leitenden Material.
Die zweiten Spannungsversorgungsleitungen 7 sind entlang des Umfangs der Blöcke
4 in einem die Blöcke 4 innerhalb des inneren Logikabschnitts 3 umgebenden
Rechtecks angeordnet. Jede zweite Spannungsversorgungsleitung enthält ein Segment
aus leitendem Material, bzw. eines Leiters, der sich entlang einer Seite des
Rechtecks erstreckt. Jede erste Spannungsversorgungsleitung 6 ist mit einem Ende
an der zweiten Spannungsversorgungsleitung 7 und mit dem anderen Ende an dem
Spannungsversorgungspunkt 5 angeschlossen, so daß die elektrische Leistung von
dem Spanungsversorgungspunkt 5 zu der zweiten Spannungsversorgungsleitung 7
geliefert wird. Die Anzahl der ersten Spannungsversorgungsleitungen 6 entspricht
der Anzahl der Spannungsversorgungspunkte 5. Bei dieser Ausführungsform hat eine
Querkomponente 7a der zweiten Spannungsversorgungsleitung 7 auch die Funktion
der dritten Spannungsleitung.
Darüber hinaus ist die dritte Spannungsversorgungsleitung 8 mit einem Ende an
einer Seite der zweiten Spannungsversorgungsleitung und mit den anderen Ende
an der gegenüberliegenden Seite der zweiten Spannungsversorgungsleitung
angeschlossen, um elektrische Leistung zu einem oder mehreren Blöcken 4 im
Inneren zuzuführen. Jede der dritten Spannungsversorgungsleitungen 8 ist zwischen
benachbarten Blöcken 4, 4, angeordnet und erstreckt sich in den Bereichen wo
keine Blöcke sind. Die dritten Spannungsversorgungsleitungen 8 sind mit den
einzelnen Blöcken 4 mittels nicht dargestellter Spannungsversorgungsleitungen
verbunden.
Eine Vielzahl von Spannungsversorgungspunkten 5 ist an der Peripherie 3a und
entlang der Peripherie 3a des inneren Logikabschnitts 3, nämlich an der Grenze
von äußerem und innerem Logikabschnitt 2, 3 angeordnet. Jeder Spannungsver
sorgungspunkt 5 ist mit einer entsprechenden Spannungsversorgungsleitung (nicht
gezeigt) verbunden, die in dem äußeren Logikabschnitt 2 angeordnet ist.
In einer integrierten Schaltung sind einige Leitungen, die sich quer zu dem Chip
erstrecken, und einige Leitungen, die sich rechtwinklig zu den Querleitungen
erstrecken, in zwei unterschiedlichen Schichten bzw. Ebenen angeordnet. Bei dieser
LSI sind die ersten und dritten Spannungsversorgungsleitungen 6, 8 und die
Querkomponenten der zweiten Spannungsversorgungsleitung 7 in einer Schicht
angeordnet, während die rechtwinkligen Komponenten 7b der zweiten Spannungsver
sorgungsleitung 7 in der anderen Schicht (über der einen Schicht) angeordnet sind,
wie es in Fig. 5 gezeigt ist. Die senkrechten Komponenten 7a der zweiten
Spannungsversorgungsleitung 7 sind mit den ersten und dritten Spannungsver
sorgungsleitungen 6, 8 über Durchgangslöcher 10 verbunden. Obwohl es in Fig.
5 keine Darstellung gibt, sind die Querkomponenten 7b der zweiten Spannungsver
sorgungsleitung 7 mit den senkrechten Komponenten 7a der zweiten Spannungsver
sorgungsleitung 7 über Durchgangslöcher verbunden.
Nachstehend wird unter Bezugnahme auf die Fig. 1 und 2 ein Algorithmus
zum Auslegen bzw. Entwerfen von Spannungsversorgungsleitungen bzw. deren
Layout beschrieben.
Prozeß 1 liefert Leitungen senkrecht zu dem Umfang 3a des inneren Logik
abschsnitts 3, wobei sich jede Leitung von dem Spannungsversorgungspunkt 5
erstreckt und als erste Spannungsversorgungsleitung 6 dient.
Prozeß 2 liefert die zweite Spannungsversorgungsleitung 7, Leitungskomponenten
senkrecht zu den ersten Spannungsversorgungsleitungen 6. Die zweiten Spannungs
versorgungsleitungen 7 verbinden die Anschlußpunkte der ersten Spannungsver
sorgungsleitungen 6 an jeder Seite und sind Ende an Ende miteinander verbunden,
um eine rechteckige Form einzunehmen. Die ersten und zweiten Spannungsver
sorgungsleitungen 6, 7 begrenzen die Anordnung, Form und Größe der Blöcke 4
nicht und können ohne Beeinflussung geschaffen werden. Daher werden die einmal
entworfenen Daten als eine Datenbasis gesichert und können für jedes Element
einer Serie von LSIs gemeinsam sein und demzufolge kann die Arbeit sowohl von
Prozeß 1 als auch 2 für jede Serie von LSIs vollzogen und für (den Rest)
derselben Serie weggelassen werden.
Wie es in Fig. 6 gezeigt ist, umfaßt das hier verwendete Datenbasissystem z. B.
einen Speicher 62 zum Speichern eines Programms und von Daten, die Daten
basisfunktionen durchführen, eine zentrale Verarbeitungseinheit (CPU) 61 zum
Steuern, Editieren, Speichern und Zurückgewinnen von Daten, eine Eingabeeinheit
63 zum Eingeben einer Bestimmung, eines Kommandos oder eines Befehls und die
CPU 61, eine Anzeige 64 zum Anzeigen der zurückgewonnenen Daten und einen
Drucker 65 zum Ausgeben der Daten in gedruckter Form.
Prozeß 3 liest die gesicherten Daten aus der Datenbank im voraus, so daß die
Daten der ersten und zweiten Spannungsversorgungsleitung 6, 7 verteilt werden
können.
Prozeß 4 führt ein Anordnen der einzelnen Blöcke 4 aus, nämlich das Entwerfen
des Layouts von Logikblöcken. Dieser Prozeß kann automatisch gemäß einem
zuvor vorbereiteten Algorithmus durchgeführt werden.
Prozeß 5 bestimmt die Route der einzelnen dritten Spannungsversorgungsleitungen.
Die Positionen des Startpunkts 8a und des Endpunkts 8b der Spannungsver
sorgungsleitung 8 sind in Abhängigkeit von der Anordnung, der Größe und der
Form der Blöcke 8 bestimmt bzw. festgelegt, um mit den zweiten Spannungsver
sorgungsleitungen 7 verbunden zu werden. Bei dieser Ausführunsform ist es, da
die zweiten Spannungsversorgungsleitungen 7 in der Form einer kontinuierlichen
Schleife vorliegen, möglich, die Positionen der Start- und Endpunkte 8a, 8b
willkürlich zu bestimmen. Daher kann die Anordnung der dritten Spannungsver
sorgungsleitungen 8 frei variiert werden, was ein Zurückgewinnen der Verdrahtungs
route erleichtert bzw. ermöglicht.
Der Prozeß 6 führt das Verdrahten der Spannungsversorgungsleitungen gemäß den
Daten der ersten, der zweiten und der dritten Spannungsversorgungsleitungen 6, 7, 8
aus. Somit ist in dem LSI-Chip die Verdrahtung der Spannungsversorgungs
leitungen bestimmt. Auch die Position der dritten Spannungsversorgungsleitungen
8 als auch die Position der Spannungsversorgungsverdrahtung zur Verbindung mit
den einzelnen Blöcken 4 werden automatisch unter Bezugnahme auf Layout-
Information bestimmt, die die Blöcke betrifft.
Was Prozeß 5 angeht, war es im Stand der Technik nicht einfach, die Route
zurückzugewinnen, und ein solches Zurückgewinnen wurde daher manuell
durchgeführt. Bei dieser Ausführungsform kann das Zurückgewinnen automatisch
durchgeführt werden, unter Verwendung der Daten, die von dem Datenbasissystem
zuzuführen sind, als auch der Daten zum Entwerfen des Layouts der Logikblöcke.
Durch Herausfinden eines hohlen Kanals zwischen Blöcken auf der Basis der
Daten zum Entwerfen des Layouts der Logikblöcke ist es z. B. möglich, die Route
der dritten Spannungsversorgungsleitungen 8 zu bestimmen. Weiterhin ist es durch
Verwenden der von dem Datenbasissystem zuzuführenden Daten möglich, den
Kreuzungspunkt herauszufinden, bei dem die Verlängerung der einzelnen dritten
Spannungsversorgungsleitung 8 die senkrechte Komponente 7b der zweiten
Spannungsversorgungsleitung 7 kreuzt. Somit sind die Positionen der dritten
Spannungsversorgungsleitungen 8 automatisch bestimmt.
Das Vorangegangene ist eine Vorstufe, d. h. eine Entwurfsstufe der tatsächlichen
Herstellung von LSI-Chips.
Dann wird gemäß dem zuvor entworfenen Layout ein Halbleiterchip hergestellt, auf
dem eine Vielzahl von Blöcken (die Basiszellen enthalten) ausgebildet sind, und
zwar durch Anwenden der bekannten Halbleitertechnologie. Das Verdrahten wird
dann auf der Basis der so erhaltenen Entwurfsinformation ausgeführt. Wie zuvor
erwähnt, werden die Spannungsversorgungsleitungen und die Signalleitungen, die
sich quer zu dem Chip 1 erstrecken und die Signalleitungen, die sich senkrecht
zu der Querrichtung erstrecken, in zwei unterschiedlichen Schichten angeordnet,
zwischen denen eine isolierende Schicht angeordnet ist.
Bei dem sich ergebenden LSI-Chip kann, wie in Fig. 1 gezeigt, die Anordnung
der ersten und zweiten Spannungsversorgungsleitungen 6, 7 zuvor bestimmt werden,
und zwar unabhängig von der Anordnung der Blöcke im Inneren. Somit kann das
Layout der ersten und zweiten Spannungsversorgungsleitungen 6, 7 unabhängig von
dem Layout der Blöcke entworfen werden. Weiterhin können, wie zuvor erwähnt,
Entwurfsdaten gemeinsam verwendet werden, um den Aufwand des Entwerfens
anderer LSI-Chips zu minimieren.
Weiterhin ist es bei dieser Ausführungsform, da die Positionen der Start- und
Endpunkte 8a, 8b der dritten Spannungsversorgungsleitungen 8 willkürlich bestimmt
werden können, möglich, die optimale Route für die Verdrahtung allein durch
Herausfinden des relativ langen geraden Bereiches zwischen den Blöcken zu
suchen. Somit kann die Route der Verdrahtung mit Leichtigkeit gesucht bzw.
gefunden werden. Darüber hinaus erstreckt sich die einzelne Spannungsversorgungs
leitung 8 gerade bzw. gestreckt, so daß die Linearisierungsrate und somit die
Effizienz der Verdrahtung verbessert ist. Als Ergebnis ist es möglich, den Einfluß
auf die Verteilung der Signalleitungen derart zu minimieren, daß der Freiheitsgrad
während des Anordnens der Blöcke erhöht wird.
Je höher die Linearisierungsrate der Spannungsversorgungsleitung ist, desto kürzer
ist natürlich die Länge des Kanals oder des Kurses. Dies verhindert ein Absenken der Leitungsspannung.
Bei diesem Ausführungsbeispiel werden die zweiten Spannungsversorgungsleitungen
7 in einer Rechteckform ausgebildet. Alternativerweise können nur die senkrechten
Komponenten 7b des Rechtecks die zweiten Spannungsversorgungsleitungen 7 sein
und die Querkomponenten 7a des Rechtecks können die dritten Spannungsver
sorgungsleitungen 8 sein.
Fig. 4 zeigt ein weiteres Ausführungsbeispiel dieser Erfindung. Bei diesem
Ausführungsbeispiel sind die zweiten Spannungsversorgungsleitungen 7 diskret. Da
die verbleibende Struktur ähnlich zu jener der Ausführungsform von der Fig. 1
ist, wird auf eine detaillierte Beschreibung hier aus Gründen der Klarheit
verzichtet.
Weiterhin ist in dieser Ausführungsform, ähnlich der Ausführungsform nach Fig.
1, ein äußerer Logikabschnitt 2 und ein innerer Logikabschnitt 3 auf einem
Halbleiterchip 1 ausgebildet, worauf die Spannungsversorgungsleitungen und
Signalleitungen über den äußeren und inneren Logikabschnitt 2, 3 angeordnet sind.
Obwohl es in Fig. 4 keine Darstellung gibt, muß nicht gesagt werden, daß die
Blöcke auch in dieser Ausführungsform geeignet in dem inneren Logikabschnitt
3 angeordnet werden können.
Weiterhin werden die zweiten Spannungsversorgungsleitungen 7 bei dieser
Ausführunsform auf der Peripherie und entlang der Peripherie des inneren
Logikabschnitts 3 des Halbleiterchips 1 angeordnet, wobei sie diskret den inneren
Logikabschnitt 3 umgeben. Mit der zweiten Spannungsversorgungsleitung 7 ist die
einzelne erste Spannungsversorgungsleitung 6, deren eines Ende mit dem jeweiligen
Spannungsversorgungspunkt 5 verbunden ist, am anderen Ende verbunden. Und mit
den gegenüberliegenden senkrechten Komponenten 7b der zweiten Spannungsver
sorgungsleitung 7 sind die Start- und Endpunkte 8a, 8b der dritten Spannungsver
sorgungsleitung 8 verbunden.
Weiterhin werden in dieser Ausführungsform, ähnlich der Ausführungsform nach
Fig. 1, das Layout der ersten und zweiten Spannungsversorgungsleitungen, das
Layout der Blöcke und das Layout der Verdrahtung gemäß dem in Fig. 2
gezeigten Fluß ausgeführt, worauf eine integrierte Schaltung gemäß dieser
Information auf dem Halbleiterchip gebildet wird.
Gemäß dieser Ausführungsform können dieselben vorteilhaften Ergebnisse wie in
dem vorigen Ausführungsbeispiel nach Fig. 1 erhalten werden. Bei diesem
Ausführungsbeispiel ist es, da die zweiten Spannungsversorgungsleitungen 7 diskret
angeordnet sind, besonders geeignet, wenn sich die Art der Spannungsquelle ändert.
Weiterhin werden in dieser Ausführungsform die diskreten Abschnitte jeder Seite
der zweiten Spannungsversorgungsleitung 7 auf demselben Kanal angeordnet. Diese
diskreten Abschnitte können jedoch auf unterschiedlichen Kanälen angeordnet
werden.
Diese Erfindung sollte nicht auf die vorangegangenen spezifischen Formen begrenzt
werden und es können verschiedene Modifikationen, wie z. B. die folgenden
alternativen Beispiele vorgeschlagen werden.
Bei diesen Ausführungsbeispielen ist die einzelne dritte Spannungsversorgungsleitung
8 an gegenübeliegenden Enden mit der zweiten Spannungsversorgungsleitung 7
verbunden. Alternativerweise kann nur ein Ende der dritten Spannungsversorgungs
leitung 8 mit der zweiten Spannungsversorgungsleitung 7 verbunden werden.
Auch wird in diesem Ausführungsbeispiel das Konzept dieser Erfindung in
CMOSLSI (complementary metal-oxide-semiconductor large scale integrated circuit)
verwendet. Diese Erfindung soll jedoch keinesfalls auf die dargestellte spezifische
Type und Skalierung einer integrierten Schaltung begrenzt werden und kann auch
z. B. auf ein bipolares IC (integrated circuit) angewendet werden.
Weiterhin ist in jedem der vorangegangenen Ausführungsbeispiele der logische
Funktionsabschnitt ein Gate-array, in dem Basiszellen, die eine Vielzahl von
Transistoren enthalten, verteilt sind. Alternativerweise kann diese Erfindung auch
auf eine integrierte Halbleiterschaltung angewendet werden, die eine oder mehrere
Blöcke hat, von denen jeder eine oder mehrere Basiszellen auf einem Halbleiter
chip enthält. Dieses Basiszellen können Standardzellen sein, in denen der
zellausgelegte Bereich und der Verdrahtungsbereich frei entworfen werden können.
Die einzelne Standardzelle kann z. B. aufgebaut sein, wie es in Fig. 1 gezeigt
ist.
Weiterhin sind in jeder der vorhergehenden Ausführungsformen die zweiten
Spannungsversorgungsleitungen in Form eines Rechtecks angeordnet.
Alternativerweise können die zweiten Spannungsversorgungsleitungen in unter
schiedlicher Form, z. B. in einer Leitung bzw. Linie entsprechend einer externen
bzw. Umfangsform einer beliebigen Figur (ein Rechteck nicht einschließend) oder
parallel angeordnet werden.
Darüber hinaus ist bei jedem der vorangegangenen Ausführungsbeispiele die Art der
integrierten Schaltung derart, daß der Abschnitt, wo ein Anwender die logische
Funktion frei bestimmen kann, durch den inneren Logikabschnitt realisiert wird.
Diese Erfindung kann jedoch auch auf eine integrierte Schaltung jener Art
angewendet werden, die die Logikfunktion realisiert, ohne eine Unterscheidung
zwischen dem inneren und dem äußeren Logikabschnitt zu machen.
Claims (20)
1. Integrierte Schaltung, die aufweist:
- (a) einen Halbleiterchip, der darauf einen logischen Funktionsabschnitt zum Realisieren einer logischen Funktion und zumindest einen Spannungsver sorgungspunkt zum Zuführen von elektrischer Leistung zu dem logischen Funktionsabschnitt hat; und
- (b) zumindest eine erste, zumindest eine zweite und zumindest eine dritte Spannungsversorgungsleitung, die auf dem Chip zum Zuführen von elektrischer Leistung von dem Spannungsversorgungspunkt zu dem logischen Funktions abschnitt angeordnet sind, wobei die zweite Spannungsversorgungsleitung in einem Bereich angeordnet ist, in dem der logische Funktionsabschnitt des Chips angeordnet ist, wobei die erste Spannungsversorgungsleitung zwischen dem Spannungsversorgungspunkt und der zweiten Spannungsversorgungsleitung angeordnet ist und die zweite Spannungsversorgungsleitung mit dem Spannungsversorgungspunkt verbindet, wobei die dritte Spannungsversorgungs leitung zumindest mit einem Ende mit der zweiten Spannungsversorgungsleitung verbunden und in dem logischen Funktionsabschnitt zum Liefern von elektrischer Leistung an den logischen Funktionsabschnitt angeordnet ist.
2. Integrierte Schaltung nach Anspruch 1, die weiterhin eine Vielzahl von Spalten
von Blöcken aufweist, die im logischen Funktionsabschnitt angeordnet sind,
wobei jeder der Blöcke eine oder mehr Basiszellen zum Durchführen von
logischen Operationen enthält.
3. Integrierte Schaltung nach Anspruch 1, wobei die zweite Spannungsvesorgungs
leitung entlang zumindest einer Seite des Bereiches angeordnet ist, in dem
der logische Funktionsabschnitt des Chips angeordnet ist.
4. Integrierte Schaltung nach Anspruch 1, die weiterhin einen äußeren Logik
abschnitt aufweist, der Schaltungselemente zum Verbinden des Chips mit der
Umgebung enthält, wobei der äußere Logikabschnitt auf einem Umfang und
um einen Umfang des Chips angeordnet ist, wobei der logische Funktions
abschnitt in einem Bereich angeordnet ist, der von dem äußeren logischen
Abschnitt umgeben ist.
5. Integrierte Schaltung nach Anspruch 4, wobei der zumindest eine Spannungs
versorgungspunkt entlang einer Peripherie des Bereiches angeordnet ist, in dem
der logische Funktionsabschnitt angeordnet ist.
6. Integrierte Schaltung nach Anspruch 3, wobei die zweite Spannungsversorgungs
leitung ein Segment aus leitendem Material enthält, welches sich entlang
zumindest einer Seite des Bereiches erstreckt.
7. Integrierte Schaltung nach Anspruch 3, wobei die zweite Spannungsversorgungs
leitung eine diskrete Serie von Leiterelementen enthält, die entlang zumindest
einer Seite des Bereiches angeordnet sind.
8. Integrierte Schaltung nach Anspruch 2, wobei sich die dritte Spannungsver
sorgungsleitung durch Räume zwischen den Blöcken erstreckt.
9. Integrierte Schaltung nach Anspruch 1, wobei die erste und die dritte
Spannungsversorgungsleitung sich senkrecht zu der zweiten Spannungsver
sorgungsleitung erstrecken.
10. Integrierte Schaltung nach Anspruch 9, wobei die erste und dritte Spannungs
versorgungsleitung in unterschiedlichen Schichten des Chips angeordnet sind.
11. Integrierte Schaltung nach Anspruch 2, wobei die zweite Spannungsversorgungs
leitung eine solche Form hat, die die Blöcke umgibt,
12. Integrierte Schaltung nach Anspruch 11, wobei die zweite Spannungsver
sorgungsleitung eine rechteckförmige Form hat, die die Blöcke umgibt.
13. Integrierte Schaltung nach Anspruch 12, wobei die dritte Spannungsversorgungs
leitung an den gegenüberliegenden Enden mit zwei parallelen Seiten der recht
eckförmigen Spannungsversorgungsleitung verbunden ist.
14. Integrierte Schaltung nach Anspruch 8, wobei der logische Funktionsabschnitt
aus einem Sea-of-gate-Array besteht bzw. einen solchen aufweist.
15. Integrierte Schaltung nach Anspruch 8, wobei der logische Funktionsabschnitt
aus einer Standardzelle besteht bzw. eine solche aufweist.
16. Layout-Verfahren zum Anordnen auf einem Halbleiterchip von Spannungsver
sorgungsleitungen zum Zuführen von elektrischer Leistung von einem
Spannungsversorgungspunkt auf dem Chip zu einem logischen Funktions
abschnitt, der eine Vielzahl von Blöcken zum Durchführen von logischen
Operationen hat, wobei das Verfahren die Schritte aufweist:
- (a) Trennen der Spannungsversorgungsleitungen in
eine oder mehr Spannungsversorgungsleitungen, die entlang zumindest eines
Abschnittes außerhalb eines Bereiches angeordnet sind, in dem die
Vielzahl von Blöcken des logischen Funktionsabschnittes angeordnet ist,
eine oder mehr erste Spannungsversorgungsleitungen zum Zuführen von elektrischer Leistung von dem Spannungsversorgungspunkt zu den zweiten Spannungsversorgungsleitungen, und
eine oder mehr dritte Spannungsversorgungsleitungen, die mit den zweiten Spannungsversorgungsleitungen zum Zuführen von elektrischer Leistung zu dem logischen Funktionsabschnitt verbunden sind. - (b) vorheriges Bestimmen des Layouts der ersten und zweiten Spannungs versorgungsleitung;
- (c) dann Bestimmen des Layouts der individuellen Blöcke des logischen Funktionsabschnittes; und
- (d) finales Bestimmen des Layouts der dritten Spannungsversorgungsleitung, und zwar unter Berücksichtigung der Anordnung der zweiten Spannungsver sorgungsleitungen und der Anordnung des logischen Funktionsabschnittes.
17. Layoutverfahren nach Anspruch 16, wobei der logische Funktionsabschnitt in
einem rechteckförmigen Bereich definiert ist und wobei die ersten Spannungs
versorgungsleitungen definiert sind, um sich von dem Spannungsversorgungs
punkt senkrecht zu der Peripherie des logischen Funktionsabschnittes zu
erstrecken.
18. Layoutverfahren nach Anspruch 17, wobei die zweiten Spannungsversorgungs
leitungen entlang zumindest eines Paares von jeweiligen parallelen Seiten der
Peripherie des logischen Funktionabschnittes angeordnet und mit An
schlußenden der ersten Spannungsversorgungsleitungen verbunden sind.
19. Layoutverfahren nach Anspruch 18, das weiterhin den Schritt aufweist:
Herausfinden von Spalten zwischen den Blöcken unter Berücksichtigung von Layout-Entwurfsdaten, die das Layout der Blöcke definieren; dann Suchen einer Route von einem beliebigen Punkt von einer des parallelen Paares von zweiten Spannungsversorgungsleitungen zu einem beliebigen Punkt der anderen zweiten Spannungsversorgungsleitung; und dann Anordnen von dritten Spannungsversorgungsleitungen, um die Route und die zweiten Spannungsver sorgungsleitungen an dem Startpunkt bzw. Endpunkt zu kreuzen.
Herausfinden von Spalten zwischen den Blöcken unter Berücksichtigung von Layout-Entwurfsdaten, die das Layout der Blöcke definieren; dann Suchen einer Route von einem beliebigen Punkt von einer des parallelen Paares von zweiten Spannungsversorgungsleitungen zu einem beliebigen Punkt der anderen zweiten Spannungsversorgungsleitung; und dann Anordnen von dritten Spannungsversorgungsleitungen, um die Route und die zweiten Spannungsver sorgungsleitungen an dem Startpunkt bzw. Endpunkt zu kreuzen.
20. Verfahren für das Layout von Spannungsversorgungsleitungen in einer
integrierten Schaltung, das die Schritte aufweist:
- (a) Vorabbestimmen und Speichern für jede Serie von integrierten Schaltungen des Layouts von einer oder mehr Spannungsversorgungsleitungen, die in einem Bereich anzuordnen sind, in dem ein logischer Funktionsabschnitt zum Realisieren einer logischen Funktion angeordnet ist, und des Layouts von einer oder mehr Spannungsversorgungsleitungen zur Zufuhr von elektrischer Leistung von einem Spannungsversorgungspunkt auf einem Halbleiterchip zu den erstgenannten Spannungsversorgungsleitungen;
- (b) Bestimmen, wenn ein Layout von Spannungsversorgungsleitungen für die integrierte Schaltung, zugeordnet zu irgendeiner Serie, neu entworfen wird, des Layouts von Blöcken eines logischen Funktionsabschnittes zum Realisieren einer logischen Funktion;
- (c) Bestimmen des Layouts von Spannungsversorgungsleitungen zum Zuführen von elektrischer Leistung zu dem logischen Funktionsabschnitt unter Berücksichtigung der für die Serie gespeicherten Layoutdaten; und
- (d) letztendliches Bestimmen des Layouts von Spannungsversorgungsleitungen einer integrierten Halbleiterschaltung auf der Basis der zuvor bestimmten Layoutdaten und der neu bestimmten Layoutdaten.
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Publications (2)
Publication Number | Publication Date |
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DE4102718A1 true DE4102718A1 (de) | 1991-08-08 |
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---|---|---|---|
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Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326193A (ja) * | 1993-05-11 | 1994-11-25 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
US6831317B2 (en) * | 1995-11-09 | 2004-12-14 | Hitachi, Ltd. | System with meshed power and signal buses on cell array |
US6075934A (en) * | 1997-05-01 | 2000-06-13 | Motorola, Inc. | Method for optimizing contact pin placement in an integrated circuit |
JP4004105B2 (ja) * | 1997-07-24 | 2007-11-07 | 富士通株式会社 | 電源回路図の設計システム |
US6480989B2 (en) * | 1998-06-29 | 2002-11-12 | Lsi Logic Corporation | Integrated circuit design incorporating a power mesh |
US6912703B2 (en) * | 2001-03-19 | 2005-06-28 | Taiwan Semiconductor Manufacturing Company | Structure of integrated circuit standard cell library for reducing power supply voltage fluctuation |
US20070033562A1 (en) * | 2005-08-05 | 2007-02-08 | International Business Machines Corporation | Integrated circuit power distribution layout with sliding grids |
US7752578B2 (en) * | 2006-10-19 | 2010-07-06 | Apache Design Solutions, Inc. | Automatic voltage drop optimization |
JP5251542B2 (ja) * | 2009-01-27 | 2013-07-31 | 富士通株式会社 | 電源設計プログラム、方法並びに装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0112894B1 (de) * | 1982-07-01 | 1987-03-25 | Motorola, Inc. | Stromversorgungsführung für eine torschaltungsanordnung |
EP0307722A1 (de) * | 1987-08-31 | 1989-03-22 | Kabushiki Kaisha Toshiba | Halbleiteranordnung mit Mehrschichtleiter |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5745259A (en) * | 1980-09-01 | 1982-03-15 | Hitachi Ltd | Resin sealing type semiconductor device |
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPH0738414B2 (ja) * | 1987-01-09 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
JPH0230174A (ja) * | 1988-07-19 | 1990-01-31 | Nec Corp | 半導体チップ |
JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
-
1990
- 1990-01-30 JP JP2020123A patent/JP2936542B2/ja not_active Expired - Lifetime
-
1991
- 1991-01-29 KR KR1019910001420A patent/KR930006726B1/ko not_active IP Right Cessation
- 1991-01-30 DE DE4102718A patent/DE4102718C2/de not_active Expired - Fee Related
-
1992
- 1992-12-18 US US07/994,056 patent/US5391900A/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0112894B1 (de) * | 1982-07-01 | 1987-03-25 | Motorola, Inc. | Stromversorgungsführung für eine torschaltungsanordnung |
EP0307722A1 (de) * | 1987-08-31 | 1989-03-22 | Kabushiki Kaisha Toshiba | Halbleiteranordnung mit Mehrschichtleiter |
Non-Patent Citations (1)
Title |
---|
Okabe, M. et.al.: A 400 K-Transistor CMOS Sea-of-Gates Array with Continuous Track Allocation. In: IEEE Journal of Solid-State Circuits, Vol.24, No. 5, Oct. 1989, pp.1280-1286 * |
Also Published As
Publication number | Publication date |
---|---|
JPH03225862A (ja) | 1991-10-04 |
KR910015049A (ko) | 1991-08-31 |
US5391900A (en) | 1995-02-21 |
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DE4102718C2 (de) | 1996-12-12 |
JP2936542B2 (ja) | 1999-08-23 |
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