DE10114832A1

DE10114832A1 - Postsiliziumverfahren zum Einstellen der Anstieg-/Abfallzeiten von Zeitsignalflanken

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Publication number: DE10114832A1
Application number: DE10114832A
Authority: DE
Inventors: Rajakrishnan Radjassamy
Original assignee: Hewlett Packard Co
Current assignee: Hewlett Packard Development Co LP
Priority date: 2000-07-21
Filing date: 2001-03-26
Publication date: 2002-02-07
Also published as: US20020036539A1; US6407602B1; US6331800B1

Abstract

Ein Verfahren zum Eliminieren von Wettlaufsituationen beginnt mit dem Testen einer integrierten Schaltung bezüglich Wettlaufsituationen. Wenn ein Taktsignal, welches durch die integrierte Schaltung erzeugt wird, für den Grund einer Wettlaufsituation gehalten wird, wird mindestens ein Transistorbereich von dem Ausgangstreiber einer Taktsteuereinrichtung, welche das Taktsignal erzeugt, getrennt. Das Trennen wird durch ein Wiederaufbauen von mindestens einer Maske durchgeführt, welche verwendet wird, um den Ausgangstreiber während der Fertigung der integrierten Schaltung zu definieren. Auf eine ähnliche Weise beginnt ein Verfahren zum Vergrößern der Anstieg/Abfallzeit von Taktflanken bei einer integrierten Schaltung mit dem Identifizieren eines Taktsignals mit einer Taktflanke mit einer schlechten Anstieg/Abfallzeit. Die Anstieg/Abfallzeit einer solchen Taktflanke wird erhöht, indem mindestens ein Transistorbereich von einem Ausgangstreiber einer Taktsteuereinrichtung, welche das Taktsignal erzeugt, getrennt wird. Wiederum wird das Trennen durch ein Wiederaufbauen von mindestens einer Maske durchgeführt, welche verwendet wird, um den Ausgangstreiber während einer Fertigung der integrierten Schaltung zu definieren.

Description

Die Erfindung bezieht sich auf die Postsilizium-Einstellung von Anstieg/Abfallzeiten von Zeitsignalflanken, insbesonde re wenn die Einstellung der Anstieg/Abfallzeiten dazu neigt, eine Totzeit zwischen nicht überlappenden Zeitsigna len zu beeinflussen und dadurch eine Wettlaufsituation zu eliminieren.

Viele, wenn nicht die meisten, der heute produzierten inte grierten Schaltungen weisen eine Anzahl von getakteten Lo gikgattern auf. Ein getaktetes Logikgatter ist ein Logik gatter, das seine Funktion nach dem Einsetzen (oder Ausset zen) eines Zeitsignals bzw. Taktsignals durchführt.

Einige Logikgatter (z. B. einige statische Logikgatter) empfangen beispielsweise ein getaktetes Freigabesignal und können ihre beabsichtigte Funktion nicht durchführen, bis das Freigabesignal eingesetzt ist. Ein solches durch Zeit signal freigegebenes Logikgatter 100 ist in Fig. 1 darge stellt.

Andere Logikgatter (z. B. einige dynamische Logikgatter) werden durch ein Taktsignal alternierend vorgeladen und freigegeben und können ihre vorgesehene Funktion nur wäh rend der Freigabephase des Taktsignals durchführen. Ein vorgeladenes Logikgatter 200 ist in Fig. 2 dargestellt und weist einen Vorlader 202, einen Logikblock 204 zum Evaluie ren einer erwünschten Logikfunktion und einen invertieren den Puffer 206 auf.

Getaktete Logikgatter 100, 200 sind oft unabhängig vonein ander. Beispielsweise stellt Fig. 3 eine Logikpipeline bzw. ein Logikfließband 300 dar, bei dem Daten alternierend durch Stufen 304, 308, 312 der Pipeline 300 getaktet wer den. Fig. 4 stellt zwei Logikkörper 402, 404 dar, die Daten erzeugen, die dann in einer Logikstufe 406 kombiniert wer den (beispielsweise können die beiden Logikkörper 402, 404 zwei jeweilige Summanden erzeugen, die in einen Addierer 406 eingegeben werden).

Bei jedem der in den Fig. 3 und 4 gezeigten Szenarios er fordert die gegenseitige Abhängigkeit der getakteten Logik gatter eine geordnete und rechtzeitige Fortbewegung von Da ten. Bei Fehlen einer geordneten und rechtzeitigen Fortbe wegung von Daten durch die in Fig. 3 dargestellte Logikpi peline 300 oder die in Fig. 4 dargestellte Logikverschal tung 400 ist es wahrscheinlich, daß die durch getaktete Lo gikgatter 100, 200 fließenden Daten verfälscht werden.

Typischerweise wird die geordnete und rechtzeitige Fortbe wegung von Daten durch getaktete Logikgatter 100, 200 durch ein Paar von phasenverschobenen Takten geregelt. Zum Bei spiel kann der erste Takt bewirken, daß bei Vielfachen ei ner Zeit T Daten durch ungerade Logikstufen 304, 312 einer Pipeline 300 fortbewegt werden, und der zweite Takt kann bewirken, daß Daten bei Vielfachen einer Zeit T+X durch ge rade Logikstufen 308 der Pipeline 300 fortbewegt werden, wobei X kein Vielfaches von T ist.

Theoretisch sollten getaktete Logikgatter 100, 200 in der Lage sein, mit zwei Takten getaktet zu werden, die um exakt 180° phasenverschoben sind (z. B. die Takte CK1 und CK2 in Fig. 5). Reale Bedingungen, wie z. B. ein Drahtwiderstand, eine Schaltzeit, eine Kapazität, eine Taktabweichung bzw. ein Taktversatz und ein Qualitätsverlust einer Taktflanke, verhindern jedoch oft das alternierende Takten von aufein anderfolgenden getakteten Logikblöcken 402, 406 (oder Lo gikstufen 304, 308, 310) mit 180° phasenverschobenen Tak ten. Das Problem mit einem solchen Taktschema ist, daß in vielen Situationen ein "Rennen" bzw. eine Wettlaufsituation möglich ist, sobald Pulse von den beiden Takten anfangen zu überlappen. Eine Wettlaufsituation ist ein Zustand, bei dem Daten dazu tendieren, während einer einzelnen Taktperiode durch mehr als einen aufeinanderfolgenden getakteten Logik block 402, 406 zu propagieren. Oft tritt eine Wettlaufsi tuation als Folge dessen auf, daß Daten während einer ein zelnen Taktperiode durch zwei oder mehr aufeinanderfolgende Speicherelemente 302, 306 und 310 propagieren.

Wettlaufsituationen können eine Vielfalt von Formen anneh men, abhängig von der Konfiguration der involvierten, ge takteten Logikblöcke 100, 200. Als Beispiel wird auf die in Fig. 3 dargestellte Logikpipeline 300 Bezug genommen. Wenn ein Takt CK2N nicht vor dem Einsetzen eines Taktsignals CK1N ausgesetzt wird, können Daten, die in LOGIKSTUFE_1 verarbeitet werden, durch den ZWISCHENSPEICHER 1 (LATCH 1) laufen und notwendige Daten verfälschen, die noch durch die LOGIKSTUFE_2 auszugeben sind. Bezug nehmend auf Fig. 4 kann eine Wettlaufsituation beispielsweise auftreten, wenn neue Daten durch einen LOGIKBLOCK_2 propagieren und den Wert von DATEN_2 überschreiben, bevor der vorhergehende und erfor derliche Wert von DATEN_2 durch einen LOGIKBLOCK_3 verwen det werden.

Aus dem obigen Beispiel ist ersichtlich, daß, wenn flußauf wärts liegende Daten eine Wettlaufsituation gewinnen und flußabwärts liegende Daten einholen, es sehr wahrscheinlich ist, daß die flußabwärts liegenden Daten verfälscht werden. Ein Verhindern einer Wettlaufsituation ist deshalb für den effektiven bzw. wirksamen Betrieb von getakteten Logikgat tern 100, 200 kritisch.

Ein Weg, um Wettlaufsituationen zu verhindern, ist es, auf einanderfolgende getaktete Logikblöcke 402, 406 mit einem Paar von nicht überlappenden Takten alternierend zu takten. Ein solches Paar von nicht überlappenden Takten ist in Fig. 5 als Takte CK1N und CK2N dargestellt. Es wird angemerkt, daß es zwischen den Pulsen von jedem Takt eine "Totzeit" gibt, während der keiner der Takte eingesetzt ist. Eine er ste Totzeit 502 liegt zwischen der fallenden Flanke 520 des Taktes CK1N und der ansteigenden Flanke 516 des Taktes CK2N, und eine zweite Totzeit 500 liegt zwischen der fal lenden Flanke 522 des Taktes CK2N und der ansteigenden Flanke 512 des Taktes CK1N. Da die Totzeiten 500, 502 Zei ten sind, in denen kaum oder keine nützliche Arbeit ver richtet wird, ist es wichtig, die Totzeiten zwischen nicht überlappenden Takten so einzustellen, daß sie gerade lang genug sind, um das Auftreten von Wettlaufsituationen zu verhindern, aber nicht länger.

Ein Weg, um phasenverschobene Takte, wie z. B. CK1, CK2, CK1N und CK2N (Fig. 5), zu erzeugen, ist die Verwendung ei nes Systems 600 von Taktsteuereinrichtungen 602, 604, 606, 608 (Fig. 6). Eine Taktsteuereinrichtung 602, 604, 606, 608 ist lediglich eine Schaltung, die ein erstes Taktsignal empfängt und ein zweites Taktsignal ausgibt, wobei das zweite Taktsignal gegenüber dem ersten Taktsignal auf eine oder mehrere Weisen phasenverschoben ist. Zum Beispiel kön nen die Pulse des zweiten Taktsignals ansteigende und/oder abfallende Flanken aufweisen, die gegenüber den ansteigen den und abfallenden Flanken des ersten Taktsignals phasen verschoben sind, oder die Pulse des zweiten Taktsignals können von kürzerer oder längerer Dauer sein als jene des ersten Taktsignals.

Eine Anzahl von beispielhaften Taktsteuerschaltungen ist offenbart in dem U.S.-Patent Nr. 5,124,572 von Mason u. a. mit dem Titel "VLSI Clocking System Using Both Overlapping and Non-overlapping Clocks", in dem U.S.-Patent Nr. 5,306,962 von Lamb mit dem Titel "Qualified Non-Overlapping Clock Generator to Provide Control Lines with Non-Overlapping Clock Timing", in dem U.S.-Patent Nr. 5,726,596 von Perez mit dem Titel "High-Performance, Low-Skew Clocking Scheme for Single-Phase, High-Frequency Global VLSI Processor Clocks", in dem U.S.-Patent Nr. 5,760,610 von Naffziger mit dem Titel "Qualified Universal Clock Buffer Circuit for Generating High Gain, Low Skew Local Clock Signals" und in der gleichzeitig anhängigen U.S.-Patentanmeldung von Radjassamy mit dem Titel "Methods and Apparatus for Adjusting the Deadtime Between Non-Overlapping Clock Signals". Diese Patente werden hiermit durch Bezugnahme mit ihrem gesamten Offenbarungsgehalt auf genommen.

Die Patente von Mason u. a. und Lamb offenbaren eine Tak tungsmethodologie für VLSI-Schaltungen, wobei selektiv die Flanken von zwei überlappenden Takten und zwei nicht über lappenden Takten verwendet werden, um Rennen- bzw. Wett laufzustände zu eliminieren. Die überlappenden Takte werden verwendet, wo immer es möglich ist, um größere Zeitablauf vorteile zu liefern, während die nicht überlappenden Takte verwendet werden, um Rennen- bzw. Wettlaufsituation-Bedingungen zu eliminieren, wenn Daten eine Pipeline aus transparenten Registern entlang propagieren. Die Patente von Perez und Naffziger offenbaren verschiedene Verbesse rungen der durch Mason u. a. und Lamb offenbarten Taktungs methodologien.

Die Patentanmeldung von Radjassamy offenbart Verfahren und eine Vorrichtung zum einfachen Einstellen der Totzeit zwi schen nicht überlappenden Taktsignalen. Die von Radjassamy offenbarten Verfahren und Vorrichtung sind insbesondere für eine Präsilizium-Totzeiteinstellung und -Wettlaufsituations verhinderung geeignet. Präsilizium wird hierin als die Zeitdauer vor der Herstellung einer tatsächlichen inte grierten Schaltung definiert (d. h. als die Zeitdauer, wäh rend der eine Schaltung nur auf Papier und/oder in simu lierten Umgebungen existiert). Leider übertragen sich Prä siliziumbemühungen zum Einstellen von Totzeiten und zum Eliminieren von Wettlaufsituationen nicht immer auf die Eliminierung von Wettlaufsituationen postsilizium (d. h. in einer integrierten Schaltung). Das liegt daran, daß es un möglich ist, eine ideale integrierte Schaltung herzustel len. Beispielsweise führen reale Bedingungen eines Herstel lungsprozesses oft zu Transistorkanalbreiten (und -Längen), welche von einem Teil eines Kanals zu einem anderen variie ren, zu variierenden Verunreinigungsdotierungen, zu variie renden Größen und Abständen von n-Wannen und p-Wannen, usw. Selbst wenn die Existenz einer Herstellungsveränderung be kannt ist, ist es manchmal unpraktikabel, die Veränderung präsilizium bzw. vor einer Halbleiterrealisierung zu model lieren. Tatsächlich können selbst ideale Bedingungen nicht immer adäquat präsilizium modelliert werden (z. B. der ka pazitive Beitrag von allen Drahtstrecken bei einer inte grierten Schaltung).

Als Folge der erwähnten Unbekannten können einige Wettlauf situationen nur postsilizium identifiziert werden. Da ein Schaltungs-Redesign bzw. -Neuentwurf in der Postsilizium phase oft kostenträchtig (oder sogar kostenmäßig verhin dert) ist, werden bessere und billigere Verfahren zum Ein stellen der Totzeit zwischen nicht überlappenden Taktsigna len "postsilizium" und zum Eliminieren von Wettlaufsitua tionen "postsilizium" benötigt.

Die Aufgabe der vorliegenden Erfindung besteht darin, Ver fahren zum Einstellen von Anstieg/Abfallzeiten, zum Ein stellen einer Totzeit und zum Verhindern von Rennen bzw. Wettlaufsituationen nach einer halbleitermäßigen Realisie rung bzw. postsilizium zu schaffen.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 oder 18 gelöst.

In Übereinstimmung mit der Erfindung werden hierin Postsi liziumverfahren zum Einstellen der Anstieg/Abfallzeiten von Taktflanken offenbart. Die Verfahren sind insbesondere zum Einstellen der Totzeiten zwischen nicht überlappenden Takt signalen verwendbar, um dadurch Rennen bzw. Wettlaufsitua tionen zu eliminieren. Die Verfahren können jedoch auch verwendet werden, um die Breiten von Taktpulsen einzustel len oder anderweitig das Verhältnis zwischen zwei oder mehr Taktflanken zu synchronisieren oder zeitmäßig einzustellen.

Ein erstes Verfahren ist entworfen, um Rennen bzw. Wett laufsituationen zu eliminieren und beginnt mit dem Testen einer integrierten Schaltung bezüglich Wettlaufsituationen. Wenn ein durch die integrierte Schaltung erzeugtes Taktsi gnal für den Grund einer Wettlaufsituation gehalten wird, wird mindestens ein Transistorbereich von einem Ausgangs treiber einer Taktsteuereinrichtung abgeschnitten bzw. ge trennt, die das Taktsignal erzeugt. Das Trennen wird durch ein Wiederaufbauen von mindestens einer Maske durchgeführt, die während der Fertigung der integrierten Schaltung zum Definieren des Ausgangstreibers verwendet wird.

Wie es in der Technik gut bekannt ist, wird ein in einem Schaltungsschema erscheinender großer Transistor oft durch Auslegen einer Anzahl von kleineren Transistorbereichen in Silizium und ein Parallelschalten der Transistorbereiche aufgebaut, um einen Transistor mit der Größe oder Stärke zu bilden, die in dem Schaltungsschema spezifiziert ist. Der Ausdruck "trennen" bezieht sich, so wie er hier verwendet wird, auf den Vorgang des Abkoppelns von einer oder mehre ren dieser Transistorbereiche, um die Größe oder Stärke ei nes Transistors zu reduzieren. Obwohl das Trennen auf eine Vielfalt von Arten durchgeführt werden kann, sind die bei den bevorzugten Arten: 1) durch ein Bearbeiten mit einem fokussierten Ionenstrahl bzw. durch ein "Fiben" (fib = fo cused ion beam) einer Maske, die verwendet wird, um einen Transistorbereich in Silizium zu definieren, oder durch Fi ben einer Maske, die verwendet wird, um einen Transistorbe reich in Silizium zu definieren, oder durch Fiben einer Maske, die verwendet wird, um einen Transistorbereich mit einer größeren Schaltung (d. h. einem Ausgangstreiber) zu koppeln, oder 2) durch Modifizieren einer Vorlage, die als Basis zum Aufbau von einer der oben erwähnten Masken ver wendet wird. "Fiben" ist ein Prozeß, bei dem ein fokussier ter Ionenstrahl (fib; fib = focused ion beam) verwendet wird, um Material zu einer Maske hinzuzufügen oder von ihr zu entfernen.

Ein zweites Verfahren ist entwickelt, um die An stieg/Abfallzeit einer Taktflanke bei einer integrierten Schaltung zu erhöhen, wodurch ein Mittel zum Eliminieren von Wettlaufsituationen, ein Mittel zum anderweitigen Ein stellen von Totzeiten von nicht überlappenden Taktsignalen oder ein Mittel zum Einstellen von Taktpulsbreiten gelie fert wird. Das Verfahren beginnt mit dem Identifizieren ei nes Taktsignals, das eine Taktflanke mit einer schlechten (oder unpassenden) Anstieg/Abfallzeit aufweist. Wenn eine Schaltung entworfen und/oder simuliert wird, wird angenom men, daß Taktflanken auf eine Rechteckwellenart oder mit einer vordefinierten Neigung übergehen. In der Realität ge hen Taktflanken nie in Art einer Rechteckwelle über und ei ne Flankenneigung kann größer oder kleiner als jene sein, die für den Zweck einer Simulation angenommen wurde. Reale Taktflanken, die in einem größeren oder kleineren Maß ge neigt sind als jene, die während der Simulation betrachtet wurden, sind deshalb hierin durch eine schlechte An stieg/Abfallzeit definiert. Außerdem können andere Faktoren zu einer Taktflanken-Anstieg/Abfallzeit führen, die als schlecht oder unzulänglich betrachtet wird (hierin kollek tiv als "schlecht" bezeichnet). Beispielsweise kann eine Taktflanke den Betrag der Neigung aufweisen, die präsilizi um von ihr erwartet wurde, eine Herstellungsveränderung kann aber bewirken, daß die Flanke zu einer anderen als der erwarteten Zeit ansteigt oder abfällt. Als Folge kann der Zeitablauf eines Anstiegs/Abfalls einer Taktflanke in Kom bination mit einem schnellen Taktflankenanstieg oder -abfall zu einer Anstieg-/Abfallzeit der Taktflanke führen, die als schlecht betrachtet wird, obwohl die Anstieg-/Abfallzeit der Flanke annehmbar wäre, wenn die Flanke zu der Zeit, die präsilizium vorgesehen war, angefangen hätte, anzusteigen oder abzufallen. In jedem Fall kann eine Takt flanke, deren Anstieg-/Abfallzeit als schlecht betrachtet wird, gemäß der Erfindung durch Trennen von mindestens ei nem Transistorbereich von einem Ausgangstreiber einer Taktsteuereinrichtung, die das Taktsignal erzeugt, korrigiert werden. Das Trennen wird durch ein Wiederaufbauen oder Umgestalten von mindestens einer Maske, die zum Defi nieren des Ausgangstreibers während der Fertigung der inte grierten Schaltung verwendet wird, durchgeführt werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend bezugnehmend auf die beiliegenden Zeich nungen näher erläutert. Es zeigen:

Fig. 1 ein getaktetes Logikgatter, das durch ein getak tetes Freigabesignal aktiviert wird;

Fig. 2 ein getaktetes Logikgatter, das durch ein Taktsi gnal alternierend vorgeladen und freigegeben wird;

Fig. 3 eine Pipeline von getakteten Logikstufen;

Fig. 4 zwei Logikblöcke, die eine Logikverbindung spei sen;

Fig. 5 ein Systemtaktsignal CK, ein Paar überlappender Takte CK1 und CK2 und ein Paar nicht überlappen der Takte CK1N und CK2N;

Fig. 6 ein System von Taktsteuereinrichtungen zum Erzeu gen der in Fig. 5 dargestellten Takte CK1, CK2, CK1N und CK2N;

Fig. 7 ein bevorzugtes Ausführungsbeispiel einer CK1N- Taktsteuerschaltung aus Fig. 6;

Fig. 8 eine beispielhafte Vorlage für den Ausgangstrei ber der Taktsteuereinrichtung aus Fig. 7;

Fig. 9 eine erste Modifikation der Vorlage aus Fig. 8, wobei ein PFET-Transistorbereich von dem Aus gangstreiber abgetrennt wurde;

Fig. 10 eine zweite Modifikation der Vorlage aus Fig. 8, bei der ein NFET-Transistorbereich von dem Aus gangstreiber abgetrennt wurde; und

Fig. 11 verschiedene reale Taktflanken und ferner, wie das Trennen von Transistorbereichen von einem Ausgang einer Taktsteuereinrichtung die Anstieg-/Abfallzeit dieser Flanken beeinflußt.

Fig. 7 stellt eine erste bevorzugte Implementierung einer Taktsteuereinrichtung 700 dar. Obwohl die Taktsteuerein richtung 700 nur eine aus einer Mehrzahl von Taktsteuerein richtungen ist, die gemäß der vorliegenden Erfindung "post silizium" modifiziert werden können, beginnt diese Be schreibung mit einer detaillierten Beschreibung der Taktsteuereinrichtung 700 aus Fig. 7, so daß 1) die Proble me, die zu den später in dieser Beschreibung im Detail of fenbarten Postsiliziumverfahren Anlaß geben, 2) die Vor richtung, welche durch die offenbarten Postsiliziumverfah ren modifiziert wird, und 3) die Einflüsse der offenbarten Postsiliziumverfahren auf eine beispielhafte Taktsteuerein richtung 700 vollständig gewürdigt werden.

1. Eine beispielhafte Taktsteuereinrichtung

Die Taktsteuereinrichtung 700 aus Fig. 7 weist eine Abfall taktflankenerzeugungsschaltung 702, 704, 706, 708/710 und eine Anstiegtaktflankenerzeugungsschaltung 714, 716, 718, 720, 722, 708/710, 724 auf. Wie es ihr Name impliziert, be stimmt die Abfalltaktflankenerzeugungsschaltung den Zeitab lauf von abfallenden Taktflanken, die durch den Taktausgang der Steuerungseinrichtung erzeugt werden. Desgleichen be stimmt die Anstiegstaktflankenerzeugungsschaltung den Zeit ablauf von ansteigenden Taktflanken, die durch den Taktaus gang der Taktsteuereinrichtung erzeugt werden.

Die Abfall- und Anstiegtaktflankenerzeugungsschaltungen weisen jeweils einen Vorwärtspfad und einen Rückkoppelpfad auf. Der Vorwärtspfad der Abfalltaktflankenerzeugungsschal tung weist vier Komponenten auf: einen Invertierer 702, ein NAND-Gatter bzw. NICHT-UND-Gatter 704, einen Pull-Up-Transistor 706 und eine Latch-Schaltung bzw. einen Zwi schenspeicher 708/710. Der Rückkoppelpfad der Abfalltakt flankenerzeugungsschaltung weist eine einfache Drahtverbin dung 711 zwischen dem Ausgang der Latch-Schaltung 708/710 und dem NAND-Gatter 704 auf. Der Vorwärtspfad der Anstieg taktflankenerzeugungsschaltung weist fünf Komponenten auf: eine Invertiererkette 712, einen zusätzlichen Invertierer 718, ein NOR-Gatter bzw. NICHT-ODER-Gatter 720, einen Pull-Down-Transistor 722 und eine Latch-Schaltung 703/710. Der Rückkoppelpfad der Anstiegtaktflankenerzeugungsschaltung weist eine Verbindung zwischen dem Eingang der Latch-Schaltung 708/710 und dem NOR-Gatter 720 über das NAND-Gatter 724 auf.

Im folgenden wird ein Betrieb der Abfalltaktflankenerzeu gungsschaltung beschrieben. Zu Illustrationszwecken wird angenommen, 1) daß ein Taktsignal CK in einem niedrigen Zu stand beginnt, 2) daß ein Taktausgang CK1N in Ansprache darauf, daß CK in einem niedrigen Zustand ist, bereits in einen niedrigen stabilen Zustand (d. h. eine logische "0") übergegangen ist, und 3) daß der Rückkoppeleingang zu dem NAND-Gatter 704 sich in einem niedrigen Zustand befindet. Wenn der Takt CK in einen hohen Zustand übergeht, geht der Ausgang des Invertierers 702 nach einer Verzögerung, welche durch die Größe der Komponententransistoren des Invertie rers bestimmt ist, in einen niedrigen Zustand über. Bei beiden Eingängen zu dem NAND-Gatter 704 in einem niedrigen Zustand bleibt der Ausgang des NAND-Gatters 704 in einem hohen Zustand, womit es den Gate-Anschluß des Pull-Up-Transistors 706 nicht ansteuert. Die Abfalltaktflankener zeugungsschaltung hat deshalb keinen Einfluß auf den Takt ausgang CK1N, wenn das Taktsignal CK von einem niedrigen in einen hohen Zustand übergeht.

Es sei nun der Fall betrachtet, wenn das Taktsignal CK von einem hohen in einen niedrigen Zustand übergeht. Bevor CK in einen niedrigen Zustand übergeht, bewirkt die Anstiegtaktflankenerzeugungsschaltung, daß der Taktausgang CK1N in einen hohen Zustand übergegangen ist. Als Folge ist der Rückkoppeleingang des NAND-Gatters 704 in einem hohen Zustand, bevor CK in einen niedrigen Zustand übergeht. Wenn der Takt CK schließlich in einen niedrigen Zustand über geht, geht der Ausgang des Invertierers 702 nach einer Ver zögerung, die wiederum durch die Größe der Komponententran sistoren des Invertierers bestimmt ist, in einen hohen Zu stand über. Mit beiden Eingängen des NAND-Gatters 704 in einem hohen Zustand geht der Ausgang des NAND-Gatters 704 in einen niedrigen Zustand über. Dies wiederum bewirkt, daß ein PFET (PFET = p-type field effect transistor = Feldef fekttransistor vom p-Typ) 706 leitet, womit der Knoten 707 auf ein hohes Potential gezogen wird. Der Invertierer 708 der Latch-Schaltung 708/710 bewirkt dann, daß der Ausgang CK1N in einen niedrigen Zustand übergeht, wobei an dem Aus gang CK1N eine fallende Taktflanke erzeugt wird.

Wenn der Ausgang CK1N in einen niedrigen Zustand übergeht, liefert eine Rückkoppelschleife 711 ein niedriges Signal an den Rückkoppeleingang des NAND-Gatters 704, womit bewirkt wird, daß der PFET 706 aufhört zu leiten. Das Gatter 700 wird dabei eingestellt, um auf den nächsten Übergang des Taktsignals CK zu antworten, und ein Steuerwettbewerb zwi schen der Abfall- und der Anstiegtaktflankenerzeugungs schaltung kann vermieden werden. Der Ausgang CK1N wird durch die Latch-Schaltung 708/710 bei einem hohen Zustand gehalten, bis das Taktsignal CK erneut in einen niedrigen Zustand übergeht.

Es wird nun ein Betrieb der Anstiegtaktflankenerzeugungs schaltung der Taktsteuereinrichtung 700 diskutiert. Erneut sei angenommen, daß das Taktsignal CK in einem niedrigen Zustand beginnt und daß der Taktausgang CK1N in Ansprache darauf, daß CK in einem niedrigen Zustand ist, bereits in einen niedrigen stabilen Zustand übergegangen ist. Der Kno ten 707 ist deshalb in einem hohen Zustand. Wenn das quali fizierende Signal bzw. Unterscheidungssignal QUALH eben falls in einem hohen Zustand ist, dann ist der Rückkop peleingang des NOR-Gatters 720 in einem niedrigen Zustand. Wenn der Takt CK in einen hohen Zustand übergeht, geht der Ausgang des Invertierers 718 schließlich nach einer Verzö gerung, welche durch die Größe der Komponententransistoren in den Invertierern 714, 716 und 718 bestimmt ist, in einen niedrigen Zustand über. Mit beiden Eingängen des NOR- Gatters 720 in einem niedrigen Zustand geht der Ausgang des NOR-Gatters 720 in einen hohen Zustand über und bewirkt, daß der NFET (NFET = n-type field effect transistor = Feld effekttransistor vom n-Typ) 722 leitet. Wenn der NFET 722 leitet, wird der Knoten 707 in einen niedrigen Zustand ge zogen und der Taktausgang CK1N steigt an. Somit wird eine ansteigende Taktflanke erzeugt.

Wenn der Knoten 707 in einen niedrigen Zustand gezogen wird, gibt ein NAND-Gatter 724 ein hohes Signal an das NOR- Gatter 720 aus (wobei angenommen wird, daß das Entschei dungssignal QUALH noch in einem hohen Zustand verbleibt). Danach hört der NFET 722 auf zu leiten und der Ausgang CK1N wird durch die Latch-Schaltung 708/710 in einem hohen Zu stand gehalten. Anschließend geht der Takt CK in einen niedrigen Zustand über, wonach der Ausgang des Invertierers 702 nach einer Verzögerung, die von dem Propagieren des Taktsignals CK durch die Invertierer 714, 716 und 718 stammt, in einen hohen Zustand über. Mit beiden Eingängen des NOR-Gatters 720 in einem hohen Zustand bleibt der Aus gang des NOR-Gatters 720 in einem niedrigen Zustand, wo durch bewirkt wird, daß der NFET 722 die Zeitdauer der Nichtleitung fortsetzt. Die Anstiegtaktflankenerzeugungs schaltung hat deshalb keinen Einfluß auf den Taktausgang CK1N, wenn CK von einem hohen in einen niedrigen Zustand übergeht.

Es wird angemerkt, daß das Aussetzen des Entscheidungssi gnals QUALH (d. h. ein Steuern von QUALH in einen niedrigen Zustand) dazu dient, die Taktsteuerschaltung 700 außer Kraft zu setzen bzw. auszuschalten. Nach einem Steuern von QUALH in einen niedrigen Zustand bleibt ein niedriges CK1N niedrig und ein hohes CK1N geht in einen niedrigen Zustand über und bleibt dann in einem niedrigen Zustand. Die Ver wendungen und Vorteile eines solchen Entscheidungssignals werden im U.S.-Patent Nr. 5,760,610 von Naffziger mit dem Titel "Qualified Universal Clock Buffer Circuit for Genera ting High Gain, Low Skew Local Clock Signals" weiter be schrieben.

Die in Fig. 7 dargestellte Taktsteuerschaltung 700 kann in mehrerlei Hinsicht leicht eingestellt bzw. abgestimmt wer den. Eine Art, die Schaltung 700 einzustellen bzw. anzupas sen, ist es, die Komponententransistoren in den Invertie rern 714, 716, welche die Invertiererkette 712 bilden, in ihrer Größe zu verändern (etwa durch ein Einstellen des Verhältnisses der Transistoren in einem Invertierer 714, 716). Dies führt zur Addition oder Subtraktion einer Verzö gerung beim Propagieren eines Signals durch die Invertie rerkette 712. Zum Beispiel indem die Kanalbreiten der Tran sistoren des Invertierers 714 kleiner dimensioniert werden (oder indem die Kanallängen der Transistoren größer dimen sioniert werden, wenn der Fertigungsprozeß dies erlaubt), werden die Treiberströme durch die Kanäle der Transistoren reduziert, und somit wird eine zusätzliche Verzögerung auf die Propagation eines Signals durch den Invertierer 714 übertragen. Desgleichen werden durch ein größeres Dimensio nieren der Kanalbreiten der Transistoren des Invertierers 714 die Treiberströme durch die Kanäle der Transistoren er höht und ein Signal propagiert schneller durch den Inver tierer 714.

Wie vorher diskutiert, hat die Anstiegtaktflankenerzeu gungsschaltung keinen Einfluß auf den Ausgang CK1N, wenn das Signal CK fällt. In der Folge hat jedwede Verzögerung, die durch die Invertiererkette 712 der Anstiegtaktflanken erzeugungsschaltung eingeführt wird, nur Einfluß auf den Ausgang CK1N, wenn das Signal CK ansteigt. Jede Verzögerung des Propagierens einer ansteigenden Flanke des Signals CK, die durch die Invertiererkette 712 eingeführt wird, hat ei ne mehr oder weniger entsprechende Verzögerung bei dem Er zeugen einer ansteigenden Flanke an dem Ausgang CK1N zum Ergebnis. Einstellungen bei der Invertiererkette 712 der Anstiegtaktflankenerzeugungsschaltung führen deshalb zu Einstellungen des Zeitablaufs der ansteigenden Flanken, die bei dem Taktausgang CK1N erzeugt werden.

Ein anderer Weg, um die in Fig. 7 dargestellte Taktsteuer schaltung einzustellen bzw. abzustimmen, ist es, die Kompo nententransistoren des Invertierers 702 in ihrer Größe zu verändern. Dies führt zu einer Addition oder Subtraktion einer Verzögerung, wenn ein Signal durch den Invertierer 702 propagiert, und führt im Ergebnis zu einer Einstellung des Zeitablaufs von abfallenden Flanken, die an dem Takt ausgang CK1N erzeugt werden.

Es wird angemerkt, daß eine Einstellung des Invertierers 702 ohne weitere Einstellungen eine Lastfehlanpassung zwi schen der Abfall- und der Anstiegtaktflankenerzeugungs schaltung des Gatters 700 erzeugt, wobei die Lastfehlanpas sung nur durch Einstellen von einem oder mehreren Invertie rern 714, 716 in der Invertiererkette 712 korrigiert werden kann. Als Folge ist in der Anstiegtaktflankenerzeugungs schaltung ein Invertierer 718 vorgesehen. Wenn der Inver tierer 702 eingestellt wird, kann eine ähnliche Einstellung an dem Invertierer 718 vorgenommen werden, um dadurch die oben erwähnte Lastfehlanpassung zu verhindern. Wenn es er wünscht ist, nur die ansteigenden Flanken 512 des Taktes CK1N einzustellen, ermöglicht die Verwendung des Transi stors 718 dies zu tun, ohne andere Zeitablauf- und/oder Lastfragen des Gatters 700 zu beeinflussen.

Es wird angemerkt, daß die Taktsteuerschaltung 700 aus Fig. 7 für sich stehend ein Mittel zum Ändern des Einschaltdau erzyklusses eines Taktsignals CK1N durch Einstellen des Zeitablaufs von ansteigenden und abfallenden Flanken 512, 520, die an dem Taktausgang CK1N erzeugt werden, vorsieht. Die Taktsteuereinrichtung 700 ist jedoch besonders nütz lich, wenn sie verwendet wird, um die Funktion der TAKTSTEUEREINRICHTUNG_3 in dem System von Taktsteuerein richtungen aus Fig. 6 zu erfüllen. In einer solchen Rolle erzeugt die Taktsteuereinrichtung 700 aus Fig. 7 ein nicht überlappendes Taktsignal CK1N (Fig. 5). Das oben erwähnte Mittel zum Einstellen der Taktsteuereinrichtung 700 aus Fig. 7 liefert deshalb 1) ein Mittel zum Einstellen der Totzeit 500 zwischen fallenden Flanken 522 des Taktes CK2N und ansteigenden Flanken 512 des Taktes CK1N, und 2) ein Mittel zum Sicherstellen, daß die abfallenden Flanken der Takte CK1N und CK1 in Übereinstimmung miteinander fallen (510).

Die Taktsteuereinrichtung 700 wird vorzugsweise abgestimmt bzw. eingestellt, um innerhalb des in Fig. 6 gezeigten Sy stems von Taktsteuereinrichtungen zu funktionieren, indem zuerst Invertierer 702 eingestellt werden, um sicherzustel len, daß abfallende Flanken 520 des Taktes CK1N in Überein stimmung mit den abfallenden Flanken 510 des Taktes CK1 ab fallen, und dann der Invertierer 718 eingestellt wird, um eine ordnungsgemäße Lastanpassung sicherzustellen. In Hin sicht auf die durch die Invertierer 702 und 718 in diesem Szenario durchgeführte Funktion kann der Invertierer 702 hier manchmal als Abfallflankensynchronisationsinvertierer bezeichnet werden, und kann der Invertierer 718 hier manch mal als Lastanpassungsinvertierer bezeichnet werden.

Einstellungen bei den Abfallflankensynchronisations- und Lastanpassungsinvertierern 726 führen dazu, daß durch Wir kung des Invertierers 718 auf Signale, die durch die An stiegtaktflankenerzeugungsschaltung aus Fig. 7 propagieren, ein Verzögerungsbetrag übertragen wird. Deshalb wird ein anfänglicher Zeitablauf für die ansteigenden Flanken 512 des Taktes CK1N festgestellt und ferner wird ein anfängli cher Wert der Totzeit 500, die zwischen den fallenden Flan ken des Taktes CK2N und den ansteigenden Flanken des Taktes CK1N existiert, festgestellt. Diese vorgegebene Totzeit 500 kann jedoch größer oder kleiner sein als die Totzeit, die benötigt wird, um Wettlaufsituationen bei Logikgattern zu verhindern, welche durch die nicht überlappenden Takte CK1N und CK2N getaktet werden. Die Invertierer 714, 716 der Invertiererkette 712 können deshalb eingestellt werden, um zu dem anfänglichen Wert der Totzeit 500 zu addieren oder subtrahieren.

Wenn die Kanalbreiten der Transistoren in einem Invertierer 714, 716 der Invertiererkette 712 verkleinert werden, wird die ansteigende Flanke 512 in der Richtung des Pfeils 514 (Fig. 5) geschoben, womit die Totzeit 500 vergrößert wird. Zum Beispiel sei der Wert der Totzeit 500 (Fig. 5) mit dem Wert der Totzeit 800 (Fig. 8) verglichen. Die größere, in Fig. 8 dargestellte Totzeit 800 ist auf eine erneute Zeit abstimmung der Flanken 812 zurückzuführen. Es wird jedoch angemerkt, daß der Zeitablauf der fallenden Flanken 520 in Fig. 8 ungeändert bleibt, womit das Verhältnis 510 zwischen den fallenden Flanken der Takte CK1N und CK1 erhalten bleibt.

Nachdem die Totzeit zwischen den fallenden Flanken 522 des Taktes CK2N und den steigenden Flanken 512 des Taktes CK1N eingestellt ist und der Zeitablauf für fallende Flanken 520 des Taktes CK1N eingestellt ist, kann es erwünscht sein, die Totzeit 502 zwischen der fallenden Flanke 520 des Tak tes CK1N und den ansteigenden Flanken 516 des Taktes CK2N einzustellen. Eine Taktsteuereinrichtung, die in vielen Ar ten zu der in Fig. 7 dargestellten Taktsteuereinrichtung 700 ähnlich ist, kann für diesen Zweck aufgebaut sein (sie he z. B. die U.S.-Patentanmeldung von Radjassamy mit dem Titel "Methods and Apparatus for Adjusting the Deadtime Between Non-overlapping Clock Signals", die oben durch Be zugnahme aufgenommen wurde).

2. Ein physikalisches Ausführungsbeispiel eines Taktsteuer einrichtung-Ausgangstreibers

Der Ausgangstreiber 708 der Taktsteuerschaltung 700 weist Transistoren 709 und 713 auf. Der Transistor 709 ist ein p-Kanal-Feldeffekttransistor (PFET) und erzeugt eine anstei gende Taktflanke 512 des Signals CK1N, wenn sein Gate-Anschluß auf einen niedrigen Zustand gesteuert wird. Der Transistor 713 ist ein n-Kanal-Feldeffekttransistor (NFET) und erzeugt eine abfallende Taktflanke 520 des Signals CK1N, wenn sein Gate-Anschluß auf einen hohen Wert gesteu ert wird.

Wenn die Taktsteuereinrichtung 700 in einem Entwurf einer integrierten Schaltung beinhaltet ist, ist die Migration vom Entwurf (Präsilizium) zum Prototyp (Postsilizium) ein Mehrschrittprozeß. Ein früher Schritt in diesem Prozeß um faßt ein Erzeugen einer Vorlage für eine integrierte Schal tung, welche die Taktsteuereinrichtung 700 umfaßt. Eine Vorlage ist, so wie der Ausdruck hier verwendet wird, eine Anzahl von Strukturen, welche die Anordnung von Komponenten und ihre Verschaltungen innerhalb einer integrierten Schal tung definieren. Jede Struktur definiert die Anordnung von Komponenten und/oder eine Verschaltung für eine gegebene Schicht einer integrierten Schaltung. Diese Schichten wei sen oft eine Dotierungsschicht, eine Polysiliziumschicht, eine Lokalverschaltungsschicht und eine Anzahl von Metall schichten auf. Eine Vorlage definiert ferner isolierende und verbindende Schichten. Zum Beispiel hätte der Aufbau einer Metallschicht oben auf einer Lokalverschaltungs schicht Kurzschlüsse zwischen den beiden Schichten zur Fol ge, wenn keine isolierende und Verbindungsschicht (z. B. eine Lokalverschaltung/Metall-Kontaktschicht) zwischen der Metall- und der Lokalverschaltungsschicht wäre.

Die Erscheinung einer Vorlage einer integrierten Schaltung ist von der Erscheinung eines Schemas einer integrierten Schaltung dramatisch verschieden. Schemata stellen Kompo nenten in stellvertretender bzw. symbolischer Form dar (z. B. als Dreiecke, Kreise, etc.). Eine Vorlage ist ande rerseits oft durch überlappende Rechtecke verschiedener Größen dominiert. In den meisten Fällen existiert eine Viele-zu-Eins-Entsprechung zwischen Vorlagerechtecken und Schaltungskomponenten. Während ein Schema funktionell ver schiedene Komponenten darstellt, stellt eine Vorlage die physikalische und räumliche Anordnung von Komponententeilen dar. Als Folge kann ein Transistor in einer Vorlage als ei ne Anzahl von Rechtecken dargestellt sein, welche die An ordnung von Gate-Komponenten, Source-Komponenten, Drain-Komponenten und Verschaltungskomponenten darstellen.

In Fig. 8 ist eine Vorlage für einen Invertierer 800 darge stellt. Es wird angemerkt, daß Fig. 8 mehrere Vorlage schichten darstellt, die einander überlagert wurden, wie sie während der Herstellung einer integrierten Schaltung überlagert würden.

Die Vorlage aus Fig. 8 weist fünf Schichten auf. Die erste Schicht (niedrigste Schicht) ist die Dotierungsschicht. Die Dotierungsschicht definiert eine n-Typ-Wanne (n-well 801) innerhalb eines Substrats 883 vom p-Typ. Die zweite Schicht ist die Polysiliziumschicht. Die Polysiliziumschicht defi niert die Transistor-Gates 820 von einer Anzahl von Transi storbereichen 804, 806, 808, 810, 812, 814, 816, 818. Die dritte Schicht ist eine Lokalverschaltungsschicht, welche eine Anzahl von Transistorbereichausgängen 826 definiert, ebenso wie eine Anzahl von Gate-Kontakten (z. B. 834, 835, 836, 837). Die vierte Schicht ist eine Lokalverschal tung/Metall-Kontaktschicht, welche Verbindungen 822, 823, 824, 825, 828, 829, 830, 831 zwischen der Lokalverschal tungsschicht und einer Metallschicht definiert. Die fünfte Schicht ist eine Metallschicht, welche Drahtstrecken für einen Eingang 802 und einen Ausgang 832 des Transistors de finiert. Es wird angemerkt, daß einige der Kontakte 822 bis 825, die durch die Kontaktschicht definiert sind, dazu die nen, den Transistoreingangsverdrahtungsweg 802 mit den Ga tes 820 der verschiedenen Transistorbereiche 804 bis 818 zu verbinden. Andere Kontakte 828 bis 831, die durch die Kon taktschicht definiert sind, dienen dazu, die Transistorbe reichausgänge 826 mit dem Transistorausgangsverdrahtungsweg 832 zu verbinden.

Sobald eine Vorlage erzeugt wurde und bestätigt wurde, daß die Vorlage korrekt ist, wird eine Anzahl von Masken, die der Anzahl von Vorlagenschichten entspricht, gebaut. Eine Maske ist nicht mehr als eine miniaturisierte Darstellung einer Vorlagenschicht, wobei die Rechtecke und andere For men in der Vorlage als Löcher in der Maske erscheinen.

Typischerweise werden Masken verwendet, um eine integrierte Schaltung direkt zu fertigen. Beginnend mit der Maske, wel che die aktive Schicht definiert, wird jede Maske über ei nem Integrierte-Schaltung-Substrat angeordnet, und Kompo nenten und/oder eine Verschaltung, welche durch die Maske definiert sind, werden über einen geeigneten Prozeß (z. B. Ätzen, Fotografieren, Ablagern, Metallisieren, etc.) aufge baut.

Nach Anwendung von allen Masken, die eine integrierte Schaltung definieren, wird die integrierte Schaltung ver packt und getestet (obwohl einige Formen des Testens auch vor dem Verpacken auftreten können). Wenn das Testen be stimmt, daß der Zeitablauf eines Taktsignals zu einer Wett laufsituation führt, müssen Schritte unternommen werden, um die Wettlaufsituation zu eliminieren. In der Vergangenheit führte dies manchmal zu einem Schaltungsneuentwurf bzw. -Redesign und einem Maskenneuaufbau bzw. -Wiederaufbau. Ein Schaltungsneuentwurf und ein Maskenneuaufbau können zeit aufwendig und teuer sein, speziell wenn versucht wird, eine Wettlaufsituation zu heilen, indem 1) Verzögerungselemente zu einer Taktsteuereinrichtung hinzugefügt werden oder 2) Elemente vergrößert werden, um dadurch eine Verzögerung zu vergrößern (wie z. B. durch ein Vergrößern der Transistoren des Invertierers 712). Aufgrund des Preises von Integrier te-Schaltung-Fläche minimiert eine Vorlage typischerweise den offenen Raum in einem Integrierte-Schaltung-Entwurf. Somit ist die Möglichkeit, eine Komponente hinzuzufügen oder eine Komponente zu vergrößern, beschränkt, es sei denn, man ist bereit, einen Schaltungsneuentwurf und eine Maskenneuerzeugung zu unternehmen (und kann sie sich lei sten). Wenn eine Schaltung neu entworfen wird, ist es mög lich, daß sich die gesamte Vorlage einer integrierten Schaltung ändert. Wenn das so ist, müssen alle Masken der Schaltung neu aufgebaut werden (ein teurer Prozeß).

3. Postsilizium-Taktflankeneinstellung, -Totzeiteinstel lung, -Taktpulsbreiteneinstellung und -Wettlaufsitua tionverhinderung

Für die Zwecke der folgenden Diskussion wird angenommen, daß die Vorlage 800 aus Fig. 8 die physikalische Verkörpe rung des PFET 709 und des NFET 713 darstellt, welche den Taktsteuereinrichtungsausgangstreiber 708 aus Fig. 7 bil den.

Während der theoretische Signalverlauf, die zu erzeugen man von der Taktsteuereinrichtung 700 aus Fig. 7 erwarten könn te, eine Rechteckwelle ist, weist der durch die physikali sche Verkörperung der Ausgangstransistoren 709, 713 der Steuereinrichtung erzeugte Signalverlauf typischerweise Flanken 1100, 1102 auf, die mehr oder weniger exponentiell ansteigen. Als Folge tendieren die in Fig. 5 dargestellten erwünschten Totzeiten 500, 502 dazu, kürzer oder länger als erwartet zu werden (1108, 1110 - Fig. 11). Während bei dem Originalentwurf der Taktsteuereinrichtung 700 einem gewis sen Grad einer Veränderung Rechnung getragen werden kann, limitiert der Zwang Zeitablauf und Leistung einer Schaltung zu maximieren oft die Anzahl der Veränderungen, die berück sichtigt werden, auf jene, die "wahrscheinlich" sind, und nicht auf jene, die bloß "möglich" sind. Mögliche Variatio nen können jedoch auftreten und tun es manchmal, und wenn sie auftreten, können sie von einer Taktsteuereinrichtung zu einer anderen ungleichmäßig sein. Somit können verschie dene Taktflanken mit verschiedenen Raten ansteigen oder ab fallen, abhängig von den Herstellungsvariationen, die bei den jeweiligen Taktsteuereinrichtungen, welche die Takt flanken erzeugen, auftreten.

Wenn Taktflanken 1100, 1102, 1104, 1106 exponentiell an steigen und abfallen, muß zum Messen von Totzeiten 1108, 1110 zwischen nicht überlappenden Taktsignalen eine Basis linie eingeführt werden. Diese Basislinie wird oft bei 50% der Höhe eines Signalverlaufs gewählt (z. B. Punkte, bei denen ein Signalverlauf mit einer 2,5-V-Spitze 1,25 V kreuzt). Bei Verwendung einer solchen Basislinie kann man sehen, daß, obwohl die Taktflanken 1100, 1102, 1104, 1106 der Signalverläufe CK1N und CK2N bei den in Fig. 11 gezeig ten Zeiten anfangen anzusteigen und abzufallen, die Totzeit 1108 zwischen fallenden Flanken 1104 des Taktes CK2N und ansteigenden Flanken 1100 des Taktes CK1N geschrumpft ist, und daß die Totzeit 1110 zwischen fallenden Flanken 1102 des Taktes CK1N und ansteigenden Flanken 1106 des Taktes CK2N gewachsen ist. Wenn bestimmt ist, daß die Totzeit 1108 eine Wettlaufsituation bewirkt, kann diese Totzeit 1108 durch Trennen von einem oder mehreren Transistorbereichen 804, 806 von dem PFET 709 des Taktsteuereinrichtungsaus gangstreibers 708 erhöht werden. Wenn angenommen wird, daß Fig. 8 die physikalische Verkörperung von PFET 709 und NFET 713 darstellt, dann ist eine Schaltung 900, die aus einem solchen Trennen resultieren kann, in Fig. 9 dargestellt.

In Fig. 9 wurde der PFET-Transistorbereich 804 abgeschnit ten bzw. getrennt, indem Kontakte 824 und 825, welche den Transistorbereich 804 mit dem Eingang 802 koppeln, und Kon takte 828 und 830, welche den Transistorbereich 804 mit dem Ausgang CK1N koppeln, entfernt wurden. Kontakte 824, 825, 828 und 830 können auf eine Vielfalt von Arten entfernt werden, die alle einen Wiederaufbau der Maske einschließen, die die Kontakte 824, 825, 828, 830 definiert. Die bevor zugte Art die Kontakte 824, 825, 828, 830 zu entfernen, ist über Fiben. Fib steht für "focused ion beam" = fokussierter Ionenstrahl. Fiben ist ein Prozeß, bei dem ein Fib verwen det wird, um Material einem Objekt, wie z. B. einer Maske, hinzuzufügen oder von ihm zu entfernen. Fiben ist vorteil haft, weil es verwendet werden kann, um sehr kleine und präzise Maskenreparaturen durchzuführen, was wichtig ist, wenn man betrachtet, daß eine Maske Millionen von Aus schnitten auf einer Oberfläche aufweisen kann, die weniger als einen Quadratzentimeter bedeckt. Fiben kann verwendet werden, um die Maskenlöcher, welche die Kontakte 824, 825, 828 und 830 definieren, zu füllen.

Man kann auch Kontakte 824, 825, 828 und 830 entfernen, in dem man die Vorlage modifiziert, welche die Kontakte 824, 825, 828, 830 definiert, und dann die von der Vorlage abge leitete Maske neu aufbauen bzw. rekonstruieren. Obwohl die ses Verfahren den Wiederaufbau einer ganzen Maske erfor dert, erfordert es nur den Wiederaufbau einer einzigen Mas ke und es gibt keine Notwendigkeit, die gesamte Vorlage für eine integrierte Schaltung neu zu erzeugen und dann alle Masken für die integrierte Schaltung neu aufzubauen.

Obwohl Fig. 9 eine Art des Trennens einer Anzahl von Tran sistorbereichen von einem Ausgangstreiber 708 einer Taktsteuereinrichtung 700 zeigt, kann ein Transistorbereich auf eine Vielfalt von anderen Arten von einem Ausgangstrei ber getrennt werden. Statt die Maskenlöcher, welche die Kontakte 824, 825, 828 und 830 definieren, zu füllen, könn te man 1) einen Maskenausschnitt (d. h. ein Loch) füllen, welches den Verdrahtungsweg zwischen einem Transistorbe reichsausgang 826 und einem Transistorausgang 832 defi niert, 2) einen Maskenausschnitt füllen, welcher das Gate 820 eines Transistorbereichs 812 definiert, oder 3) einen Maskenausschnitt füllen, welcher einen Transistorbe reichsausgang 826 definiert.

Das Trennen von einem oder mehreren Transistorbereichen 804, 806 von einem PFET-Transistor 709 eines Ausgangstrei bers reduziert die Antriebsstärke bzw. Treibestärke und er höht dadurch eine Anstiegszeit einer Taktflanke. Durch Trennen von Transistorbereichen 804, 806 von dem PFET 709 des in Fig. 7 gezeigten Ausgangstreibers 708 wird die An stiegszeit einer Taktflanke 1100 (Fig. 11) erhöht, so daß die Taktflanke 1100 zu der Position 1118 bewegt wird. Verglichen mit der Taktflanke 1104 des Taktsignals CK2N ist die Totzeit 1120 zwischen der ansteigenden Flanke 1118 des Taktes CK1N und der fallenden Flanke 1104 des Taktes CK2N vergrößert. Als eine Folge kann eine Wettlaufsituation, die durch den schnellen Anstieg der Taktflanke 1100 ausgelöst wird, eliminiert werden, wenn die Flanke 1100 zu der Flanke 1118 wird.

Durch Trennen von einem oder mehreren Transistorbereichen 812, 814 von dem NFET 713 des in Fig. 7 gezeigten Ausgangs treibers 708 (siehe Fig. 10) wird die Abfallzeit einer Taktflanke 1102 vergrößert, so daß die Taktflanke 1102 zu einer Position 1112 bewegt wird. Siehe z. B. die Ausgangs treibervorlage 1000, welche in Fig. 10 dargestellt ist, worin ein Transistorbereich 812 von dem NFET 713 getrennt wurde, indem Kontakte 822, 823, 829 und 831 entfernt wur den. Verglichen mit einer Taktflanke 1106 eines Taktsignals CK2N ist die Totzeit 1114 zwischen der abfallenden Flanke 1112 des Taktes CK1N und der ansteigenden Flanke 1106 des Taktes CK2N verkleinert. Während eine solche Einstellung eine Wettlaufsituationverhinderung nicht notwendigerweise unterstützt, kann eine solche Einstellung benötigt werden, um beispielsweise sicherzustellen, daß die Breiten von CK1N-Taktpulsen ausreichend sind, um zu ermöglichen, daß brauchbare Arbeit ausgeführt wird. Das hierin offenbarte Verfahren kann deshalb zur Taktpulsbreiteneinstellung ver wendet werden.

Es wird angemerkt, daß, obwohl eine Postsiliziumeinstellung der abfallenden Flanke 1102 des Taktes CK1N nicht dazu dient, die Totzeit 1110 zu vergrößern, eine Postsilizium einstellung für die ansteigende Flanke 1106 des Taktes CK2N für diesen Zweck durchgeführt werden kann. Eine solche Ein stellung könnte in der gleichen Weise durchgeführt werden, wie eine Einstellung der ansteigenden Flanke 110 des Tak tes CK1N (d. h. durch Trennen von einem oder mehreren PFET- Transistorbereichen von dem Ausgangstreiber der CK2N- Taktsteuereinrichtung 608, Fig. 6).

Obwohl die Ausdrücke "Präsilizium" und "Postsilizium" in dieser Beschreibung (und in den folgenden Ansprüchen) ver wendet werden, ist die Verwendung dieser Ausdrücke zu ver stehen als ein Weg, um bequem Bezug zu nehmen auf 1) eine Zeitdauer, die vor dem physikalischen Aufbau einer inte grierten Schaltung liegt, bzw. 2) eine Zeitdauer, die dem physikalischen Aufbau einer integrierten Schaltung nach folgt, unabhängig davon, ob die integrierte Schaltung auf einem Siliziumsubstrat, einem GaAs-Substrat oder einem be liebigen anderen Substrat gebildet wird.

Claims

1. Verfahren zum Eliminieren von Wettlaufsituationen bei einer integrierten Schaltung, mit folgenden Schritten:

a) Testen einer integrierten Schaltung bezüglich Wettlaufsituationen; und
b) Trennen von mindestens einem Transistorbereich (804) von einem Ausgangstreiber (708) einer Taktsteuereinrichtung (700), die das Taktsignal erzeugt, wenn ein durch die integrierte Schaltung erzeugtes Taktsignal für einen Grund einer Wett laufsituation gehalten wird, wobei der Schritt des Trennens einen Schritt des Wiederaufbauens von mindestens einer Maske, die verwendet wird, um während einer Fertigung der integrierten Schaltung den Ausgangstreiber (708) zu definie ren, aufweist.

2. Verfahren gemäß Anspruch 1, bei dem

a) der Ausgangstreiber (708) durch eine oder mehrere Masken, welche die Transistorbereiche (804-810) definieren, und eine oder mehrere zusätzliche Masken, welche Verbindungen (802, 822-832, 834-837) zwischen Transistorbereichen (804-810) definieren, definiert ist; und
b) der Schritt des Wiederaufbauen von mindestens ei ner Maske einen Schritt des Füllens einer Anzahl von Löchern in mindestens einer von der einen oder den mehreren zusätzlichen Masken aufweist.

3. Verfahren gemäß Anspruch 2, bei dem der Schritt des Füllens mit einem fokussierten Ionenstrahl durchge führt wird.

4. Verfahren gemäß Anspruch 2, bei dem

a) Der Schritt des Füllens einen Schritt des Modifi zierens einer Vorlage (800), welche die minde stens eine von der einen oder den mehreren zu sätzlichen Masken definiert, aufweist; und
b) der Schritt des Wiederaufbauens einen Schritt des Erzeugens von mindestens einer neunen der einen oder der mehreren zusätzlichen Masken aufweist.

5. Verfahren gemäß Anspruch 1, bei dem

a) der Ausgangstreiber (708) durch eine oder mehrere Masken, welche die Transistorbereiche (804-810) definieren, und eine oder mehrere zusätzliche Masken, welche Verbindungen (802, 822-832, 834-837) zwischen den Transistorbereichen (804-810) definieren, definiert ist; und
b) der Schritt des Wiederaufbauens von mindestens einer Maske einen Schritt des Füllens einer An zahl von Löchern in mindestens einer von der ei nen oder den mehreren Masken, welche die Transi storbereiche (804-810) definieren, aufweist.

6. Verfahren gemäß Anspruch 5, bei dem der Schritt des Füllens mit einem fokussierten Ionenstrahl durchge führt wird.

7. Verfahren gemäß Anspruch 5 oder 6, bei dem

a) der Schritt des Füllens einen Schritt des Modifi zierens der Vorlage (800) aufweist, welche minde stens eine von der einen oder den mehreren Masken definiert, welche die Transistorbereiche (804-810) definieren; und
b) der Schritt des Wiederaufbauens einen Schritt des Erzeugens von mindestens einer neuen der einen oder der mehreren Masken, welche die Transistor bereiche (804-810) definieren, aufweist.

8. Verfahren gemäß Anspruch 1, bei dem

a) der Ausgangstreiber (708) durch mindestens eine Polysiliziummaske, eine Lokalverschaltungsmaske, eine Metallschichtmaske und eine Lokalverschal tung/Metallschicht-Kontaktmaske definiert wird; und
b) der Schritt des Wiederaufbauens von mindestens einer Maske einen Schritt des Füllens einer An zahl von Löchern in der Lokalverschaltung/Metall schicht-Kontaktmaske aufweist.

9. Verfahren gemäß Anspruch 8, bei dem der Schritt des Füllens mit einem fokussierten Ionenstrahl durchge führt wird.

10. Verfahren gemäß Anspruch 8 oder 9, bei dem

a) der Schritt des Füllens einen Schritt des Modifi zierens einer Vorlage (800), welche die Lokalver schaltung/Metallschicht-Kontaktmaske definiert, aufweist; und
b) der Schritt des Wiederaufbauens einen Schritt des Erzeugens einer neuen Lokalverschaltung/Metall schicht-Kontaktmaske aufweist.

11. Verfahren gemäß Anspruch 1, bei dem

a) die integrierte Schaltung durch mindestens eine Polysiliziummaske, eine Lokalverschaltungsmaske, eine Metallschichtmaske und eine Lokalverschal tung/Metallschicht-Kontaktmaske definiert wird; und
b) der Schritt des Wiederaufbauens von mindestens einer Maske einen Schritt des Füllens einer An zahl von Löchern in der Metallschichtmaske auf weist.

12. Verfahren gemäß Anspruch 11, bei dem der Schritt des Füllens mit einen fokussierten Ionenstrahl durchge führt wird.

13. Verfahren gemäß Anspruch 11, bei dem

a) der Schritt des Füllens einen Schritt des Modifi zierens einer Vorlage (800), welche eine Metall schichtmaske definiert, aufweist und
b) der Schritt des Wiederaufbauens einen Schritt des Erzeugens einer neuen Metallschichtmaske auf weist.

14. Verfahren gemäß Anspruch 1, bei dem

a) die integrierte Schaltung mindestens durch eine Polysiliziummaske, eine Lokalverschaltungsmaske, eine Metallschichtmaske und eine Lokalverschal tung/Metallschicht-Kontaktmaske definiert wird; und
b) der Schritt des Wiederaufbauens von mindestens einer Maske einen Schritt des Füllens einer An zahl von Löchern in der Lokalverschaltungsmaske aufweist.

15. Verfahren gemäß Anspruch 14, bei dem der Schritt des Füllens mit einem fokussierten Ionenstrahl durchge führt wird.

16. Verfahren gemäß Anspruch 14, bei dem

a) der Schritt des Füllens einen Schritt des Modifi zierens einer Vorlage (800), welche eine Lokal verschaltungsmaske definiert, aufweist; und
b) der Schritt des Wiederaufbauens einen Schritt des Erzeugens einer neuen Lokalverschaltungsmaske aufweist.

17. Verfahren gemäß Anspruch 1, bei dem

a) der Ausgangstreiber (708) folgende Merkmale auf weist:
- a) einen Eingang (802) und einen Ausgang (832);
- b) eine Anzahl von p-Kanal-Feldeffekttransi storbereichen (PFET-Bereichen; 804-810), wobei jeder PFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Ga te-Anschluß aufweist, wobei die PFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die PFET-Source-Anschlüsse und PFET-Drain-Anschlüsse jeden Transistorbe reich zwischen eine erste Leistungssammel schiene und einen Ausgang (832) koppeln; und
- c) eine Anzahl von n-Kanal-Feldeffekttransi storbereichen (NFET-Bereichen; 812-818), wobei jeder NFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Ga te-Anschluß aufweist, wobei die NFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die NFET-Source-Anschlüsse und NFET-Drain-Anschlüsse jeden Transistorbereich zwischen eine zweite Leistungssammel schiene und den Ausgang (832) koppeln; und
b) der Schritt des Trennens einen Schritt des Tren nens von mindestens einem PFET-Bereich von dem Ausgangstreiber (708) aufweist.

18. Verfahren zum Erhöhen der Anstieg/Abfallzeit von Takt flanken (1100, 1102) bei einer integrierten Schaltung mit folgenden Schritten:

a) Identifizieren eines Taktsignals mit einer Takt flanke (1102), welche eine schlechte Anstiegs-/Abfallzeit aufweist; und
b) Trennen von mindestens einem Transistorbereich (812) von einem Ausgangstreiber (708) einer Taktsteuereinrichtung (700), welche das Taktsi gnal erzeugt, wobei der Schritt des Trennens ei nen Schritt des Wiederaufbauens von mindestens einer Maske, die verwendet wird, um den Ausgangs treiber (708) während einer Fertigung der inte grierten Schaltung zu definieren, aufweist.

19. Verfahren gemäß Anspruch 18, bei dem

a) der Ausgangstreiber (708) folgende Merkmale auf weist:
- a) einen Eingang (802) und einen Ausgang (832);
- b) eine Anzahl von p-Kanal-Feldeffekttransi storbereichen (PFET-Bereichen; 804-810), wobei jeder PFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Ga te-Anschluß aufweist, wobei die PFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die PFET-Source-Anschlüsse und PFET-Drain-Anschlüsse jeden Transistorbe reich zwischen eine erste Leistungssammel schiene und den Ausgang (832) schalten; und
- c) eine Anzahl von n-Kanal-Feldeffekttransi storbereichen (NFET-Bereichen; 812-818), wobei jeder NFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Ga te-Anschluß aufweist, wobei die NFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die NFET-Source-Anschlüsse und NFET-Drain-Anschlüsse jeden Transistorbe reich zwischen eine zweite Leistungssammel schiene und den Ausgang (832) koppeln; und
b) der Schritt des Trennens einen Schritt des Tren nens von mindestens einem NFET-Bereich von dem Ausgangstreiber (708) aufweist.

20. Verfahren gemäß Anspruch 18, bei dem

a) der Ausgangstreiber (708) folgende Merkmale auf weist:
- a) einen Eingang (802) und einen Ausgang (832);
- b) eine Anzahl von p-Kanal-Feldeffekttransi storbereichen (PFET-Bereichen; 804-810), wobei jeder PFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Gate-Anschluß aufweist, wobei die PFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die PFET-Source-Anschlüsse und PFET-Drain-Anschlüsse jeden Transistorbe reich zwischen eine erste Leistungssammel schiene und den Ausgang (832) koppeln; und
- c) eine Anzahl von n-Kanal-Feldeffekttransi storbereichen (NFET-Bereichen; 812-818), wobei jeder NFET-Bereich einen Source-Anschluß, einen Drain-Anschluß und einen Ga te-Anschluß aufweist, wobei die NFET-Gate-Anschlüsse mit dem Eingang (802) gekoppelt sind und die NFET-Source-Anschlüsse und NFET-Drain-Anschlüsse jeden Transistorbe reich zwischen eine zweite Leistungssammel schiene und den Ausgang (832) koppeln; und
b) der Schritt des Trennens einen Schritt des Tren nens von mindestens einem PFET-Bereich von dem Ausgangstreiber (708) aufweist.