DE10312261A1

DE10312261A1 - Verzögerungsregelschleife, die einen variablen Spannungsregler aufweist

Info

Publication number: DE10312261A1
Application number: DE10312261A
Authority: DE
Inventors: Georg W Alexander; Jinhwan Lee
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-03-19
Filing date: 2003-03-19
Publication date: 2003-10-09
Anticipated expiration: 2023-03-20
Also published as: DE10312261B4; US20030179026A1; US6693473B2

Abstract

Eine Verzögerungsregelschleifenschaltung umfaßt einen variablen Spannungsregler und eine Vorwärtsverzögerungsschaltung. Der variable Spannungsregler empfängt eine externe Versorgungsspannung und gibt eine variable Versorgungsspannung aus. Die Vorwärtsverzögerungsschaltung wird durch die variable Versorgungsspannung mit Leistung versorgt.

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf eine Verzögerungsregelschleifenschaltung.

Taktsignale werden in praktisch jeder integrierten Schaltung (IC) verwendet, um die Betriebszeitgebung der IC und/oder die Übertragung von Daten innerhalb und zwischen ICs zu steuern. Alle einzelnen Schaltungen oder Vorrichtungen, wie z. B. Flip-Flops und/oder Latche, in einer bestimmten IC können einen Zustand z. B. bei einer einzelnen ansteigenden oder abfallenden Flanke eines gemeinsamen Taktsignals ändern. Relativ große ICs, wie z. B. Speicherchips, programmierbare Logikarrays oder jede andere IC, die eine Taktzeitversatzeinstellung erfordert, umfassen Tausende oder sogar Millionen derartiger einzelner Schaltungen oder Vorrichtungen. Das Taktsignal wird üblicherweise an einen Takteingangsanschlußstift der IC zur Verteilung zu jeder dieser zahlreichen Vorrichtungen innerhalb der IC angelegt. So wird das Taktsignal von dem Takteingangsanschlußstift zu Vorrichtungen auf der IC übertragen oder weitergeleitet, die sowohl relativ nahe als auch relativ weit entfernt von dem Takteingangsanschlußstift sind. Bis zu der Zeit, zu der das Taktsignal die Vorrichtungen erreicht, die auf Abschnitten der IC angeordnet sind, die relativ weit entfernt von dem Eingangsanschlußstift sind, hat das Taktsignal wahrscheinlich an einer wesentlichen Laufzeitverzögerung gelitten.

Das an dem IC-Takteingang empfangene Taktsignal wird im folgenden als das Eingangs- oder Referenztaktsignal REF_CLK bezeichnet, wohingegen das Taktsignal, das durch die zuletzt bediente Vorrichtung auf der IC empfangen wird, hierin als das ausgebreitete Taktsignal P_CLK bezeichnet wird. Die Laufzeitverzögerung zwischen den Signalen REF_CLK und P_CLK, die im folgenden als t_P bezeichnet wird, kann unter Umständen Schwierigkeiten beim schnittstellenmäßigen Verbinden zwischen ICs und/oder ein Verlangsamen der Gesamtbetriebsgeschwindigkeit eines Systems bewirken. Daten können z. B. auf eine bezüglich des Referenztaktsignals zeitausgerichtete Weise an eine IC geliefert oder in dieselbe eingegeben werden, wohingegen Daten, die von der IC ausgegeben werden, wahrscheinlich auf eine mit dem ausgebreiteten Taktsignal zeitausgerichtete Weise bereitgestellt werden.

Die Laufzeitverzögerung t_P für eine bestimmte IC hängt zumindest teilweise von der Konfiguration dieser bestimmten IC ab. So ist t_P für eine bestimmte IC allgemein konstant. t_P variiert jedoch aufgrund externer Faktoren, wie z. B. Veränderungen der Umgebungstemperatur und/oder angelegter Spannung. Es ist von Vorteil, die Auswirkung derartiger externer Faktoren auf die Laufzeitverzögerung t_P des Referenztaktsignals durch eine Zeitausrichtung des ausgebreiteten Taktsignals P_CLK einer IC mit dem Referenztaktsignal REF_CLK auszugleichen. Verzögerungsregelschleifenschaltungen sind eine Art und Weise, auf die eine derartige Zeitausrichtung von Signalen durchgeführt wird.

Verzögerungsregelschleifen-(DLL-)Schaltungen empfangen das Referenztaktsignal REF_CLK und erzeugen ein Ausgangstaktsignal CLK_OUT, das bezüglich des Referenztaktsignals REF_CLK vorgestellt oder verzögert wird. Zur Bequemlichkeit werden alle Signale, die durch eine DLL erzeugt werden, im folgenden bezeichnet, um relativ zu dem Signal REF_CLK verzögert zu sein, und zwar unabhängig davon, ob das bestimmte Signal tatsächlich relativ zu dem Referenztaktsignal vorgestellt oder verzögert wird. Eine DLL verzögert das Ausgangstaktsignal CLK_OUT um einen Zeitbetrag, der im wesentlichen gleich der Laufzeitverzögerung t_P der IC ist, d. h. um den Zeitbetrag, den das Referenztaktsignal REF_CLK benötigt, um sich durch die 10 auszubreiten. Ferner stellt eine DLL das Signal CLK_OUT ein, um Veränderungen an t_P aufgrund der zuvor genannten externen Faktoren auszugleichen. Vorrichtungen, die auf Abschnitten der IC gebildet sind, die nahe an dem Takteingangsanschluß sind, werden üblicherweise mit dem Signal REF_CLK versorgt, wohingegen Vorrichtungen, die auf Abschnitten der IC gebildet sind, die relativ weit entfernt von dem Eingangstaktsignal sind, üblicherweise mit dem Signal CLK_OUT versorgt werden. So empfangen alle Vorrichtungen auf der IC Taktsignale, die zeitlich ausgerichtet sind.

Die DLL stellt den Zeitbetrag, um den das Signal CLK_OUT relativ zu dem Signal REF_CLK verzögert wird, durch ein Vergleichen des Signals REP CLK mit einem Rückkopplungstaktsignal FB_CLK ein. Das Signal FB_CLK ist im wesentlichen eine verzögerte Version des Signals CLK_OUT. Das Signal FB_CLK wird durch eine Rückkopplungsverzögerungsschaltung verzögert, die die Laufzeitverzögerung bzw. Ausbreitungsverzögerung durch eine integrierte Schaltung modelliert. Die Zeitverzögerung des Signals FB_CLK relativ zu dem Signal CLK_OUT ist z. B. proportional zu der Laufzeitverzögerung t_P der IC unter den vordefinierten Betriebsbedingungen oder gleich derselben. Da die externen Faktoren die Laufzeitverzögerung durch die IC beeinflussen, beeinflussen dieselben auch die Zeitverzögerung, die durch die Rückkopplungsverzögerungsschaltung eingeführt wird.

Das Signal CLK_OUT ist im wesentlichen eine verzögerte Version des Signals REF_CLK. Die Verzögerung des Signals CLK_OUT wird durch eine Vorwärtsverzögerungsschaltung eingestellt, die eine Vorwärtsverzögerungsleitung aufweist, wie z. B. eine vorbestimmte Anzahl von Puffern oder Invertern, die in Serie miteinander geschaltet sind. Die Länge der Vorwärtsverzögerungsleitung wird basierend auf einem Vergleich des Signals REF_CLK mit dem Rückkopplungstaktsignal FB_CLK eingestellt, um dadurch die Verzögerung des Signals CLK_OUT einzustellen und das Signal CLK_OUT mit dem Signal REF_CLK an dem Ende des Taktbaumes zeitlich auszurichten. So werden Veränderungen cer Laufzeitverzögerung aufgrund der externen Faktoren ausgeglichen und die Taktsignale werden für einen Bereich von Betriebsbedingungen und -parametern zeitlich ausgerichtet.

Beim Entwerfen von DLLs wurde bisher ein Kompromiß zwischen in Konflikt stehenden Entwurfszielen benötigt. Das erste Entwurfsziel einer herkömmlichen DLL besteht darin, eine maximale Verzögerungszeit zu schaffen, die im wesentlichen gleich der längsten erwarteten Zykluszeit (d. h. der niedrigsten Betriebsfrequenz) des Signals REF_CLK ist, um eine Ausrichtung der Signale unter Betriebsbedingungen eines ungünstigsten Falls sicherzustellen. Das zweite Entwurfsziel besteht darin, eine hohe Auflösung, d. h. kleine Zeitinkremente, bei der Einstellung der Verzögerung des Signals CLK_OUT zu liefern, eine Zeitausrichtung der Takte zu maximieren und deshalb auch die Betriebsgeschwindigkeit der IC. Ein Erfüllen dieser beider Ziele resultiert in einer DLL, die eine Verzögerungsleitung mit einer Mehrzahl leistungsverbrauchender Verzögerungsstufen benötigt. Die Mehrzahl an Verzögerungsstufen liefert die hohe Auflösung und den breiten Frequenzeinstellungsbereich, verbraucht jedoch große Mengen an Leistung und Zeit, um einen verriegelten Zustand zu erreichen, bei dem die Taktsignale ausgerichtet sind. Ferner verbrauchen derartige lange Verzögerungsstufen wertvollen Raum auf dem Substrat der integrierten Schaltung.

Deshalb wird in der Technik eine DLL benötigt, die eine relativ hohe Auflösung mit relativ wenigen Verzögerungsstufen erzielt.

Ferner wird in der Technik eine DLL benötigt, die eine bestimmte Verzögerungszeit mit weniger Verzögerungsstufen erzielt.

Es ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungsregelschleifenschaltung mit verbesserten Charakteristika, eine integrierte Schaltung mit verbesserten Charakteristika oder ein verbessertes Verfahren zum Setzen der Dauer einer Einheitszeitverzögerung in einer Verzögerungsregelschleifenschaltung auf einen erwünschten Wert zu schaffen.

Diese Aufgabe wird durch eine Verzögerungsregelschleifenschaltung gemäß Anspruch 1, eine integrierte Schaltung gemäß Anspruch 8 oder ein Verfahren gemäß Anspruch 14 gelöst.

Die vorliegende Erfindung liefert eine Verzögerungsregelschleifenschaltung zur zeitlichen Ausrichtung eines Referenztaktsignals mit einem internen Rückkopplungstaktsignal, die Veränderungen der Laufzeitverzögerung einer integrierten Schaltung verfolgt.

Die Erfindung weist in einer Form derselben einen variablen Spannungsregler und eine Vorwärtsverzögerungsschaltung auf. Der variable Spannungsregler empfängt eine externe Versorgungsspannung und gibt eine variable Versorgungsspannung aus. Die Vorwärtsverzögerungsschaltung wird durch die variable Versorgungsspannung mit Leistung versorgt.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Einheitszeitverzögerung durch ein Einstellen des Spannungspegels der variablen Versorgungsspannung auf einen vorbestimmten Wert eingestellt wird. So ist die DLL auf spezifische Anwendungen zugeschnitten.

Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß die Einheitsverzögerungszeit erhöht werden kann, wodurch tatsächlich die Vorwärtsverzögerungsleitung verlängert wird, ohne daß zusätzliche Verzögerungsstufen hinzugefügt werden oder der Entwurf der DLL verändert wird.

Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß die Einheitsverzögerungszeit gesenkt werden kann, wodurch die Auflösung der DLL erhöht wird, ohne daß die Anzahl von Verzögerungsstufen gesenkt oder der Entwurf der DLL verändert wird.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beigefügten Zeichnungen näher erläutert, wobei entsprechende Bezugszeichen in den mehreren Ansichten entsprechende Teile anzeigen. Es zeigen:
Fig. 1 ein Blockdiagramm einer herkömmlichen DLL;
Fig. 2 ein Blockdiagramm der DLL der vorliegenden Erfindung;
Fig. 3 ein Zeitdiagramm, das die umgekehrte Beziehung zwischen der Versorgungsspannung der Vorwärtsverzögerungsschaltung und der Einheitszeitverzögerung der DLL aus Fig. 2 zeigt; und
Fig. 4 ein schematisches Diagramm eines Ausführungsbeispiels des variablen Spannungsreglers aus Fig. 2.
Bezug nehmend auf Fig. 1 ist ein Blockdiagramm einer herkömmlichen DLL-Schaltung gezeigt. Die DLL-Schaltung 10 umfaßt eine Vorwärtsverzögerungsschaltung 12, eine Rückkopplungsverzögerungsschaltung 14, eine Vergleichsschaltung COMP 16 und eine Steuerungsschaltung CTRL 18. Üblicherweise ist die DLL-Schaltung 10 auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 20, wie z. B. einem Chip eines dynamischen Direktzugriffsspeichers (DRAM), gebildet oder gemeinsam mit derselben gehäust und mit derselben verbunden. Allgemein empfängt die DLL-Schaltung 10 ein Referenztaktsignal REF_CLK 22, vergleicht das Signal REF_CLK 22 mit einem Rückkopplungstaktsignal FB_CLK 24 und gibt ein Ausgangstaktsignal CLK_OUT 26 zumindest teilweise basierend auf dem Vergleich aus. Der Vergleich wird iterativ wiederholt, bis das Signal REF_CLK 22 zeitlich mit dem Signal FB_CLK 24 ausgerichtet ist, wobei so sichergestellt wird, daß das Signal CLK_OUT 26 an dem Ende des Taktbaums die korrekte Phase aufweist.
Die Vorwärtsverzögerungsschaltung 12 ist elektrisch mit der CTRL-Schaltung 18 verbunden und empfängt ein Signal CTRL 28 von derselben. Die Vorwärtsverzögerungsschaltung 12 empfängt das Signal REF_CLK 22 und gibt das Signal CLK_OUT 26 aus, das allgemein eine verzögerte Version des Signals REF_CLK 22 ist. Der Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 12 das Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, hängt zumindest teilweise von dem CTRL-Signal 28 ab. Die Vorwärtsverzögerungsschaltung 12 umfaßt eine Mehrzahl von Verzögerungselementen (nicht gezeigt), wie z. B. Puffer oder Inverter, die in Serie geschaltet sind. Jedes der Verzögerungselemente weist eine Verzögerungszeit von einer Einheitsverzögerung, oder t_U, auf. Eine Einheitsverzögerung kann jeder Zeitraum sein, der geeignet für die Anwendung auf die DLL 10 ist, wie z. B. einige 10, 100 oder 1000 Pikosekunden oder länger.
Die Rückkopplungsverzögerungsschaltung 14 ist elektrisch mit der Vorwärtsverzögerungsschaltung 12 verbunden und empfängt von derselben das Signal CLK_OUT 26. Die Rückkopplungsverzögerungsschaltung 14 ist ferner elektrisch mit dem Signal COMP 16 der Vergleichsschaltung verbunden und gibt das Signal FB_CLK 24 an dieselbe aus, wobei dasselbe allgemein eine verzögerte Version des Signals CLK_OUT 26 ist. Das Signal FB_CLK 24 ist relativ zu dem Signal CLK_OUT 26 um eine Rückkopplungsverzögerungszeit t_FB verzögert. Die Rückkopplungsverzögerungszeit t_FB ist z. B. im wesentlichen gleich der Laufzeitverzögerung t_P des Signals REF_CLK 22 durch die IC 20. Die Rückkopplungsverzögerungsschaltung 14 umfaßt eines oder mehrere Verzögerungselemente (nicht gezeigt), wie z. B. Puffer oder Inverter, die das Signal FB_CLK 24 relativ zu dem Signal CLK_OUT 26 um die Rückkopplungszeit t_FB verzögern. Die Rückkopplungsverzögerungsschaltung modelliert über die Rückkopplungsverzögerungszeit t_FBdie Laufzeitverzögerung durch die IC 20 über einen vordefinierten Bereich von Betriebsbedingungen und -parametern.
Die Vergleichsschaltung COMP 16 empfängt die Signale REF_CLK 22 und FB_CLK 24. Die Vergleichsschaltung 16 vergleicht das Signal REF_CLK 22 mit dem Signal FB_CLK 24 und gibt ein COMP-Signal 30 an die Steuerungsschaltung CTRL 18 aus. Die Vergleichsschaltung COMP 16 weist einen herkömmlichen Aufbau und einen herkömmlichen Entwurf auf, wie z. B. ein Phasendetektor, und ist Fachleuten auf diesem Gebiet bekannt. Das COMP-Signal 30 zeigt die Phase des Signals REF_CLK 22 relativ zu dem Signal FB-CLK 24 an und zeigt so an, ob das Signal REF_CLK 22 dem Signal FB_CLK 24 vorauseilt oder nacheilt.
Die Steuerungsschaltung CTRL 18 ist elektrisch mit der COMP-Schaltung 16 und mit der Vorwärtsverzögerungsschaltung 12 verbunden. Die CTRL-Schaltung 18 gibt das CTRL-Signal 28 an die Vorwärtsverzögerungsschaltung 12 aus und empfängt das COMP-Signal 30 von der COMP-Schaltung 16. Abhängig zumindest teilweise von dem COMP-Signal 30 stellt die CTRL- Schaltung 18 das CTRL-Signal 28 ein, um dadurch den Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 12 das Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, zu erhöhen, zu senken oder unverändert zu lassen, d. h. das CTRL-Signal 28 stellt die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 ein. Die Steuerungsschaltung CTRL 18 ist z. B. als ein Schieberegister konfiguriert, das bewirkt, daß gespeicherte Daten basierend auf dem Phasenunterschied zwischen dem Signal REF_CLK 22 und dem Signal FB_CLK 24 um eine Bitposition nach rechts oder links bewegt werden, wie für Fachleute auf diesem Gebiet ersichtlich ist.
Im Gebrauch wird das Signal REF_CLK 22 durch z. B. ein externes Taktnetz (nicht gezeigt) an die DLL-Schaltung 10 geliefert. Auf einen Betriebsbeginn hin wird die DLL-Schaltung 10 derart rückgesetzt, daß die Vorwärtsverzögerungsschaltung 12 im wesentlichen keine Verzögerung einführt. Das Signal REF_CLK 22 wird so im wesentlichen unverzögert durch die Vorwärtsverzögerungsschaltung 12 geleitet. Das Signal CLK_OUT 26, d. h. die nicht verzögerte Version des Signals REF_CLK 22, das aus der Vorwärtsverzögerungsschaltung 12 hervorgeht, wird an die Rückkopplungsverzögerungsschaltung 14 geliefert, die das Signal FB_CLK 24 ausgibt. Das Signal FB_CLK 24 wird relativ zu dem Signal REF_CLK 22 um t_FB verzögert. Das Signal FB_CLK 24 wird durch die Vergleichsschaltung COMP 16 mit dem Signal REF_CLK 22 verglichen. Die COMP-Schaltung 16 bestimmt das Phasenverhältnis der Signale und gibt das COMP-Signal 30, das dieses Phasenverhältnis anzeigt, an die Steuerungsschaltung CRTL 18 aus.
Die Steuerungsschaltung CTRL 18 wiederum gibt das Signal CTRL 28 aus, um, falls nötig, die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 einzustellen. Unter der Annahme, daß die Signale REF_CLK 22 und FB_CLK 24 exakt in Phase sind, setzt das Signal CTRL 28 die Vorwärtsverzögerungsschaltung 12, um keine zusätzliche Verzögerung zu dem Signal CLK_OUT 26 relativ zu dem Signal REF_CLK 22 hinzuzufügen. So ist CLK_OUT 26 der DLL 10 zu Beginn mit der Laufzeitverzögerung der IC 20 ausgerichtet. Wenn sich die Betriebsbedingungen der IC 20 verändern und die Laufzeitverzögerung t_P derselben zu- oder abnimmt, verändert sich t_FB entsprechend. Der oben beschriebene Vergleich des Signals REF_CLK 22 mit dem Signal FB_CLK 24 wird wiederholt, wobei die Veränderung an t_P durch eine entsprechende Veränderung an t_FB verfolgt wird. Die Veränderung an t_FB verändert entsprechend die Verzögerung des Signals FB_CLK 24 und so verfolgt die Länge der Zeit, um die die Vorwärtsverzögerungsschaltung 12 CLK_OUT 26 relativ zu dem Signal REF_CLK 22 verzögert, die Veränderung an t_P. Um über die Fähigkeit zu verfügen, die Takte in allen Fällen auszurichten, muß die Verzögerungsleitung der Vorwärtsverzögerungsschaltung 12 in der Lage sein, die Verzögerung des Signals CLK_OUT 26 bis zu der Länge der Zykluszeit der niedrigsten Betriebsfrequenz des Signals REF_CLK 22 und/oder der IC 20 zu erhöhen.
Bezug nehmend auf Fig. 2 ist ein Blockdiagramm eines Ausführungsbeispiels einer DLL der vorliegenden Erfindung gezeigt. Die DLL 50 umfaßt eine Vorwärtsverzögerungsschaltung 52, eine Rückkopplungsverzögerungsschaltung 54, eine Komparatorschaltung COMPCKT 56 und eine Steuerungsschaltung CTRL 58. Die DLL 50 umfaßt ferner einen variablen Spannungsregler 62. Die DLL-Schaltung 50 ist z. B. auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 70, wie z. B. einem Chip eines dynamischen Direktzugriffsspeichers (DRAM), gebildet oder gemeinsam mit derselben gehäust und mit derselben verbunden. Allgemein wird, wie im folgenden besonders beschrieben ist, während eines Entwurfs und/oder eines Parametertestens der DLL-Schaltung 50 die Ausgangsspannung des variablen Spannungsreglers 62 gesetzt, um dadurch die Dauer der Einheitsverzögerungszeit t_U einzustellen und zu setzen.
Die Vorwärtsverzögerungsschaltung 52 empfängt ein Signal REF_CLK 72 und ist mit sowohl der Steuerungsschaltung CTRL 58 als auch dem variablen Spannungsregler 62 verbunden. Die Vorwärtsverzögerungsschaltung 52 gibt ein Takt-Aus-Signal CLK_OUT 76 aus, das im wesentlichen eine verzögerte Version des Signals REF_CLK 72 ist. Insbesondere ist die Vorwärtsverzögerungsschaltung 52 elektrisch mit der CTRL-Schaltung 58 verbunden und empfängt das Signal CTRL 78 von derselben. Die Vorwärtsverzögerungsschaltung 52 gibt das Signal CLK_OUT 76 als ein Ausgangssignal aus. Das Signal CLK_OUT 76 wird auch wieder zurück zu der Rückkopplungsverzögerungsschaltung 52 geführt. Der Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 52 das Signal CLK_OUT 76 relativ zu dem Signal REF_CLK 72 verzögert, hängt zumindest teilweise von dem CTRL-Signal 78 ab. Die Vorwärtsverzögerungsschaltung 52 umfaßt eine Mehrzahl von Verzögerungselementen 52a, . . . 52z (nur zwei sind gezeigt), wie z. B. Inverter- oder Pufferpaare. Die Verzögerungselemente 52a, . . . 52z sind elektrisch in Serie geschaltet. Jedes Verzögerungselement 52a, . . . 52z, d. h. jedes Puffer- oder Inverterpaar, weist eine Verzögerungszeit von einer Einheitsverzögerung oder t_U auf. Eine Einheitsverzögerung kann jeder Zeitraum sein, der geeignet für die Anwendung auf die DLL 50 ist, wie z. B. einige zehn, hundert oder tausend Picosekunden oder länger.
Die Rückkopplungsverzögerungsschaltung 54 empfängt das Signal CLK CUT 76. Die Rückkopplungsverzögerungsschaltung 54 ist elektrisch mit der Vergleichsschaltung COMPCKT 56 verbunden. Die Rückkopplungsverzögerungsschaltung 54 gibt das Signal FB_CLK 74 an die Vergleichsschaltung COMPCKT 56 aus. Das Signal FB_CLK 74 ist im wesentlichen eine verzögerte Version des Signals CLK_OUT 76. Das Signal FB_CLK 74 ist relativ zu dem Signal CLK_OUT 76 um eine Rückkopplungsverzögerungszeit t_FB verzögert. Die Rückkopplungsverzögerungszeit t_FB ist im wesentlichen gleich der Laufzeitverzögerung t_P des Signals REF_CLK 72 durch die IC 70 und verfolgt Veränderungen an der Laufzeitverzögerung durch die IC 70 aufgrund der zuvor genannten externen Faktoren. So verfolgt die Rückkopplungsverzögerungszeit t_FB, wenn sich die Betriebsbedingungen und -parameter der IC 70 verändern, jede Veränderung an t_P. Die Rückkopplungsverzögerungsschaltung 54 umfaßt eines oder mehrere Verzögerungselemente (nicht gezeigt), die das Signal FB_CLK 74 relativ zu dem Signal CLK_OUT 76 um die Rückkopplungszeit t_FB verzögern, und die die Veränderungen der Laufzeitverzögerung t_P durch die IC 70 aufgrund der zuvor genannten externen Faktoren modellieren und/oder verfolgen.
Die Vergleichsschaltung COMPCKT 56 empfängt das Signal REF_CLK 72 und das Signal FB_CLK 74. COMPCKT 56 vergleicht das Signal REF_CLK 72 mit dem Signal FB_CLK 74 und gibt das Signal COMP 80 an die Steuerungsschaltung CTRL 58 aus. Die Vergleichsschaltung COMPCKT 56 weist einen herkömmlichen Aufbau und einen herkömmlichen Entwurf auf, wie z. B. ein Phasendetektor, und ist Fachleuten auf diesem Gebiet bekannt.
Die Steuerungsschaltung CTRL 58 ist elektrisch mit COMPCKT 56 und der Vorwärtsverzögerungsschaltung 52 verbunden. Die CTRL-Schaltung 58 empfängt das COMP-Signal 80 von COMPCKT 56 und gibt das Signal CTRL 78 an die Vorwärtsverzögerungsschaltung 52 aus. Zumindest teilweise abhängig von dem COMP-Signal 82 stellt die CTRL-Schaltung 58 das CTRL-Signal 78 ein, um dadurch den Zeitbetrag, um den die Vorwärtsverzögerungsschaltung 54 das Signal CLK_OUT 76 relativ zu REF_CLK 72 verzögert, zu erhöhen, zu erniedrigen oder unverändert zu lassen. Die Steuerungsschaltung CTRL 58 ist z. B. als ein Schieberegister konfiguriert, das bewirkt, daß gespeicherte Daten basierend auf dem Unterschied zwischen dem Signal REF_CLK 72 und dem Signal FB_CLK 74, wie durch das COMP-Signal 82 angezeigt wird, um eine Bitposition nach rechts oder links bewegt werden, wie für Fachleute auf diesem Gebiet ersichtlich ist.
Der variabel Spannungsregler (VVR) 62 ist elektrisch mit einer Spannung V_EXT verbunden, die z. B. durch eine externe Spannungsversorgung oder eine Spannungsversorgung auf der IC 70 (keine derselben ist gezeigt) bereitgestellt wird. Der VVR 62 ist außerdem elektrisch mit der Vorwärtsverzögerungsschaltung 52 verbunden. Der VVR 62 liefert eine Spannung V_VVR an die Vorwärtsverzögerungsschaltung 52. V_VVR ist elektrisch mit einem Versorgungsspannungseingang 84 der Vorwärtsverzögerungsschaltung 52 verbunden. V_VVR ist die Versorgungsspannung für die Vorwärtsverzögerungsschaltung 52 und so für jede der Verzögerungseinheiten 52a, . . . 52z, die in derselben enthalten sind. Wie im folgenden insbesondere erklärt ist, wird V_VVR während eines Entwurfs und/oder Parametertestens der DLL 50 und/oder der IC 70 gesetzt, um dadurch die Dauer der Einheitsverzögerungszeit t_U zu setzen.
Die Laufzeitverzögerungszeit eines Signals durch eine bestimmte Verzögerungseinheit, d. h. ein Inverter/Puffer- Paar, variiert umgekehrt zu der Versorgungsspannung, die an die Verzögerungseinheit geliefert wird. So variiert die Einheitsverzögerungszeit t_U einer Verzögerungseinheit umgekehrt zu der an dieselbe angelegten Spannung. Wenn die Versorgungsspannung z. B., mit der eine Verzögerungseinheit verbunden ist, zunimmt, nimmt die Einheitsverzögerungszeit dieser Verzögerungseinheit ab. Umgekehrt nimmt, wenn die Versorgungsspannung, mit der eine Verzögerungseinheit verbunden ist, abnimmt, die Einheitsverzögerungszeit t_U dieser Verzögerungseinheit zu. Die umgekehrte Beziehung zwischen der Versorgungsspannung und der Einheitsverzögerungszeit t_U ist über in etwa den empfohlenen Betriebsversorgungsspannungsbereich einer typischen Verzögerungseinheit und/oder typischer Inverter/Puffer zu beobachten, die verbunden sind, um eine typische Verzögerungseinheit zu bilden. Der tatsächliche Betrag der Veränderung der Einheitsverzögerungszeit t_U hinsichtlich einer entsprechenden und inversen Veränderung der Versorgungsspannung hängt zumindest teilweise von der Technologie, wie z. B. CMOS (Komplementär- Metalloxid-Halbleiter) oder einer Transistor-zu-Transistor- Logik (TTL), der Inverter/Puffer-Paare ab.
V_VVR ist mit der Vorwärtsverzögerungsschaltung 52 verbunden und wiederum mit jeder der Verzögerungseinheiten 52a, . . . 52z, die in derselben enthalten sind. Eine Veränderung an V_VVR spiegelt sich in einer entsprechenden und umgekehrten Veränderung der Einheitsverzögerungszeit t_U für jede der Verzögerungseinheiten 52a, . . . 52z innerhalb der Vomärtsverzögerungsschaltung 52 wieder. So wird die Einheitszeitverzögerung t_U der Verzögerungseinheiten 52a, . . . 52z durch ein Setzen des Pegels von V_VVR auf einen erwünschten Wert gesetzt. Das Verfahren des Setzens des Pegels von V_VVR ist im folgenden besonders beschrieben.
Die umgekehrte Beziehung zwischen V_VVR und der Einheitszeitverzögerung t_U ist in Fig. 3 gezeigt. Das Signal REF_CLK 72weist unter bestimmten Betriebsbedingungen eine im wesentlichen konstante Frequenz auf. Das Signal CLK_OUT 76, das mit V_VVR erzielt wird, die auf einen relativ hohen Pegel gesetzt ist, wie z. B. in etwa die obere Grenze des empfohlenen Versorgungsspannungsbereichs für die IC 70 oder die DLL 50, wird durch das Signal CLK_OUT 76 (V_{VVR_HI}) angezeigt. Umgekehrt wird das Signal CLK_OUT 76, das erhalten wird, wenn V_VVR auf einen relativ niedrigen Pegel gesetzt ist, wie z. B. im wesentlichen die untere Grenze des empfohlenen Versorgungsspannungsbereichs für die IC 70 oder die DLL 50, durch das Signal CLK_OUT 76 (V_{VVR_LOW}) angezeigt. Die Einheitszeitverzögerung t_U des Signals CLK_OUT 76 (V_{VVR_HI}) wird durch die Einheitszeitverzögerung t_{U_HI} angezeigt, wohingegen die Einheitszeitverzögerung t_U des Signals CLK_OUT 76 (V_{VVR_LOW}) durch die Einheitszeitverzögerung t_{U_LOW} angezeigt wird. Die Einheitszeitverzögerung t_{U_HI} ist von relativ kurzer Dauer, wohingegen die Einheitszeitverzögerung t_U des Signals CLK_OUT 76 (V_{VVR_LOW}) von relativ langer Dauer ist. Kurz gesagt nimmt mit zunehmendem V_VVR die Einheitszeitverzögerung t_U auf t_{U_HI} ab, und mit abnehmendem V_VVR nimmt die Einheitszeitverzögerung t_U auf t_{U_LOW} zu. So wird die Einheitszeitverzögerung t_U zumindest teilweise abhängig von dem Pegel von V_VVR gesetzt.
Die Fähigkeit, die Einheitszeitverzögerung t_U durch die Anlegung einer variablen V_VVR an die Vorwärtsverzögerungsschaltung 52 und so an Verzögerungseinheiten 52a, . . . 52z zu setzen, liefert unterschiedliche Vorteile. Die Einheitszeitverzögerung t_U für die DLL 50 wird einstellbar über den Pegel von V_VVR gesetzt, die an die Vorwärtsverzögerungsschaltung 52 angelegt wird, um dadurch die DLL 50 auf eine bestimmte beabsichtigte Anwendung anzupassen. Die DLL 50 ist z. B. für Anwendungen angepaßt, bei denen eine feine Verriegelung zwischen den Taktsignalen erwünscht wird, und bei denen die Zeit, die erforderlich ist, um einen verriegelten Zustand zu erzielen, nicht als wesentlich betrachtet wird, durch die Anlegung eines höheren Pegels von V_VVR an die Vorwärtsverzögerungsschaltung 52. Der höhere Pegel von V_VVR reduziert die Einheitsverzögerungszeit t_U und erhöht dadurch die Auflösung der DLL 50, da die Ausrichtung des Signals REF_CLK 72 mit dem Signal FB_CLK 74 in kleineren Zeitinkrementen auftritt, d. h. der reduzierten Einheitsverzögerungszeit t_{U_HI}. Die höhere Auflösung der DLL 50 wiederum liefert eine feinere Verriegelung, d. h. eine engere Ausrichtung, zwischen dem Signal REF_CLK 72 und dem Signal FB_CLK 74. So ist es bei derartigen Anwendungen wünschenswert, einen höheren Pegel von V_VVR anzulegen. Derartige Anwendungen würden z. B. Anwendungen umfassen, bei denen das Referenztaktsignal bei dem höheren Betriebsfrequenzbereich der DLL 50 oder nahe desselben ist, und/oder wo eine feine Verriegelung/Ausrichtung gegenüber schnelleren Verriegelungszeiten bevorzugt wird.
Ähnlich ist die DLL 50 für Anwendungen angepaßt, die eine reduzierte Verriegelungszeit und nur eine "grobe" Verriegelung zwischen den Taktsignalen erfordern, durch die Anlegung eines niedrigeren Pegels von V_VVR an die Vorwärtsverzögerungsschaltung 52. Der niedrigere Pegel von V_VVR erhöht die Einheitsverzögerungszeit auf t_{U_LOW}. So müssen weniger inkrementelle Zeitverzögerungseinheiten t_{U_LOW} eingeführt werden, um einen Grobverriegelungszustand zwischen den Taktsignalen zu erzielen. Deshalb wird die Zeit, die benötigt wird, um einen Verriegelungszustand zu erzielen, reduziert. Derartige Anwendungen würden z. B. Anwendungen umfassen, bei denen das Referenztaktsignal eine relativ niedrige Betriebsfrequenz aufweist und/oder die nur einen Grobverriegelungszustand erfordern.
Wie oben angemerkt ist, wird V_VVR während eines Entwurfs und/oder Parametertestens der DLL 50 und/oder der IC 70 gesetzt, um dadurch die Dauer der Einheitsverzögerungszeit t_U zu setzen. Bezug nehmend auf Fig. 4 ist ein Ausführungsbeispiel eines VVR der vorliegenden Erfindung gezeigt. Der VVR 62 ist z. B. auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 70 gebildet oder gemeinsam mit derselben gehäust und mit derselben verbunden. Der VVR 62umfaßt einen Operationsverstärker (op-amp) 102, einen Transistor 104 und eine Spannungsteilerschaltung 106.
Der op-amp 102 umfaßt Eingänge 102a und 102b und einen Ausgang 102c. Der Eingang 102a ist elektrisch mit V_REF, einer intern erzeugten Referenzspannungsversorgung, verbunden und der Eingang 102b ist elektrisch mit einem Knoten 108 und so einer Spannung V_FB verbunden. Der Ausgang 102c ist mit dem Transistor 104 verbunden.
Der Transistor 104, wie z. B. ein p-Kanal-Feldeffekttransistor (PFET), ist zwischen V_EXT und die Spannungsteilerschaltung 106 geschaltet, wobei der Ausgang 102c des op-amp 102 das Gate des Transistors 104 steuert. Der Transistor 104 arbeitet in Verbindung mit dem op-amp 102, um V_REF im wesentlichen gleich V_FB zu halten. Insbesondere erfaßt der op-amp 102 jeden Rückgang bei V_FB und senkt die Spannung an dem Ausgang 102c, was wiederum den Transistor 104 weiter öffnet, d. h. der Stromfluß durch den Transistor 104 nimmt zu, wodurch die Spannung über die Spannungsteilerschaltung 106 zunimmt und V_FB im wesentlichen gleich V_REF gehalten wird.
Die Spannungsteilerschaltung 106 umfaßt den Knoten 108 und Widerstände R1 und R2. Der Ausgang 102c des op-amp 102 ist elektrisch durch den Widerstand R1 mit dem Knoten 108 verbunden und der Knoten 108 ist durch den Widerstand R2 mit einem Massepotential verbunden. Der Knoten 108 ist direkt elektrisch mit dem Eingang 102b des op-amp 102 verbunden. V_FB ist die Spannung an dem Knoten. 108, wobei so der Eingang 102b elektrisch mit V_FB verbunden ist. V_FB wird durch das Verhältnis des Wertes des Widerstandes R2 zu der Summe der Werte der Widerstände R1 und R2 bestimmt. Insbesondere gilt V_FB = V_VVR (R2/(R1+R2)). Folglich gilt V_VVR = V_FB ((R1+R2)/R2). Deshalb wird V_VVR durch ein Einstellen des Verhältnisses der Werte von R1 und. R2, wie z. B. durch ein Lasertrimmen und/oder eine Maskenveränderung, gesetzt, um die physischen Abmessungen der Widerstände zu verändern.
Durch ein Setzen und/oder Einstellen des Verhältnisses der Widerstandswerte der Widerstände R1 und R2 wird ein erwünschter Wert von V_VVR erzielt. Die Vorwärtsverzögerungsschaltung 14 wird mit V_VVR versorgt. Wie oben beschrieben ist, variiert die Einheitszeitverzögerung t_U umgekehrt zu der Spannung, die an die Verzögerungseinheiten 52a, . . . 52z angelegt wird. Deshalb wird t_U durch ein Setzen von V_VVR durch die Einstellung des Verhältnisses der Widerstandswerte von R1 und R2 auf einen erwünschten Wert gesetzt und die DLL 50 wird schnell und ohne weiteres während der Herstellung und/oder Verarbeitung ohne den Bedarf nach einem Neuentwurf oder separaten Herstellungsdurchläufen auf unterschiedliche Anwendungsanforderungen angepaßt.

Claims

1. Verzögerungsregelschleifenschaltung, die ein Referenztaktsignal (REF_CLK) empfängt, wobei die Verzögerungsregelschleifen-(DLL-)Schaltung ein Ausgangstaktsignal derselben zeitlich mit einem internen Rückkopplungstaktsignal (FB_CLK) ausrichtet, wobei die DLL- Schaltung folgende Merkmale aufweist:
einen variablen Spannungsregler (62), der zum Empfangen einer externen Versorgungsspannung konfiguriert ist, wobei eine variable Versorgungsspannung durch den variablen Spannungsregler (62) ausgegeben wird; und
eine Vorwärtsverzögerungsschaltung (52), die zumindest teilweise durch die variable Versorgungsspannung mit Leistung versorgt wird, wobei die Vorwärtsverzögerungsschaltung (52) das Referenztaktsignal (REF_CLK) empfängt, wobei die Vorwärtsverzögerungsschaltung das Ausgangstaktsignal ausgibt, und wobei die Vorwärtsverzögerungsschaltung das Ausgangstaktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal (REF_CLK) verschiebt.

2. Verzögerungsregelschleifenschaltung gemäß Anspruch 1, bei der die Vorwärtsverzögerungsschaltung (52) eine Mehrzahl von Verzögerungseinheiten (52a, . . . 52z) umfaßt, die elektrisch in Serie miteinander geschaltet sind, wobei jede der Verzögerungseinheiten elektrisch mit der variablen Versorgungsspannung verbunden ist und durch dieselbe mit Leistung versorgt wird.

3. Verzögerungsregelschleifenschaltung gemäß Anspruch 2, bei der jede der Mehrzahl von Verzögerungseinheiten (52a, . . . 52z) entweder ein Inverterpaar oder ein Pufferpaar aufweist.

4. Verzögerungsregelschleifenschaltung gemäß einem der Ansprüche 1 bis 3, bei der die DLL ferner folgende Merkmale aufweist:
eine Rückkopplungsverzögerungsschaltung (54), die das Ausgangstaktsignal empfängt und ein Rückkopplungstaktsignal ausgibt;
eine Komparatorschaltung (COMPCKT), die das Rückkopplungstaktsignal und das Referenztaktsignal empfängt, wobei die Komparatorschaltung ein Vergleichssignal ausgibt, das die Phase des Referenztaktsignals (REF_CLK) relativ zu dem Rückkopplungstaktsignal (FB_CLK) anzeigt; und
eine Steuerungsschaltung (CTRL), die das Vergleichssignal empfängt und ein Steuerungssignal ausgibt, wobei das Steuerungssignal durch die Vorwärtsverzögerungsschaltung (52) empfangen wird.

5. Verzögerungsregelschleifenschaltung gemäß einem der Ansprüche 1 bis 4, bei der der variable Spannungsregler (62) folgende Merkmale aufweist:
einen Operationsverstärker, der einen ersten und einen zweiten Eingang und einen Ausgang aufweist, wobei der erste Eingang elektrisch mit einer Referenzspannungsversorgung verbunden ist, und wobei der zweite Eingang elektrisch mit einer Rückkopplungsspannung verbunden ist;
eine Spannungsteilerschaltung; und
einen Transistor, der elektrisch zwischen eine externe Versorgungsspannung, den Ausgang des Operationsverstärkers und die Spannungsteilerschaltung geschaltet ist, wobei der Transistor den Fluß eines Stroms von der externen Versorgungsspannung durch die Spannungsteilerschaltung zumindest teilweise abhängig von einem Spannungspegel des Ausgangs des Operationsverstärkers steuert.

6. Verzögerungsregelschleifenschaltung gemäß Anspruch 5, bei der die Spannungsteilerschaltung zumindest zwei Widerstände umfaßt, die mit einem gemeinsamen Knoten verbunden sind, wobei der zweite Eingang der Spannungsteilerschaltung elektrisch mit dem gemeinsamen Knoten verbunden ist, um dadurch die Rückkopplungsspannung mit dem zweiten Eingang zu verbinden.

7. Verzögerungsregelschleifenschaltung gemäß Anspruch 6, bei der die variable Versorgungsspannung durch ein Verhältnis von Widerstandswerten der zumindest zwei Widerstände der Spannungsteilerschaltung bestimmt wird.

8. Integrierte Schaltung (70) mit folgendem Merkmal:
einer Verzögerungsregelschleifenschaltung (50), wobei die Verzögerungsregelschleifenschaltung folgende Merkmale umfaßt:
einen variablen Spannungsregler (62), der zum Empfangen einer externen Versorgungsspannung konfiguriert ist, wobei eine variable Versorgungsspannung durch den variablen Spannungsregler (62) ausgegeben wird; und
eine Vorwärtsverzögerungsschaltung (52), die zumindest teilweise durch die variable Versorgungsspannung mit Leistung versorgt wird, wobei die Vorwärtsverzögerungsschaltung das Referenztaktsignal (REF_CLK) empfängt, wobei die Vorwärtsverzögerungsschaltung das Ausgangstaktsignal ausgibt, und wobei die Vorwärtsverzögerungsschaltung (52) das Ausgangstaktsignal einstellbar zeitlich relativ zu dem Referenztaktsignal verschiebt.

9. Integrierte Schaltung (70) gemäß Anspruch 8, bei der die Vorwärtsverzögerungsschaltung (52) eine Mehrzahl von Verzögerungseinheiten (52a, . . . 52z) umfaßt, die elektrisch in Serie miteinander geschaltet sind, wobei jede der Verzögerungseinheiten elektrisch mit der variablen Versorgungsspannung verbunden ist und durch dieselbe mit Leistung versorgt wird.

10. Integrierte Schaltung (70) gemäß Anspruch 9, bei der jede der Mehrzahl von Verzögerungseinheiten (52a, . . . 52z) entweder ein Inverterpaar oder ein Pufferpaar aufweist.

11. Integrierte Schaltung gemäß einem der Ansprüche 8 bis 10, bei der der variable Spannungsregler (62) folgende Merkmale aufweist:
einen Operationsverstärker, der einen ersten und einen zweiten Eingang und einen Ausgang aufweist, wobei der erste Eingang elektrisch mit einer Referenzspannungsversorgung verbunden ist, und wobei der zweite Eingang elektrisch mit einer Rückkopplungsspannung verbunden ist;
eine Spannungsteilerschaltung; und
einen Transistor, der elektrisch zwischen eine externe Versorgungsspannung, den Ausgang des Operationsverstärkers und die Spannungsteilerschaltung geschaltet ist, wobei der Transistor den Fluß eines Stroms von der externen Versorgungsspannung durch die Spannungsteilerschaltung zumindest teilweise abhängig von einem Spannungspegel des Ausgangs des Operationsverstärkers steuert.

12. Integrierte Schaltung gemäß Anspruch 11, bei der die Spannungsteilerschaltung zumindest zwei Widerstände umfaßt, die an einem gemeinsamen Knoten miteinander verbunden sind, wobei der zweite Eingang der Spannungsteilerschaltung elektrisch mit dem gemeinsamen Knoten verbunden ist, um dadurch die Rückkopplungsspannung mit dem zweiten Eingang zu verbinden.

13. Integrierte Schaltung gemäß Anspruch 12, bei der die variable Versorgungsspannung durch ein Verhältnis von Widerstandswerten der zumindest zwei Widerstände der Spannungsteilerschaltung bestimmt ist.

14. Verfahren zum Setzen der Dauer einer Einheitszeitverzögerung in einer Verzögerungsregelschleifenschaltung auf einen erwünschten Wert, mit folgenden Schritten:
Versorgen von Verzögerungseinheiten einer Vorwärtsverzögerungsleitung der Verzögerungsregelschleifenschaltung mit einer variablen Versorgungsspannung;
Messen der Einheitsverzögerungszeit; und
Einstellen der variablen Spannung, derart, daß die gemessene Einheitsverzögerungszeit im wesentlichen gleich dem erwünschten Wert ist.

15. Verfahren gemäß Anspruch 14, bei dem der Einstellungsschritt ein Einstellen des Verhältnisses von Widerstandswerten in einer Spannungsteilerschaltung eines variablen Spannungsreglers (62) aufweist, der die variable Versorgungsspannung liefert.

16. Verfahren gemäß Anspruch 14 oder 15, bei dem das Verhältnis von Widerstandswerten durch ein Lasertrimmen zumindest eines der Widerstände eingestellt wird.

17. Verfahren gemäß Anspruch 14 oder 15, bei dem das Verhältnis von Widerstandswerten während einer Herstellung der Verzögerungsregelschleifenschaltung eingestellt wird.