DE112012003149B4

DE112012003149B4 - System und Verfahren zum Steuern einer Kenngröße eines periodischen Signals

Info

Publication number: DE112012003149B4
Application number: DE112012003149.0T
Authority: DE
Inventors: Antonios Pialis; Robert Wang; Rajeevan Mahadevan; Navid Yaghini; Rafal Karakiewicz; Raymond Kwok Kei Tang; Sida Shen; Mark Andruchow; Zhoubin Li; Nicola Pantaleo; Mike Bichan
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-07-28
Filing date: 2012-07-10
Publication date: 2020-06-25
Anticipated expiration: 2032-07-11
Also published as: DE112012003149T5; US8829982B2; US20130027097A1; CN103828240A; US20130027099A1; US8581644B2; US8432203B2; CN103828240B; US20130027098A1; US20130027100A1; WO2013015977A1; US8664986B2; US20130027096A1; US20130027119A1; US8508270B2; US8513995B2

Abstract

System, das eine Phasenregelkreisschaltung (10) bereitstellt, wobei das System Folgendes umfasst:einen spannungsgesteuerten Oszillator, VCO (12), zum Einstellen einer Phasen- oder einer Frequenzkenngröße eines VCO-Ausgangssignals (14), wobei der spannungsgesteuerten Oszillator (12) einen ersten Eingangsanschluss (45) und einen Ausgangsanschluss (15), der das VCO-Ausgangssignal (14) bereitstellt, aufweist,einen Phasen- und Frequenzdetektor (20), der erste VCO-Eingangssignale (24) erzeugt, die einen Phasenunterschied zwischen dem VCO-Ausgangssignal (14) und einem Referenzsignal (16) und ob es einen Frequenzunterschied zwischen dem VCO-Ausgangssignal (14) und dem Referenzsignal (16) gibt, angeben,eine Umwandlungsschaltung (34, 40), die gekoppelt ist, um die ersten VCO-Eingangssignale (24) in digitale Worte (38) zu übersetzen, um das VCO-Ausgangssignal (14) einzustellen, undeine Steuerungsschaltung (22, 47), die zwischen einem Versorgungs- und einem Referenzanschluss (Vdd, Vss) verbunden ist, die eine Stromquelle und zumindest einen Digital-zu-Analog-Wandler (62, 64) umfasst, und die ein auf einer Eingabe der digitalen Worte (38) an den Digital-zu-Analog-Wandler(62, 64) beruhendes Integralpfadeingangssignal (isum) erzeugt, gekennzeichnet durcheine Langsamintegralpfadschaltung (48), die eine erste Transistorvorrichtung (126) und einen Tiefpassfilter (49) umfasst, wobei der Tiefpassfilter (49) verbunden ist, um das Integralpfadeingangssignal (isum) zu empfangen und einem ersten Anschluss (130) der ersten Transistorvorrichtung (126) eine von dem Tiefpassfilter (49) gefilterte Version des Integralpfadeingangssignals (isum) bereitzustellen, um eine Leitfähigkeit der ersten Transistorvorrichtung (126) zu steuern und ein erstes Einstellungssignal von der ersten Transistorvorrichtung (126) zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitzustellen, undeine Schnellintegralpfadschaltung (46), die eine zweite Transistorvorrichtung (122) umfasst, die verbunden ist, um das Integralpfadeingangssignal (isum) zu empfangen, das nicht von dem Tiefpassfilter (49) gefiltert worden ist, wobei das Integralpfadeingangssignal (isum) eine Leitfähigkeit der zweiten Transistorvorrichtung steuert, um ein zweites Einstellungssignal von der zweiten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitzustellen.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf Systeme, die eine Schaltung enthalten, die Kenngrößen von periodischen Signalen steuert. In einer Serie von Ausführungsformen ermöglicht die Erfindung eine Einstellung von Ausgangssignalen, die von einem Oszillator erzeugt werden.
HINTERGRUND
Die Phasenregelkreis-(PLL)-Schaltung ist eine Rückkopplungssteuerungsschaltung, die analog oder digital sein kann. Ein Phasendetektor entwickelt ein Einstellungssignal beruhend auf einem Vergleich zwischen der Ausgabe eines lokalen spannungsgesteuerten Oszillators (VCO) und einem Referenztakteingangssignal. Das Einstellungssignal wird verarbeitet, um eine modifizierte Eingabe an den VCO bereitzustellen, wodurch eine Phasen- oder Frequenzänderung an dem Oszillatorausgangssignal bewirkt wird. Phasenregelkreisschaltungen sind übliche Aufbaublöcke in einer gewöhnlichen integrierten Schaltung, die beispielsweise Synchronisierungslösungen in einer Bandbreite von Datenkommunikationsanwendungen mit Gigahertz-(GHz)-Rate bereitstellen. Allerdings erfordert eine Hochgeschwindigkeitsgenauigkeit in einigen Anwendungen, wie beispielsweise bei Basisstationen zur zellulären Kommunikation, die Verwendung von diskreten Komponenten.
Üblicherweise können PLLs als analog oder digital kategorisiert werden, aber es gibt zahlreiche Varianten, einschließlich der Kombination einer digitalen Phasendetektion mit der Phasendetektionsausgabe, die durch eine Ladungspumpe und einen analogen Schleifenfilter verarbeitet wird, um eine Spannungseingabe an den VCO bereitzustellen. Wie wohlbekannt ist, umfasst eine Ladungspumpe Schalter, die ein Laden des Kondensators in dem Schleifenfilter steuern, um Ladung zu akkumulieren. Man betrachte die 1. Eine vollständig digitale PLL-Lösung umfasst einen digitalen Phasendetektor, einen digitalen Filter und einen numerisch gesteuerten Oszillator. Sowohl analoge als auch digitale Implementierungen erzeugen typischerweise eine Proportionalkomponente bzw. eine Integralkomponente zum Bereitstellen einer Phasen- und Frequenzrückkopplungssteuerung für den Oszillator.
1A ist ein Diagramm auf hoher Ebene eines konventionellen PLLs, in den eine Ladungspumpe, ein analoger Schleifenfilter und ein Transkonduktanz-(G_m )-Verstärker einbezogen sind, wie auf vollständigere Weise in 1B dargestellt ist. Ein Phasen-Frequenz-Detektor (PFD) empfängt ein Referenztakteingangssignal von gewünschter Frequenz und ein Rückkopplungssignal von einem VCO. Der PFD kann eines von zahlreichen Designs aufweisen, einschließlich Typen, die auf Exklusiv-ODER-Gattern oder Flip-Flops beruhen, die ein Pulssignal ausgeben, das proportional zu einem positiven oder negativen Phasen- und Frequenzunterschied zwischen dem Taktsignal und dem Rückkopplungssignal ist.
In der Vergangenheit war es notwendig, die Ladungspumpe, den Schleifenfilter und den G_m-Verstärker bereitzustellen, um die vollständigen Swing-Up- und -Down-Signale von dem PFD an den VCO überzuleiten. Die Signale von dem PFD schalten Schalter in der Ladungspumpe ein und aus, wobei ein Spannungsdifferential ΔV über dem Widerstand R erzeugt wird. Diese kleine Signalspannung ΔV wird dann in den G_m-Verstärker eingegeben, der manchmal als ein Spannungs-zu-Strom-Wandler bezeichnet wird. Die Stromausgabe von dem G_m geht in den VCO. Durch diesen Prozess wird eine Verstärkung durch das Produkt des Ladungspumpenstroms und des Widerstandswerts von R, sowie durch den Betrieb des G_m-Verstärkers realisiert. Allerdings erfordert der analoge PLL eine große passive Vorrichtung in einem monolithischen Prozess und liefert einen Pfad, über den Rauschen in den VCO eintreten kann.
Der VCO kann eine dreistufige Oszillatorschaltung mit drei Invertern I₁ , I₂ , I₃ , sein, die in Serie gekoppelt sind, wie in 1C gezeigt ist. Unter der Annahme einer vorbestimmten Vorspannung oszilliert die Schaltung mit einer Frequenz f mit einer verknüpften Periode 1/f. Für diesen dreistufigen Ring beträgt die Gruppenverzögerung (oder die Phasenverschiebung) aller drei Stufen 360 Grad. Daher bedeutet dies, dass jede Stufe I₁ , I₂ , I₃ eine Verzögerung von 120 Grad aufweist, und aufgrund dieser Phasenverschiebung befinden sich die Knoten, die als N₁ , N₂ , N₃ , bezeichnet sind, zu jedem Zeitpunkt auf unterschiedlichen Potentialen. Wenn einer der Knoten beispielsweise nahe an V_DD ist, befindet sich ein anderer Knoten nahe an Masse (V_SS ) und der andere Knoten befindet sich an einem Potential zwischen V_DD und Masse.
Im Allgemeinen ist die gewünschte VCO-Frequenz f ein Vielfaches N der Referenztaktsignalfrequenz und wird durch den Block DIV/N dementsprechend faktorisiert, um das geeignete Rückkopplungssignal für einen Vergleich, der durch den PFD durchgeführt wird, bereitzustellen. Dies bewirkt ein Phasendifferenzausgangssignal, das eine Pulsbreite mit einer Zeitdauer in Proportion zu dem Phasenunterschied umfassen kann. Eine Ladungspumpe empfängt das Phasendifferenzausgangssignal und erzeugt einen Strom in Proportion zu dem Phasenunterschied. Die Stromausgabe durch die Ladungspumpe wird durch einen analogen Schleifenfilter zu dem VCO geschleift. Das Design des Schleifenfilters beeinflusst die Antwortzeit, die Bandbreite und die Stabilität. Die Kombination aus der Ladungspumpe und dem Schleifenfilter stellt zwei Signalkomponenten an den VCO bereit: eine Pulskomponente in Proportion zu dem Phasenunterschied und eine Integralkomponente, welche die Frequenzeinstellung beeinflusst.
Ein Vorteil des analogen PLL ist ein geringer Jitter. Allerdings können bei erhöhten Anforderungen nach einer größeren Geschwindigkeitspräzision selbst die analogen PLL-Implementierungen mit relativ geringem Rauschen, die bei geringeren Datengeschwindigkeiten als akzeptabel angesehen werden, bei einigen Gigahertz-Datenkommunikationen allzu rauschempfindlich sein. Beispielsweise kann ein Einstellen der Schleifenfilterkomponente auf eine gewünschte Antwortzeit und Stabilität bei einem analogen PLL dennoch zusätzliches Rauschen bewirken. Im Allgemeinen ist es wünschenswert, Designs zu entwickeln, welche den Einfluss von Rauschquellen weiter reduzieren. Eine andere Begrenzung von analogen PLL-Schaltungen ist, dass die analogen Ladungspumpen und Schleifenfilter Anforderungen nach einer Spannungseinstellung in einem weiten Bereich haben. Es wird immer schwieriger, diese zu erfüllen, sobald die Herstellungstechnologien sich über den 45 Nanometerknoten zu 28 nm Technologien und beispielsweise in Richtung 10 nm Leitungsbreiten bewegt haben. Beim Herstellen von analogen PLLs in Deep-Nanometer-Technologien gibt es auch Bedenken hinsichtlich relativ hoher Kondensator-Leckgeschwindigkeiten und im Allgemeinen Nachteile aufgrund einer Unfähigkeit, die Größen von analogen Komponenten mit den kleineren digitalen Komponenten zu skalieren.
2 stellt ein Beispiel eines vollständig digitalen PLLs dar. Gemein ist allen vollständig digitalen PLLs, dass analoge Schaltungsblöcke ersetzt werden, indem Signale, die von dem PFD empfangen werden, in digitale Signale umgewandelt werden, wobei Quantisierer oder Analog-zu-Digital-Wandler verwendet werden. Anstelle einer Ladungspumpe und eines analogen Schleifenfilters führt die digitale Implementierung digitale Wandlungen der Ausgangssignale durch, die von dem PFD erzeugt werden. Eine Eliminierung des Kondensators ermöglicht eine bessere Skalierung auf kleine Herstellungsgeometrien und reduziert die Empfindlichkeit gegenüber Prozessschwankungen. Der dargestellte digitale PLL weist einen Proportionalpfad auf, um die Phase des VCO einzustellen, der von einem Frequenzeinstellungsintegralpfad unterschiedlich ist. Der Proportional- und der Integralpfad werden getrennten Digital-zu-Analog-Wandlungen für eine Eingabe an den VCO unterzogen, da sie eine Wandlung einer unterschiedlichen Anzahl von Bits erfordern können. Vorteilhafterweise verbessert die Eliminierung der analogen Ladungspumpe und des analogen Schleifenfilters die Skalierbarkeit und vermeidet Empfindlichkeitsprobleme, die analoge Komponenten hinsichtlich geringer Prozessschwankungen zeigen. Auf der anderen Seite führt eine Quantisierung des Proportional- und des Integraleinstellungspfads Jitter ein, z.B. einen statischen Phasen-Offset, der die Verwendung von digitalen PLLs ausschließt, wenn eine Timing-Genauigkeit wesentlich ist.
US 2006/0009184A1 zeigt einen hybriden digitalen und analogen Phasenregelkreis. Es ist ein spannungsgesteuerter Oszillator vorgesehen, der einen Feinabgleichseingang, einen Grobabgleichseingang und einen Ausgang aufweist. Ein Frequenzteiler hat einen Eingang, der verbunden ist, um ein Signal zu empfangen, das vom Ausgang des spannungsgesteuerten Oszillators bereitgestellt wird, und einen Ausgang, um ein Signal mit einer Frequenz bereitzustellen, die in Bezug auf ein an seinem Eingang bereitgestelltes Signal geteilt wird. Ein Phasendetektor ist angeschlossen, um ein Referenzeingangssignal mit einer Referenzfrequenz an einem ersten Eingang davon zu empfangen, und er ist verbunden, um das vom Ausgang des Frequenzteilers bereitgestellte Signal zu empfangen. Der Phasendetektor verfügt über einen Ausgang zum Bereitstellen eines Phasenfehlersignals. Ein Analog ist als Proportionalfilter konfiguriert und angeschlossen, um das Phasenfehlersignal zu empfangen und ein Feinabstimmsignal am Feinabstimmungseingang des spannungsgesteuerten Oszillators bereitzustellen. Ein digitaler Integrator ist angeschlossen, um das Phasenfehlersignal zu empfangen und ein Grobabstimmsignal am Grobabstimmungseingang des spannungsgesteuerten Oszillators bereitzustellen.
US 5,912,575 zeigt eine Phasenregelkreisschaltung (PLL-Schaltung). Diese beinhaltet einen Tiefpassfilter, einen spannungsgesteuerten Oszillator, der ein PLL-Signal mit einer Frequenz erzeugt, die sich entsprechend einer vom Tiefpassfilter gelieferten Steuerspannung unterscheidet, einen Phasendetektor, der das PLL-Signal und ein Referenzsignal empfängt und eine Phasendifferenz zwischen ihnen erkennt, um ein Fehlersignal zu erzeugen, und eine Ladepumpe, die als Reaktion auf das Fehlersignal eine Ladung an den Tiefpassfilter liefert oder eine Ladung aus dem Tiefpassfilter entnimmt. Die Ladepumpe beinhaltet ein variables Widerstandselement, dessen Widerstand sich beim Anlegen des Fehlersignals ändert, wodurch die dem Tiefpassfilter zugeführte oder aus ihm entnommene Ladung in Bezug auf die Dauer des Fehlersignals des Phasendetektors nichtlinear angepasst wird.
ÜBERSICHT ÜBER DIE ERFINDUNG
Die Erfindung ist Gegenstand der unabhängigen Patentansprüche. Vorteilhafte Ausführungsformen der Erfindungen werden in den abhängigen Patentansprüchen angegeben.
Ausführungsformen der Erfindung betreffen ein System, das eine Phasenregelkreisschaltung bereitsstellt. Das System enthält einen spannungsgesteuerten Oszillator (VCO) zum Einstellen einer Phasen- oder einer Frequenzkenngröße eines Ausgangssignals. Der VCO weist einen ersten Eingangsanschluss und einen Ausgangsanschluss, auf dem das Ausgangssignal bereitgestellt wird, auf. Ein Phasen- und Frequenzdetektor erzeugt erste VCO-Eingangssignale, die einen Phasenunterschied zwischen dem VCO-Ausgangssignal und einem Referenzsignal angeben, und angeben, ob es einen Frequenzunterschied zwischen dem VCO-Ausgangssignal und dem Referenzsignal gibt. Eine Umwandlungsschaltung ist gekoppelt, um die ersten VCO-Eingangssignale in digitale Worte zu übersetzen, um das VCO-Ausgangssignal einzustellen. Eine Steuerungsschaltung, die zwischen einem Versorgungs- und einem Referenzanschluss verbunden ist, enthält eine Stromquelle und zumindest einen Digital-zu-Analog-Wandler. Die Steuerungsschaltung erzeugt ein Integralpfadeingangssignal beruhend auf einer Eingabe der digitalen Worte an den Analog-zu-Digital-Wandler. Eine Langsamintegralpfadschaltung enthält eine erste Transistorvorrichtung und einen Tiefpassfilter. Der Filter ist verbunden, um das Integralpfadeingangssignal zu empfangen und eine mit dem Tiefpassfilter gefilterte Version des Integralpfadeingangssignals an einem ersten Anschluss der ersten Transistorvorrichtung bereitzustellen, um eine Leitfähigkeit der ersten Transistorvorrichtung zu steuern, und ein erstes Einstellungssignal von der ersten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals bereitzustellen. Eine Schnellintegralpfadschaltung enthält eine zweite Transistorvorrichtung, die zum Empfangen des Integralpfadeingangssignals, ohne dass dieses durch den Tiefpassfilter gefiltert worden ist, verbunden ist. Das Integralpfadeingangssignal steuert eine Leitfähigkeit der zweiten Transistorvorrichtung, um ein zweites Einstellungssignal von der zweiten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals bereitzustellen.
Gemäß einer weiteren Ausführungsform der Erfindung wird ein System bereitgestellt, das eine Phasenregelkreisschaltung bereitstellt. Ein spannungsgesteuerter Oszillator (VCO) weist einen ersten Eingangsanschluss zum Auswählen von Phasen- und Frequenzkenngrößen eines Ausgangssignals und einen Ausgangsanschluss, auf dem das Ausgangssignal bereitgestellt wird, auf. Ein Phasen- und Frequenzdetektor erzeugt erste VCO-Eingangssignale, die einen Phasenunterschied zwischen dem VCO-Ausgangssignal und einem Referenzsignal und, ob es einen Frequenzunterschied zwischen dem VCO-Ausgangssignal und dem Referenzsignal gibt, angeben. Eine Schaltung wandelt die ersten VCO-Eingangssignale in digitale Signale um und erzeugt daraus ein Integralpfadeingangssignal. Eine erste Integralpfadschaltung enthält eine erste Transistorvorrichtung und einen programmierbaren Tiefpassfilter. Der Filter ist verbunden, um das Integralpfadeingangssignal zu empfangen und eine von dem Tiefpassfilter gefilterte Version des Integralpfadeingangssignals an einem ersten Anschluss der ersten Transistorvorrichtung bereitzustellen, um eine Leitfähigkeit der ersten Transistorvorrichtung zu steuern und ein erstes Einstellungssignal von der ersten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals bereitzustellen.
Ebenfalls gemäß Ausführungsformen der Erfindung, wird ein Verfahren bereitgestellt, um erfindungsgemäßes System, das eine Phasenregelkreisschaltung bereitstellt, zu betreiben. Das Verfahren enthält ein Einstellen der Passbandbreite des Tiefpassfilters auf einen ausgewählten Bereich, so dass ein Betrieb der ersten Integralpfadschaltung eine mit einem Tiefpassfilter gefilterte Version des Integralpfadeingangssignals an einem ersten Anschluss der ersten Transistorvorrichtung bereitstellt, um eine Leitfähigkeit der ersten Transistorvorrichtung zu steuern und ein erstes Einstellungssignal von der ersten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals bereitzustellen. Eine Einstellung der Bandbreite des Tiefpassfilters begrenzt einen Betrieb der ersten Transistorvorrichtung auf den ausgewählten Bandbreitenbereich, der für den Tiefpassfilter ausgewählt ist.
Figurenliste
Merkmale der Erfindung werden am besten verstanden, wenn die folgende detaillierte Beschreibung im Zusammenhang mit den beigefügten Zeichnungen gelesen wird:

1A zeigt eine analoge Phasenregelkreisschaltung, die eine Ladungspumpe, einen analogen Schleifenfilter und einen Transkonduktanz-(G_m )-Verstärker einbezieht,
1B zeigt Komponenten der in 1A gezeigten Schaltung genauer,
1C zeigt eine konventionelle Ringoszillatorschaltung,
2 zeigt eine digitale Phasenregelkreisschaltung,
3 zeigt eine Phasenregelkreisschaltung gemäß einer Ausführungsform der Erfindung,
4 zeigt eine beispielhafte Quantifiziererschaltung für die in 3 gezeigte Ausführungsform,
5 zeigt eine beispielhafte Verarbeitungsschaltung für die in 3 gezeigte Ausführungsform, einschließlich eines Akkumulators und eines Sigma-Delta-Modulators,
6A zeigt eine beispielhafte Steuerungs- und Schnittstellenschaltung für die in 3 gezeigte Ausführungsform, einschließlich drei Steuerungspfaden, von denen jeder ein Einstellungssignal bereitstellt,
6B zeigt eine Platzierung einer Leistungsversorgungsunterdrückungsschaltung in Beziehung zur Steuerungs- und Schnittstellenschaltung der 6A,
7A - 7C zeigen beispielhafte Zeitdiagramme für eine veranschaulichende Implementierung der in 6 gezeigten Proportionalpfadschaltung mit einem einzigen Ende zum Steuern des Timings des Betriebs der Schalter,
8 zeigt eine beispielhafte differenzielle Implementierung einer Proportionalpfadschaltung, die anstelle der Implementierung der Proportionalpfadschaltung mit einem einzigen Ende, die in 6 gezeigt ist, verwendet werden kann,
9A - 9C zeigen Zeitdiagramme, die einen Betrieb von Steuerungssignalen und einen Stromfluss in der differenziellen Implementierung des in 8 gezeigten Proportionalpfadschaltung darstellen,
10 zeigt eine Ausführungsform einer Replika-Schaltung 65 mit Impedanzcharakteristiken, die auf geeignete Weise an die Charakteristiken eines VCO angeglichen sind,,
11 zeigt einen graphischen Vergleich zwischen Spannungs-Strom-Charakteristiken der Replika-Schaltung der 10 und Spannungs-Strom-Charakteristiken eines VCO bereitstellt,
12 - 14 zeigen beispielhafte Ausführungsformen des Leistungsversorgungsunterdrückungsschaltung der 6B und
15 zeigt eine vereinfachte schematische Darstellung von Serialisierer-/Deserialisiererkomponenten ist, wobei Phasenregelkreisschaltungen gemäß der Erfindung einbezogen sind.

Gleiche Bezugszeichen werden in den Figuren überall dazu verwendet, gleiche Komponenten zu bezeichnen. Zahlreiche Komponenten sind schematisch dargestellt, wobei verstanden wird, dass verschiedene Details, Verbindungen und Komponenten von offensichtlicher Natur nicht gezeigt sind, um Merkmale der Erfindung zu betonen. Verschiedene Merkmale, die in den Figuren gezeigt sind, sind nicht maßstabsgerecht gezeigt, um Merkmale der Erfindung zu betonen.
DETAILLIERTE BESCHREIBUNG
3 stellt eine Phasenregelkreis-(PLL)-Schaltung 10 gemäß einer Ausführungsform der Erfindung dar. Ein spannungsgesteuerter Oszillator (VCO) 12 gibt ein Signal 14 an einem Anschluss 15 davon aus, wobei die Phase und die Frequenz davon beruhend auf einem Vergleich zwischen dem Signal 14 und einem Taktreferenzsignal 16 einstellbar sind. Der VCO 12 kann die in 1C gezeigte Ringoszillatorschaltung sein. In diesem Beispiel ist eine gewünschte Frequenz des Signals 14 ein Vielfaches N der Referenztaktsignalfrequenz. Um eine Phasen- und Frequenzsteuerung des VCO 12 zu ermöglichen, wird ein Teilbereich des Ausgangssignals 14 mit dem Teile-durch-N-Schaltung (DIV/N) 17 faktorisiert, um ein Rückkopplungssignal 18 als eine Eingabe an einem Anschluss 19 eines Phasen-Frequenz-Detektors (PFD) 20 bereitzustellen. Das Referenztaktsignal 12 wird an einem Anschluss 21 des PFD 20 als Eingabe bereitgestellt.
Eine Steuerungs- und Schnittstellenschaltung 22, die zwischen dem VCO 12 und dem PFD 20 positioniert ist, empfängt sowohl direkt als auch indirekt Eingaben von dem Ausgangssignal 24 des PFD 20, das in analoger Form ist, um dem VCO 12 eine Kombination von Eingangssignalen bereitzustellen. In den dargestellten Ausführungsformen sind die Eingangssignale an der Steuerungs- und Schnittstellenschaltung 22 eine Kombination der analogen Version (d.h. des Ausgangssignals 24) und einer digitalisierten Version des Ausgangssignals 24. Basierend auf der Kombination der Steuerung und der Schnittstelle.
Der Betrieb der Schaltung 22 wird mit sowohl einer analogen Version als auch einer digitalen Version des PFD-Ausgangssignals 24 gesteuert, um mehrere Eingangs-Einstellungssignale 30 an den VCO 12 bereitzustellen.
Wie in 6A gezeigt ist, empfängt die Schaltung 22 das Ausgangssignal 24 in analoger Form direkt von dem PFD 20. Dieses analoge Signal steuert Schalter in eine Proportionalpfadschaltung, um erste Einstellungssignale (z.B. Stromsignale) an den VCO 12 bereitzustellen, die zu der Einstellung der Phase des VCO-Ausgangssignals beitragen. In der dargestellten Ausführungsform empfängt die Schaltung 22 auch eine digitalisierte Version der ersten analogen VCO-Eingangssignale indirekt von dem PFD 20. Dieses digitale Signal erzeugt einen Pegel einer Strominjektion in der Schaltung 22, die andere Stromsignale, die an den VCO gesendet werden, d.h. durch eine Integralpfadschaltung zusätzlich zu der Proportionalpfadschaltung, steuert. In der dargestellten Ausführungsform erzeugt das digitale Signal ein Signal (isum), das einen Strom steuert, der an den VCO 12 durch eine Schnellintegralpfadschaltung und durch eine Langsamintegralpfadschaltung gesendet wird. In Antwort auf das Steuerungssignal (isum) stellt die Schnellintegralpfadschaltung ein zweites Einstellungssignal durch einen Schnellintegralpfad an den ersten Eingangsanschluss des VCO bereit. In Reaktion auf eine gefilterte Version des Steuerungssignals (fisum), stellt die Langsamintegralschaltung ein drittes Einstellungssignal durch einen Schnellintegralpfad an den ersten Eingangsanschluss des VCO bereit. Das digitale Signal stellt auch ein Steuerungsniveau für die Steuerungssignale, die an den VCO 12 durch die Proportionalpfadschaltung gesendet werden, bereit. Kollektiv stellen diese einzelnen Signale, die in 3 als ein kombiniertes Signal 30 bezeichnet sind, die Phase und die Frequenz des VCO 12 relativ zu dem Referenzsignal 16 ein.
Der PFD 20 erzeugt analoge Signale UP, DN, UN, DP, die hier als Signale 24 bezeichnet sind, die einen Phasen-Frequenz-Unterschied zwischen dem VCO-Rückkopplungssignal 18 und dem Taktreferenzsignal 16 angeben. Das Signal UP gibt an, dass eine Zunahme in der Spannungseingabe an den VCO einen Phasen-Frequenz-Unterschied zwischen der Referenztaktsignalfrequenz und dem Rückkopplungssignal 18 reduziert. Das Signal DN gibt an, dass eine Abnahme in der Spannungseingabe an den VCO einen Phasen-Frequenz-Unterschied zwischen der Referenztaktsignalfrequenz und dem Rückkopplungssignal 18 reduziert. Das Signal UN ist das Inverse des Signals UP, und das Signal DP ist das Inverse des Signals DN. Die Signale 24 werden als eine erste Eingabe bereitgestellt, die direkt von dem PFD 20 an die Steuerungs- und Schnittstellenschaltung 22 geliefert wird.
Da der PFD in jeder Referenztaktperiode ein Signal 24 bereitstellt, sind seine Ausgangssignale UP und DP diskretisiert. Diese Signale 24 von dem PFD 20 werden auch an eine Quantisiererschaltung 34 geliefert, wie er beispielsweise in 4 gezeigt ist, die eine Logikschaltung umfasst, die die Signale 24 quantisiert, wodurch als Ausgabe eine Serie von digitalen Einstellungssignalen 36 bereitgestellt wird, einschließlich UPINTN, UPINTP, DNINTP und DNINTN. UPINTP ist das Komplement von UPINTN, und DNINTN ist das Komplement von DNINTP.
Die Einstellungssignale 36 werden ferner mittels einer Digitalsignalverarbeitungsschaltung 40 verarbeitet, um ein M-Bit-breites zweites Eingangssignal 38 an die Steuerungs- und Schnittstellenschaltung 22 bereitzustellen. Ebenfalls mit Bezugnahme auf 5 umfasst die Verarbeitungsschaltung 40 einen Akkumulator 42 und einen Sigma-Delta-Modulator 44. Der Akkumulator 42 ist beruhend auf Algorithmeneingaben programmierbar, wie in 5 gezeigt ist. In der dargestellten Ausführungsform werden die Quantisiererschaltung 34 und der Akkumulator 42 unter der Steuerung eines Taktsignals CLKACC betrieben, das in dieser Ausführungsform das gleiche wie das Taktsignal 16 ist, aber die Taktsignaleingabe an den Akkumulator 42 kann mit einer anderen Frequenz als das Referenztaktsignal erfolgen. Der Akkumulator empfängt eine Serie von hochaufgelösten, beispielsweise 22-Bit-breiten Einstellungssignalen 36, UPINTP und DNINTP, bei beispielsweise einer Rate von 100 MHz. Der Modulator 24 arbeitet unter einem Taktsignal CLKMOD, das beispielsweise drei Mal die Frequenz des Signals CLKACC sein kann.
Der Akkumulator 42 akkumuliert 22-Bit-Werte beruhend auf einer Differenz zwischen den Einstellungssignalen 36, d.h. (UPINTP - DNINTP), die von dem Quantisierer 34 empfangen werden, mit einem programmierbaren Gain und mit bis zu 22-Bit-Auflösung. Der Akkumulator 42 führt eine Funktion aus, die äquivalent zu der analogen Ladungspumpe und dem Kondensator ist: $ACC [n] = ACC [n - 1] + GAIN* (UPINTP - DNINTP)$
für n Samples. Die variable GAIN steuert die Geschwindigkeit, mit welcher der Akkumulator akkumuliert. Ein hoher GAIN-Wert ermöglicht es, dass der Akkumulator 42 schneller akkumuliert. Allerdings führt ein hoher GAIN-Wert auch mehr Jitter aufgrund eines erhöhten Integralschleifen-Gains ein, wodurch die Stabilität verschlechtert wird. Ein niedriger GAIN-Wert ermöglicht es, dass der Akkumulator mit einer langsameren Rate akkumuliert. Ein niedrigerer GAIN-Wert verringert auch den Integralschleifen-Gain, wodurch der PLL stabiler wird. Verschiedene Betriebsmodi werden definiert, wobei die Vorteile dieser Bedingungen ausgenutzt werden, und der optimale GAIN-Wert kann für zumindest drei Modi gewählt werden: Hochfahrbedingung, Normalbetriebsmodus und spezielle Bedingungen für dynamische Betriebsmodi.
Während eines anfänglichen Hochfahrens der PLL-Schaltung 10 wird die Frequenz des VCO 12 in einem Modus mit offener Schleife auf eine Frequenz sehr nahe an der gewünschten Frequenz eingestellt. Der Ausdruck Modus mit offener Schleife, wie er hier verwendet wird, bezieht sich auf einen Zustand, bei dem sich die PLL-Schaltung 10 nicht in einem Modus mit einer geschlossenen Schleife befindet. Typischerweise ist die Differenz zwischen dem eingestellten Wert in dem Modus mit offener Schleife und der gewünschten Frequenz 0,5% bis 1% der gewünschten Frequenz. Sobald die Einstellung durchgeführt worden ist, wird die Schleife geschlossen, so dass der PLL in seinen verriegelten Modus übergeht. Die Integralschleife reagiert dann, um den 0,5%-igen bis 1%-igen Frequenz-Offset zu kompensieren, um sicherzustellen, dass die PLL-Schaltung eine endgültige VCO-Frequenz erreicht, die gleich der gewünschten Frequenz ist. Da der Akkumulator ein 22-Bit-Wort ist, ist das Akkumulieren eines einzelnen Bits pro Taktzyklus ein sehr langsamer Prozess, wie durch die obige Gleichung für ACC[n] bestätigt wird. Um den Einrastprozess zu beschleunigen, wird ein Algorithmus bereitgestellt, der das GAIN auf eine logarithmische Weise für jede Zeitperiode moduliert. In einer Ausführungsform startet der GAIN bei einem sehr großen Wert, beispielsweise 2¹². Für jede programmierbare Zeitverzögerung, z.B. eine Mikrosekunde, die vergeht, wird der GAIN der vorherige GAIN-Wert geteilt durch 2. Diese Zeitverzögerung wird aus einem vorgesetzten 4-Bit-Register programmiert, mit einem Bereich von 1 bis 16 Mikrosekunden. $GAIN = GAIN/2 .$
Diese Reduktion des GAIN endet, wenn der GAIN gleich 8 ist. Wenn dieses Verfahren verwendet wird, erreicht die PLL-Schaltung 10 sehr schnell eine Frequenzverriegelung, während der Proportionalpfad gewährleistet, dass das VCO-Ausgangssignal 14 auch phasenverriegelt bleibt.
Während eines Normalbetriebsmodus, wird das Register GAIN bei einem festen Wert, z.B. 2³ gehalten. Spezielle Bedingungen für dynamische Betriebsmodi treten auf, wenn eine externe Bedingung die Schleife stört, wodurch eine Frequenzverschiebung in dem VCO-Ausgangssignal 14 bewirkt wird. Der PLL muss schnell reagieren, um sich von derartigen Störungen zu erholen, und zu einer Frequenz- und Phasenverriegelung zurückzukehren. Allerdings hat die Integralschleife, wie oben erwähnt worden ist, eine relativ langsame Antwortzeit und kann eine relativ lange Zeitperiode benötigen, damit sich die PLL-Schaltung 10 von Störungen erholt.
Gemäß einer Ausführungsform der Erfindung wird beim Detektieren von sich wiederholenden Zyklen von aufeinanderfolgenden UPINTPs oder beim Detektieren von sich wiederholenden Zyklen von aufeinanderfolgenden DNINTPs der GAIN beruhend auf zuvor aufgestellten Kriterien verändert. Die Kriterien können eine Schwellenanzahl von Zyklen aufstellen, während welchen nur aufeinanderfolgende Signale UPINTP oder nur aufeinanderfolgende Signale DNINTP vorliegen, wobei bei diesem Auftreten der GAIN gemäß einem Programm verändert wird. Daher verändert sich der GAIN dynamisch. Beispielsweise kann der GAIN 2³ sein, wenn ein normaler Betriebsmodus über eine gegebene Zeitperiode auftritt. Wenn ein Schwellenalgorithmus bestimmt, dass ein Zähler, der nur ein aufeinanderfolgendes Auftreten des gleichen Signals zählt, eine Schwellenanzahl (beispielsweise acht gemäß einem Auftreten von acht aufeinanderfolgenden Signalen UPINTP oder acht aufeinanderfolgenden Signalen DNINTP) erreicht hat, wird eine dynamische Veränderung des GAIN ausgelöst.
In größerem Detail wird, wenn nach einer externen Bedingung, welche die PLL-Schaltung 10 stört, eine Kette von aufeinanderfolgenden Signalen UPINTP von dem Akkumulator empfangen wird, d.h. ohne ein Signal DNINTP zwischen Signalen UPINTP, ein GAIN-Änderungsereignis gemäß der folgenden bedingten Anweisung ausgelöst: $\begin{array}{l} Wenn (aufeinanderfolgende UPINTP oder aufeinanderfolgende DNINTP erfüllt ist) \\ dann GAIN = GAIN*2 \end{array}$
Sobald der GAIN-Wert verändert ist, setzt der Schwellenalgorithmus den Zähler auf null zurück, und das Zählen startet erneut beim Auftreten von zwei aufeinanderfolgenden Werten des gleichen Signals (z.B. UPINTP oder DNINTP). Wenn es allerdings für eine vorbestimmte programmierbare Zeit keine aufeinanderfolgenden Aufwärts- oder Abwärtsbewegungen gibt, wird der GAIN gemäß $GAIN = GAIN / 2$
zurückgesetzt, wodurch zu dem GAIN-Wert, der während des normalen Betriebsmodus angewendet wird, z.B. 2³ zurückgekehrt wird. Jedes Mal, wenn der Zähler über den Nullwert erhöht wird, aber stoppt, weil auf zwei oder mehr aufeinanderfolgende Werte des gleichen Signals (z.B. UPINTP) ein anderes Signal (z.B. DNINTP) folgt, wird der Zähler ebenfalls zurückgesetzt.
Der Modulator 44 wendet eine Pulsdichtetechnik an, um die digitalen Einstellungssignale 36 in einer Serie von Worten geringerer Auflösung (z.B. M = 8 Bits) bei einer größeren Taktrate (wobei die Frequenz von CLKMOD beispielsweise auf 600 MHz gesetzt ist) als ein zweites Eingangssignal 38 an die Steuerungs- und Schnittstellenschaltung 22 zu übersetzen. Das Signal 38 wird angelegt, um das VCO-Eingangssignal 30 einzustellen. In Zusammenfassung modifiziert das zweite Eingangssignal 38 die Frequenz des VCO-Ausgangssignals 14 relativ zu dem Referenzsignal 16, während das erste Eingangssignal, d.h. der Teilbereich des Signals 24, der direkt an die Steuerungs- und Schnittstellenschaltung 22 geliefert wird, die Phase des VCO-Ausgangssignals 14 modifiziert.
Ein Merkmal von Ausführungsformen der Erfindung ist, dass die Signale 30, die durch die Steuerungs- und Schnittstellenschaltung 22 bereitgestellt werden, drei Komponenten umfassen, wovon jeder mittels eines von drei unterschiedlichen Steuerungspfaden erzeugt wird: ein Proportionalschaltungspfad, ein Schnellintegralschaltungspfad und ein Langsamintegralschaltungspfad. Diese Funktionalität ist schematisch in 6A dargestellt. Die Schaltung 22 enthält eine Stromquellensignaltreiberschaltung, die hier auch als Steuerungsschaltung 47 bezeichnet wird, die ein Steuerungssignal isum an jeden der drei Pfade, die zu einem Eingangsknoten 45 des VCO 12 führen, bereitstellt. Das Signal isum wird an die Schaltung 46 geliefert, die den Schnellintegralschaltungspfad bildet. Das Signal isum wird dann durch einen Tiefpassfilter 49 geleitet, um ein Signal V_bias bereitzustellen. Das Signal V_bias steuert einen Strom, der durch die Schaltung 48 geführt ist, die den Langsamintegralschaltungspfad bildet. Das Signal V_bias wird auch an die Schaltung 60, 60' des Proportionalschaltungspfades geliefert. Siehe ebenso 8.
Die Steuerungsschaltung 47 ist zwischen einer Spannungsversorgungsspur V_DD und einer Referenz- oder Massenspur V_SS verbunden. Eine Diode ist gebildet, wobei ein Drain 52 eines FET 50 mit dem Gate 54 verbunden ist. Ein Tiefpassfilterkondensator 58 ist zwischen das Gate 54 und das Source 56 des Transistors verbunden. Zwei Digital-zu-Analog-Wandler (DACs) 62, 64 sind parallel zwischen Drain und Vss verbunden.
In der beispielhaften Ausführungsform stellt der DAC 62 eine stationäre Strominjektion bereit, die beruhend auf einer vier-Bit-Eingabe (M = 4) programmierbar ist. Der Strompegel von dem DAC 62 wird während einer anfänglichen Kalibrierung des VCO-Ausgangssignals 14 eingestellt. Der DAC 64 empfängt das 8-Bit-(M = 8)-Signal 38 von dem Sigma-Delta-Modulator 44, das beispielsweise mit einer 600 MHz Taktfrequenz geliefert werden kann, um das Gate-Spannungssignal isum zu modulieren, das direkt oder indirekt Signale steuert, die von jedem der drei Schaltungspfade an den Eingangsknoten 45 geliefert wird.
Proportionalschaltungspfad
Eine funktionale Implementierung des Proportionalschaltungspfades wird mit einer Implementierung mit einem einzelnen Ende, wie bei die Schaltung 60 in 6A gezeigt, dargestellt. 8 stellt eine beispielhafte differentielle Implementierung des Proportionalschaltungspfades dar, angezeigt als Schaltung 60'. Die Schaltungen 60, 60' eliminieren das Erfordernis, eine Ladungspumpe und einen analogen Schleifenfilter in den Proportionalpfad aufzunehmen.
Die Proportionalpfadschaltung 60 empfängt die Pulssignale UP und DP mit variablen Zeitbreiten von dem PFD 20. Die Pulsbreitendifferenz zwischen UP und DP ist proportional zu dem Phasenunterschied zwischen dem Taktreferenzsignal 16 und dem Rückkopplungssignal 18. Die Proportionalpfadschaltung 60, die zwischen V_DD und Vss verbunden ist, wird gesteuert, um nur einen Proportionalpfad durch den Eingangsknoten 45 zu dem VCO 12 oder nur einen Pfad durch eine Replika-Schaltung 65 mit einer Impedanzcharakteristik, die derjenigen des VCO 12 nah folgt, oder keinen Stromfluss durch den VCO 12 und die Replika-Schaltung 65 bereitzustellen. Die Replika-Schaltung 65 ist zwischen dem Knoten V_REP und V_SS positioniert. Ein Stromfluss durch den einen oder den anderen Pfad, d.h. zu dem VCO 12 oder zu der Replika-Schaltung 65, ist durch die Schalter 65 oder 66 in jedem Zweig bestimmt. Ein Betrieb des Schalters 70 ist durch das Signal UP gesteuert. Wenn das Signal von einem niedrigen Pegel zu einem hohen Pegel übergeht, wird der Schalter 70 geschlossen. Andernfalls ist der Schalter 70 offen. Auf ähnliche Weise wird der Betrieb des Schalters 66 durch das Signal DN gesteuert. Wenn das Signal DN von einem niedrigen Pegel zu einem hohen Pegel übergeht, wird der Schalter 66 geschlossen. Andernfalls ist der Schalter 66 offen.
Ein Stromspiegel ist in dem Proportionalpfad mit einem FET 68 aufgebaut. Mit Bezugnahme auf die Zeitdiagramme der 7A - 7C steuern die relative Verzögerung zwischen den Signalen UP und DP und die Differenz der Pulsbreite zwischen den Signalen UP und DP das Timing des Betriebs der Schalter 70 und 66.
Das Signal UP geht von einem logisch niedrigen Pegel zu einem logisch hohen Pegel gemäß Übergängen des Referenztaktsignals 16 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel, z.B. bei fünfzig Prozent des hohen Spannungspegels, über. Auf ähnliche Weise geht das Signal DP von einem logisch niedrigen Pegel zu einem logisch hohen Pegel gemäß Übergängen des Rückkopplungstaktsignals 18 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel, z.B. bei fünfzig Prozent des hohen Spannungspegels, über.
Der Schalter 70 geht von einer offenen Position in eine geschlossene Position über, wenn das Signal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, und der Schalter 66 geht von einer offenen Position in eine geschlossene Position über, wenn das Signal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht.
Mit Bezug auf 7A geht das Signal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel zu einer Zeit Δt₁ , bevor das Signal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, über, wenn die Phase des Referenztaktsignals 16 die Phase des Rückkopplungstaktsignals 18 um eine Zeit Δt₁ anführt. Dies bewirkt, dass der Schalter 70 von einer offenen Konfiguration in eine geschlossene Konfiguration zu einer Zeit Δt₁ , bevor das Signal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, übergeht. Wenn das Rückkopplungstaktsignal 18 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wodurch bewirkt wird, dass das Signal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, gehen sowohl das Signal UP als auch das Signal DP dann von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über, wodurch jeder der Schalter 70, 66 in eine offene Position gebracht wird, wodurch ein Stromfluss durch die Proportionalpfadschaltung 60 beendet wird.
Mit Bezug auf 7B geht das Signal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel zu einer Zeit Δt₂ , bevor das Signal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, über, wenn die Phase des Referenztaktsignals 16 der Phase des Rückkopplungstaktsignals 18 um eine Zeit Δt₂ nachfolgt. Dies bewirkt, dass der Schalter 66 aus einer offenen Konfiguration in eine geschlossene Konfiguration zu einer Zeit Δt₂ , bevor das Signal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, übergeht. Wenn das Referenztaktsignal 16 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht, wodurch bewirkt wird, dass das Signal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel übergeht, gehen sowohl das Signal UP als auch das Signal DP dann von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über, wodurch jeder der Schalter 70, 66 in eine offene Position gebracht wird, wodurch ein Stromfluss durch die Proportionalpfadschaltung 60 beendet wird.
Mit Bezug auf 7C gehen die Signale UP und DP gleichzeitig von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel über, wenn es keinen Phasenunterschied zwischen dem Referenztaktsignal und dem Rückkopplungstaktsignal 18 gibt, wodurch beide Schalter 70, 66 in einer offenen Position gehalten werden, wodurch ein Stromfluss durch die Proportionalpfadschaltung 60 verhindert wird. Die Signale UP und DP gehen dann gleichzeitig von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über, wobei die Schalter 70, 66 immer noch in offenen Konfigurationen verbleiben, so dass kein Strom durch den Proportionalpfadschaltung 60 fließt.
Als Nächstes enthält die Schaltung 60' mit Bezug auf 8 einen ersten und einen zweiten PMOS-FET 80, 82, wovon jeder als ein Stromspiegel in einem von zwei kreuzgekoppelten Zweigen 84, 86, die zwischen V_DD und V_SS verbunden sind, analog zur Schaltung 60 agiert. In diesem Beispiel ist das Source des FET 80 mit V_DD verbunden, und das Drain des FET 80 ist mit dem Source eines jeden von zwei PMOS-FETs 90, 92 verbunden. Das Drain des FET 90 ist als ein Eingang mit der Replika-Schaltung 65 verbunden, und das Drain des FET 92 ist als Eingang mit dem VCO 12 verbunden. Die Source des FET 82 ist mit V_DD verbunden, und das Drain des FET 82 ist mit dem Source eines jeden von zwei PMOS-FETs 96, 98 verbunden. Das Drain des FET 96 ist als Eingang mit dem VCO 12 verbunden, und das Drain des FET 92 ist als Eingang mit der Replika-Schaltung 65 verbunden.
Das Gate des FET 90 empfängt das Steuerungssignal UP, wie oben mit Hinblick auf den Schaltung 60 beschrieben worden ist, das Gate des FET 98 empfängt das Steuerungssignal DN, wie auch mit Hinblick auf die Schaltung 60 beschrieben worden ist. Das Gate des FET 92 empfängt ein Steuerungssignal UN, welches das Komplement des Steuerungssignals UP ist, und das Gate des FET 96 empfängt das Steuerungssignal DP, welches das Komplement des Steuerungssignals DN ist.
9 sind Zeitdiagramme, welche einen Betrieb der Steuerungssignale in der differentiellen Implementierung des Proportionalschaltungspfades basierend auf der Schaltung 60' und den resultierenden Stromfluss durch den Proportionalschaltungspfad in den VCO 12 darstellen. Da die Steuerungssignale UN und DN Komplemente von UP bzw. DP sind, sind nur UP und DP explizit in den 9 gezeigt.
9A stellt logische Pegel der Steuerungssignale und den resultierenden Strom zu dem VCO 12 dar, wenn, wie mit Bezug auf 7A beschrieben worden ist, die Phase des Referenztaktsignals 16 die Phase des Rückkopplungstaktsignals 18 anführt. Wenn die Phase des Referenztaktsignals 16 die Phase des Referenztaktsignals 18 um die Zeit Δt₁ anführt, überführt der Phasendetektor 20 das Steuerungssignal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel über. Dadurch wird der FET 90 in einen nichtleitenden Modus gebracht, wodurch ein Stromfluss durch den FET 80 in die Replika-Schaltung 65 verhindert wird. Zu der gleichen Zeit, zu der das Signal UP zu dem logisch hohen Spannungspegel übergeht, geht das Signal UN von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über. Hierdurch wird der FET 92 in einen leitenden Modus gebracht, wodurch ein Strom von dem FET 80 in den VCO 12 während des Zeitintervalls Δt₁ gesendet wird. Vor und während des Zeitintervalls Δt₁ (d.h. bevor das in 7A gezeigte Rückkopplungstaktsignal 18 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht), befindet sich das Steuerungssignal DP an einem logisch niedrigen Spannungspegel, und das Komplemente DN befindet sich an einem logisch hohen Spannungspegel. Daher befindet sich der FET 96, vor und während der Zeit, zu der sich der FET 92 in einem leitenden Zustand befindet, ebenfalls in einem leitenden Zustand, wobei ein Strom von dem FET 82 in den VCO 12 gesendet wird. Während die FETs 92 und 96 sich in ihren leitenden Zuständen befinden, befindet sich auch der FET 98 in einem nichtleitenden Modus, wodurch ein Stromfluss von dem FET 82 in die Replika-Schaltung 65 verhindert wird. In der Folge liefern beide Zweige 84 und 86 während des Zeitintervalls Δt₁ Strom an den VCO 12, während die Replika-Schaltung 65 keinen Strom empfängt. Daher nimmt der Strom in dem VCO während der Periode Δt₁ von einem stationären Zustandspegel zu einem höheren Pegel zu.
Sobald die Zeitperiode Δt₁ abgelaufen ist, geht das Rückkopplungstaktsignal 18 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel über, so dass der Phasendetektor 20 das Steuerungssignal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel überführt, wobei nach dieser Zeit der Phasendetektor sowohl das Signal UP als auch das Signal DP von logisch hohen Spannungspegeln zu logisch niedrigen Spannungspegeln überführt. Gleichzeitig gehen Komplemente von sowohl UN als auch DN von logisch niedrigen Spannungspegeln zu logisch hohen Spannungspegeln über. Wenn sich die Signale UP und DP bei logisch niedrigen Spannungspegeln befinden, und sich die Signale UN und DN bei logisch hohen Spannungspegeln befinden, empfängt der VCO den stationären Strompegel nur durch den FET 96, und die Replika-Schaltung empfängt einen ähnlichen Strompegel nur durch den FET 90.
9B stellt logische Pegel der Steuerungssignale und einen resultierenden Stromfluss zu dem VCO 12 dar, wenn, wie mit Bezug auf 7B beschrieben worden ist, die Phase des Referenztaktsignals 16 der Phase des Rückkopplungstaktsignals 18 nachfolgt. Wenn die Phase des Referenztaktsignals 16 der Phase des Rückkopplungstaktsignals 18 um die Zeit Δt₂ nachfolgt, überführt der Phasendetektor 20 das Steuerungssignal DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel. Hierdurch wird der FET 96 in einen nichtleitenden Modus gebracht, wodurch ein Stromfluss von dem FET 82 in den VCO 12 verhindert wird. Zu der gleichen Zeit, zu der das Signal DP zu dem logisch hohen Spannungspegel übergeht, geht das Signal DN von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über. Hierdurch wird der FET 98 in einen leitenden Modus gebracht, wobei während des Zeitintervalls Δt₂ ein Strom von dem FET 82 in die Replika-Schaltung 12 gesendet wird. Vor und (d.h. bevor das in 7B gezeigte Referenztaktsignal 16 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel übergeht), befindet sich das Steuerungssignal UP auf einem logisch niedrigen Spannungspegel, und das Komplement UN befindet sich auf einem logisch hohen Spannungspegel. Vor und während der Zeit, zu der sich der FET 98 in einem leitenden Zustand befindet, befindet sich der FET 90 daher ebenfalls in einem leitenden Zustand, wobei ein Strom von dem FET 80 in die Replika-Schaltung 65 gesendet wird. Während die FETs 90 und 98 sich in leitenden Zuständen befinden, befindet sich der FET 92 auch in einem nichtleitenden Zustand, wodurch ein Stromfluss von dem FET 80 durch den FET 92 und in den VCO 12 verhindert wird.
Wenn die Phase des Referenztaktsignals 16 der Phase des Rückkopplungstaktsignals 18 während des Zeitintervalls Δt₂ nachfolgt, liefern in der Folge beide Zweige 84 und 86 einen Strom an die Replika-Schaltung 65, während der VCO 12 von keinem der Zweige 84, 86 einen Strom empfängt. Daher nimmt der Strom in dem VCO von einem stationären Pegel zu einem niedrigeren Pegel während der Periode Δt₂ ab. Sobald die Zeitperiode Δt₂ abläuft, geht das Referenztaktsignal 16 von einem niedrigen Spannungspegel zu einem hohen Spannungspegel über, so dass der Phasendetektor 20 das Steuerungssignal UP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel überführt, wobei nach dieser Zeit der Phasendetektor sowohl das Signal UP als auch das Signal DP von logisch hohen Spannungspegeln zu logisch niedrigen Spannungspegeln überführt. Gleichzeitig gehen Komplemente von sowohl UN als auch DN von logisch niedrigen Spannungspegeln zu logisch hohen Spannungspegeln über. Wenn sich die Signale UP und DP bei logisch niedrigen Spannungspegeln befinden, und sich die Signale UN und DN bei logisch hohen Spannungspegeln befinden, empfängt der VCO erneut den stationären Strompegel nur durch den FET 96, und die Replika-Schaltung empfängt einen ähnlichen Strompegel nur durch den FET 90.
9C stellt logische Pegel der Steuerungssignale und einen resultierenden Stromfluss zu dem VCO 12 dar, wenn, wie mit Bezug auf 7C beschrieben worden ist, es keinen Phasenunterschied zwischen dem Referenztaktsignal 16 und dem Rückkopplungstaktsignal 18 gibt. Wenn die führenden Flanken des Referenztaktsignals 16 und des Rückkopplungstaktsignals 18 gleichzeitig empfangen werden, überführt der Phasendetektor 20 beide Steuerungssignale UP und DP von einem logisch niedrigen Spannungspegel zu einem logisch hohen Spannungspegel. Hierdurch werden die FETs 90 und 96 in einen nichtleitenden Modus gebracht, wobei ein Stromfluss von dem FET 80 in die Replika-Schaltung 65 verhindert wird, und wobei ein Stromfluss von dem FET 82 in den VCO 12 verhindert wird. Gleichzeitig mit den Übergängen von beiden Steuerungssignalen UP und DP auf logisch hohe Spannungspegel gehen beide Steuerungssignale UN und DN von einem logisch hohen Spannungspegel zu einem logisch niedrigen Spannungspegel über. Hierdurch werden die FETs 92 und 98 in Leitung gebracht, wodurch sich ein Durchfluss von Strom von dem FET 80 in den VCO 12 und ein Durchfluss von Strom von dem FET 82 in die Replika-Schaltung 65 ergibt. Daher gibt es einen Austausch bei den Stromflüssen von der stationären Anordnung, wenn der FET 92 einen Strom an den VCO liefert und der FET 98 einen Strom an die Replika-Schaltung liefert, zu einer Anordnung, die eine relativ kurze Periode dauert, bei welcher der FET 96 einen Strom an den VCO liefert und der FET einen Strom an die Replika-Schaltung liefert. Der Phasendetektor überführt dann die Steuerungssignale zurück auf die Werte, die der stationären Bedingung entsprechen, wobei sich UP und DP auf logisch niedrigen Spannungspegeln befinden, und sich UN und DN auf logisch hohen Spannungspegeln befinden, so dass der VCO den stationären Strompegel wieder nur durch den FET 96 empfängt, und die Replika-Schaltung einen ähnlichen Strompegel nur durch den FET 90 empfängt.
Mit weiterem Bezug auf die 8 und 9 fließt in Abwesenheit der Pulse UP und DP eine Hälfte des Stroms in die Replika-Schaltung 85 und eine Hälfte des Stroms fließt in den VCO 12. Zwei Strompfade fließen von dem ersten und dem zweiten PMOS-FET 80, 82. In Abwesenheit der Pulse UP und DP fließt ein Strom entlang eines ersten Pfades von dem FET 80 durch den FET 90 zu der Replika-Schaltung 65, und ein Strom fließt entlang eines zweiten Pfades von dem FET 82 zu dem FET 96 zu dem VCO 12. Mit Bezug auf 9C fließt ein Strom entlang eines Pfades von dem FET 80 durch den FET 92 zu dem VCO 12 und entlang eines zweiten Pfades von dem FET 82 durch den FET 98 zu der Replika-Schaltung 65, sobald die Pulse UP und DP ausgegeben werden.
Mit Bezug auf 9A fließt ein Strom entlang eines ersten Pfades von dem FET 80 durch den FET 92 zu dem VCO 12 und entlang eines zweiten Pfades von dem FET 82 durch den FET 96 zu dem VCO 12, so dass der VCO den doppelten Strom relativ zu dem Strom, der empfangen wurde, bevor das Signal UP ein logisches Hoch erreicht hat, empfängt, wenn das Signal das Signal DP anführt, wenn UP anfänglich auf einen hohen Spannungspegel ansteigt, d.h. während sich das Signal DP immer noch bei einem niedrigen Spannungspegel befindet. Wenn das Signal DP ebenfalls auf einen hohen Spannungspegel ansteigt, sind die Strompfade die gleichen, wie mit Bezug auf 9C beschrieben worden ist, d.h. sobald die Pulse UP und DP ausgegeben werden, fließt ein Strom entlang eines Pfades von dem FET 80 durch den FET 92 zu dem VCO 12 und entlang eines zweiten Pfades von dem FET 82 durch den FET 98 zu der Replika-Schaltung 65.
Mit Bezug auf 9C fließt ein Strom entlang eines ersten Pfades von dem FET 82 durch den FET 98 zu der Replika-Schaltung 65 und entlang eines zweiten Pfades von dem FET 80 durch den FET 90 zu der Replika-Schaltung 65, so dass der VCO 12 keinen Strom aus dem Proportionalpfad empfängt, während die Replika-Schaltung 65 den doppelten Strom empfängt relativ zu dem Strom, der empfangen wurde, bevor das Signal DP ein logisches Hoch erreicht hat, wenn das Signal DP das Signal UP anführt, wenn DP anfänglich zu einem hohen Spannungspegel ansteigt (d.h. während sich das Signal DP immer noch auf einem niedrigen Spannungspegel befindet). Wenn das Signal UP ebenfalls auf einen hohen Spannungspegel ansteigt, sind die Strompfade die gleichen, wie mit Bezug auf 9C beschrieben worden ist, d.h. sobald die Pulse UP und DP ausgegeben werden, fließt ein Strom entlang eines Pfades von dem FET 80 durch den FET 92 zu dem VCO 12 und entlang eines zweiten Pfades von dem FET 82 durch den FET 98 zu der Replika-Schaltung 65.
Ein Betrieb der Proportionalpfadschaltung 60' gemäß den dargestellten Beispielen der 9 ist durch relativ glatte Übergänge gekennzeichnet, wenn verschiedene FETs gleichzeitig in eine Leitung und daraus heraus geschalten werden. In der beispielhaften Darstellung der Schaltung60' weisen alle Transistoren 90, 92, 96 und 98 identische Charakteristiken auf. Im Allgemeinen sind in anderen Ausführungsformen die FETs 92, 96 und die FETs 90, 98 aneinander angepasste Paare.
Bei der dargestellten Proportionalpfadschaltung beruht eine Stabilisierung der Spannungseingabe an die Replika-Schaltung 65 mit Hinblick auf die Spannungseingabe an den VCO 12 nicht auf einer Rückkopplung. Um eine Injektion von transienten Störimpulsen in den VCO während eines Betriebs der Proportionalpfadschaltung zu minimieren, ist die Replika-Schaltung 65 statt dessen eng an die Spannungs-Impedanz-Charakteristiken des VCO 12 angepasst. Eine Ausführungsform einer Replika-Schaltung 65 mit einer Impedanzcharakteristik, welche auf geeignete Weise an die Charakteristik des VCO 12 angeglichen ist, ist in 10 gezeigt. Wenn erkannt wird, dass der VCO eine nichtlineare Vorrichtung ist, ist die Replika-Schaltung 65 eine DC-Schaltung, welche die Eingangsimpedanzcharakteristik des VCO emuliert. Das heißt, dass sich die Impedanz des VCO ebenfalls ändert, wenn sich die Eingabe in den VCO 12 ändert. Für einen vordefinierten oder charakteristischen Betriebsbereich des VCO 12 in der Phasenregelkreisschaltung 10 stellt 11 dar, wie die Spannungs-Strom-Charakteristik V_REP der Replika-Schaltung 65 der Spannungs-Strom-Charakteristik V_OSC des VCO 12 folgt. Da die Phasenregelkreis-(PLL)-Schaltung 10 keine Ladungspumpenschaltung einbezieht, um eine Ladung in einem Kondensator zur Eingabe in den spannungsgesteuerten Oszillator zu speichern, sind die Impedanzcharakteristiken der Replika-Schaltung 65 und des VCO 12 derart aneinander angeglichen, dass Strom-Spannungs-Charakter-istiken dieser zwei Impedanzvorrichtungen in dem gesamten Spannungsbetriebsbereich des VCO innerhalb von fünf Prozent voneinander sein können. Mit im Wesentlichen aneinander angeglichenen Impedanzcharakteristiken des VCO 12 und der Replika-Schaltung 65 bezieht das System keine Ladungspumpenschaltung ein, um eine Ladung in einem Kondensator zur Eingabe an den spannungsgesteuerten Oszillator zu speichern.
Die Impedanzcharakteristik der Replika-Schaltung 65 kann der Impedanzcharakteristik des spannungsgesteuerten Oszillators so eng als eine Funktion des Spannungspegels folgen, dass es ermöglicht wird, dass ein Spannungspegel zwischen der Teilschaltung 65 und dem spannungsgesteuerten Oszillator 12 umgeschaltet werden kann, ohne dass Spannungsspitzen erzeugt werden, wenn ein Spannungspegel zwischen der Replika-Schaltung 65 und dem VCO umgeschaltet wird. Wenn ein Spannungspegel zwischen der Replika-Schaltung und dem VCO 12 umgeschaltet wird, können Spannungsspitzen im Allgemeinen auf einen Bereich zwischen null und zwei Prozent der an den VCO angelegten Betriebsspannung gesteuert werden.
Die Replika-Schaltung 65 ist eine statische DC-Schaltung, welche der Impedanzcharakteristik einer dynamischen Schaltung folgt, wie beispielsweise des dreistufigen Inverterringoszillators der 1C. Für eine gegebene Vorspannung und eine folgende Frequenzantwort f ist die Gruppenverzögerung, d.h. die kollektive Phasenverschiebung der drei Stufen, 360°. Dies bedeutet daher, dass jede Inverterstufe eine Verzögerung von 120° aufweist, und dass sich jeder der Knoten 11, 12 und 13 aufgrund der Phasenverschiebung zu jedem gegebenen Zeitpunkt auf einem unterschiedlichen Potential (Gate zu Masse) befindet. Mit Hinblick auf die Schaltung 65 der 10 ist die Vorrichtung 102 ein PMOS-FET, bei dem das Gate mit Masse verbunden ist. Dies entspricht einem oder mehreren der PMOS-Transistoren in 1C, wenn das Potential einer der Gate-Knoten N₁ , N₂ , N₃ nahe bei null ist. Die Vorrichtung 108 ist ein NMOS-FET, wobei das Gate mit V_REP verbunden ist. Dies stellt einen oder mehrere der NMOS-Transistoren in 1C dar, wenn das Potential eines der Knoten I₁/I₂/I₃ nahe bei V_OSC ist. Das Gate des PMOS-FET 104 ist mit einem anderen Knoten zwischen dem FETs 106 und 108 verbunden, woraus sich ein Gate-Potential ergibt, das weder niedrig noch hoch ist, so dass der NMOS-FET 104, der mit einem Knoten zwischen 102 und 104 verbunden ist, weder bei V_REP noch Masse ist. Dies entspricht dem Spannungspegel an einem der Knoten N1, N2, N3, wenn sich der Knoten zwischen einem hohen Zustand (V_REP ) und einem niedrigen Zustand (Masse) befindet. Dies zusammenfassend arbeiten die Vorrichtungen 102 und 108 in einem Triodenmodus, was den Impedanzen einiger der Transistoren in dem VCO-Ring entspricht, die vollständig geschaltet sind, da ihre Gate-Vorspannungen auf V_REP oder Masse sind; während die Vorrichtungen 104 und 106 in dem Sättigungsmodus arbeiten, welcher den Impedanzen einiger der Transistoren in dem VCO-Ringoszillator entsprechen, die teilweise eingeschaltet sind, da ihre Gates mit einer Spannung zwischen V_REP und Masse vorgespannt sind.
Dies zusammenfassend, empfängt die Proportionalpfadschaltung 60, 60' Eingaben von dem PFD 20, der Pulse erzeugt, wobei die Pulsbreitendifferenz proportional zu dem Phasenunterschied des Rückkopplungstakts und des Referenztakts ist. Der Proportionalpfad weist drei Betriebsmodi auf, beruhend auf den Signalen UP, UN, DP und DN. In 9A ist die Phase des Referenztakts gezeigt, welche den Rückkopplungstakt anführt, und es gibt eine positive Strominjektion in den VCO. In 9B ist der Referenztakt gezeigt, der dem Rückkopplungstakt nachfolgt. Daher gibt es eine negative Strominjektion in den VCO. 9C stellt den Zustand dar, bei dem es keine Phasenfehlanpassung zwischen dem Referenztakt und dem Rückkopplungstakt gibt. Daher gibt es keine Veränderung in dem Nettostrom, der in den VCO injiziert wird.
In der Vergangenheit waren die Ladungspumpe, der Schleifenfilter und der Transkonduktanzverstärker notwendig, um die vollständigen Swing-Up- und -Down-Signale von dem PFD in den VCO zu übersetzen, wie oben mit Hinblick auf 1 beschrieben worden ist. Das Verwenden eines Schleifenfilters mit einer großen passiven Vorrichtung ist ein wachsendes Hindernis bei monolithischen Herstellungsverfahren, die sich über den 45 NanometerKnoten hinaus bewegen. Darüber hinaus stellt der Schleifenfilter einen Pfad für eine Rauschübertragung zu dem VCO bereit. Durch das Eliminieren der Ladungspumpe, des Schleifenfilters und des Kleinsignal-G_m-Verstärkers, die mit dem analogen PLL der 1 verknüpft sind, wird der Proportionalpfad gemäß den 3, 6 und 8 vereinfacht, wodurch sich mehrere Vorteile ergeben. Der Kleinsignal-G_m-Verstärker ist eine Breitbandvorrichtung, da er typischerweise Signale mit einer Bandbreite von bis zu mehreren hundert Megahertz verarbeiten muss. Daher ist in vorherigen PLL-Schaltungen ein großer Teil des Rauschens von den Stromquellen in den Ladungspumpen, sowie thermisches Rauschen von dem Widerstand R der 1C direkt durch den G_m-Verstärker in den VCO gekommen. Ebenso wurde Rauschen, das inhärent in dem G_m-Verstärker ist, in den VCO injiziert. In der Folge hat der Pfad mit großem Gain zu einer größeren Rauschverstärkung geführt. Eine Eliminierung dieses Blocks entfernt unnötiges Rauschen, das andernfalls von der Ladungspumpe, dem Schleifenfilter und dem G_m-Verstärker erzeugt werden würde. Stattdessen werden bei der PLL-Schaltung 10 die Signale direkt von dem PFD 20 zu der Steuerungs- und Schnittstellenschaltung 22 gesendet. Die Ausgabe des PFD 20 steuert auf einfache Weise Schalter, wie in den 6 bis 9 beschrieben worden ist. Dieses Design eliminiert einen Pfad, über den Rauschen in den VCO 12 gelangen kann. Ein anderes Merkmal der PLL-Schaltung 10 ist, dass die Stromquelle stark gefiltert ist, wodurch sich ein reduzierter Rauschpegel ergibt. Allerdings limitiert der Mangel an Gain bei dem Verwenden dieser Methode die Systembandbreite. Um mehr Gain einzuführen, ist der Gleichstrom des Proportionalpfades relativ hoch ausgeführt. In vorherigen PLL-Schaltungen würde dies normalerweise eine Komplikation beim Angleichen der Vorrichtung und eine wiederholte Erzeugung von Stromspitzen bewirken. Daher wurde diese Architektur zuvor aufgrund dieser Performance-Limitierungen nicht verwendet. Durch das Bereitstellen der separaten VCO-Replika-Schaltung 65, wie in 6 gezeigt ist, wurden diese Probleme nun gelöst. V_REP folgt V_OSC eng, wodurch ermöglicht wird, dass große Ströme zwischen der Replika-Schaltung 65 und dem VCO 12 umgeschaltet werden können, ohne große Stromspitzen zu erzeugen.
Erneut bezugnehmend auf 6A umfasst die Schaltung 46, die den Schnellintegralpfad bildet, einen FET 122, der zwischen V_DD und den Eingangsknoten 45 verbunden ist. Der Source-Anschluss des FET 122 ist mit V_DD verbunden, und der Drain-Anschluss des FET 122 ist mit dem Knoten 45 verbunden. Die Schnellintegralpfadschaltung 46 ist programmierbar und leitet in der vorliegenden Ausführungsform bis zu 20 Prozent des gesamten Eingangsstroms zu dem VCO 12, z.B. 10 Prozent. Die Grenzfrequenz von Signalen, die durch den Schnellintegralpfadschaltung 46 verbreitet werden, ist durch die Transkonduktanz des FET 50 und den Kondensator 58 begrenzt. Die Kapazität ist auswählbar, um die Menge an Rauschen, die durch den FET 122 läuft, zu begrenzen. Die Bandbreite der Vorrichtung 122 ist ungefähr 10 MHz.
Immer noch bezugnehmend auf 6A umfasst die Schaltung 48, die den Langsamintegralpfad bildet, einen FET 126, der zwischen V_DD und den Eingangsknoten 45 verbunden ist. Der Source-Anschluss des FET 126 ist mit V_DD verbunden, und der Drain-Anschluss des FET 126 ist mit dem Knoten 45 verbunden. Die Schaltung 48 enthält den Tiefpassfilter 49, durch den das Signal i_sum läuft, um hochfrequentes Rauschen zu entfernen, bevor es in das Gate 130 des FET 126 eingegeben wird. Die Bandbreite des Tiefpassfilters 49 ist programmierbar, d.h. einstellbar, und kann beispielsweise in den Bereich von fünf kHz bis ein MHz liegen, wodurch die Bandbreite der Vorrichtungen 126 und 68 auf den gleichen Bereich begrenzt wird. Allerdings wird die Signalverbreitung durch die Proportionalpfadschaltung durch Schalter 70, 66 gesteuert (siehe 6A), wobei die Vorrichtung 68 den Vorstrom bereitstellt. Die Proportionalpfadbandbreite ist durch die Impedanz an dem Eingangsknoten 45 begrenzt, die zwischen 100 MHz und 400 MHz variiert.
Der Schnellintegralpfad (Schaltung 46) und der Langsamintegralschaltungspfad (Schaltung 48) steuern die Frequenz des VCO 12. Veränderungen von Anwendungsumgebungsparametern, z.B. Temperatur und Versorgungsspannung, können die Frequenz des VCO-Ausgangssignals 14 beeinflussen. Eine Veränderung der absoluten Temperatur verändert die Transistorschaltgeschwindigkeiten, wodurch sich eine Veränderung der VCO-Frequenz ergibt. Der Integralpfad kompensiert die VCO-Frequenzvariationen aufgrund dieser Parameter und stabilisiert die VCO-Frequenz auf den gewünschten Wert. Parameter, wie beispielsweise die Off-Chip-Versorgungsspannung und die Temperatur, verändern sich mit einer geringen Rate, typischerweise mit einer Kilohertz-Rate oder langsamer. Daher ist der Langsamintegralpfad dazu ausgelegt, mit einer Bandbreite so niedrig wie 5 kHz zu arbeiten. Allerdings können andere Parameter, wie beispielweise die Referenztaktfrequenzmodulation, so hoch wie 133 kHz eingestellt werden. Die Schnellintegralschleife ist dazu ausgelegt, bei zehn MHz Bandbreite zu arbeiten, um zu gewährleisten, dass sie Frequenzfehler aufgrund einer Referenztaktfrequenzmodulation entfernen kann. In beiden Fällen sollte die Bandbreite höher als die mögliche Änderungsrate sein, um Abweichungen, die sich aus diesen und anderen Umgebungsparametern ergeben, schnell so korrigieren.
Um einen Jitter in dem VCU 12 zu minimieren, ist es wichtig, ein Rauschen von den Leistungsversorgungsspuren zu reduzieren oder zu eliminieren. In der Vergangenheit wurden Linearregler verwendet, um eine Leistungsversorgungsunterdrückung bereitzustellen. Allerdings erfordert dieser Implementierungstyp Rückkopplungsschaltungen und eine Referenzspannung. Ein Merkmal von Ausführungsformen der Erfindung ist es, dass weder eine Rückkopplungsschaltung noch eine Referenzspannung erforderlich ist, um eine Leistungsversorgungsunterdrückung bereitzustellen. Wie im Allgemeinen in der 6B gezeigt ist, umfasst die Phasenregelkreisschaltung 10 eine Leistungsversorgungsunterdrückungs-(PSR)-Teilschaltung 132, die verbunden ist, um die Versorgungsspannung V_DD an eine anderen Teilschaltung 133 der Phasenregelkreisschaltung 10 zu liefern, einschließlich der Steuerungs- und Schnittstellenschaltung 22 (d.h. der Schnellintegralpfadschaltung 46, der Steuerungsschaltung 47, der Langsamintegralschaltungspfadschaltung 48 und er Proportionalpfadschaltung 60, 60'). Beispielhafte Designs der PSR-Teilschaltung 132, die in den 12 - 14 gezeigt sind, werden als Teilschaltungen 132a, 132b und 132c bezeichnet.
Mit Hinblick auf Transistorvorrichtungen, die nun im Zusammenhang mit der PSR-Teilschaltung beschrieben werden, und andere Schaltungen, die mit Bezug auf die Phasenregelkreisschaltung 10 dargestellt sind, beziehen die offenbarten Ausführungsformen Feldeffekttransistoren (FETs) ein, aber die Erfindung ist nicht hierauf beschränkt. Im Zusammenhang mit Ausführungsformen, in welchen FETs verwendet werden, bezieht sich der Begriff Gebiet auf einen getrennten und identifizierbaren Teilbereich eines Transistors, wie beispielsweise ein Source, ein Drain oder ein Gate, und der Begriff Gebiet kann austauschbar mit einem beliebigen dieser und austauschbar mit einem Anschluss, mit dem sich eines davon in elektrischer Leitung befindet, verwendet werden. Der Begriff Source-/Drain-Gebiet, wie er hier verwendet wird, meint ein Halbleitergebiet oder einen Anschluss, der zu dem Halbleitergebiet führt, wobei das Gebiet als ein Source oder ein Drain einer Transistorvorrichtung arbeitet. Filter oder Filterelement meint eine oder mehrere Kondensatorvorrichtungen, die hier als Vorrichtungen mit zwei Anschlüssen dargestellt sind.
Ein Filterelement kann einen oder mehrere Widerstände enthalten, und eine Bezugnahme auf ein Filterelement enthält im Allgemeinen eine Bezugnahme auf Impedanznetzwerke. Der Begriff Filter bezieht sich auf einen Filter, der ein Analogfilter oder ein Digitalfilter sein kann. Tiefpassfilter meint einen Filter, der eine Frequenzcharakteristik aufweist, bei der es oberhalb einer gegebenen Frequenz eine beträchtliche Signalabschwächung gibt. Anschluss und Verbindung können sich auf einen Kontaktpunkt beziehen, der eine Verbindung bewirkt, obwohl bei hochintegrierten Schaltungen eine physische Verbindung nicht durch einen ausgeprägten Verbindungspunkt gekennzeichnet sein mag, der aus einem anderem leitfähigen Material ist. Darüber hinaus soll eine Bezugnahme auf einen Verbindungspunkt oder einen Anschluss, der eine Quelle externer Leistung oder Spannung empfängt, als ein Punkt in einer Schaltung verstanden werden, der eine derartige Leistung oder Spannung während eines Betriebs der Schaltung empfangen kann, der aber nicht vorhanden sein mag, wenn die Schaltung nicht im Betrieb ist.
Die Schaltung der 12 ist beispielhaft für eine Filterschaltung, die eine Leistungsversorgungsunterdrückung für die beispielhafte Phasenregelkreisteilschaltung 133 bereitstellt. Die PSR-Teilschaltung 132a ist mit einem beispielhaften Anschluss oder Verbindungspunkt 139 verbunden, um eine erste Versorgungsspannung P_V von einer Quelle, die extern zu der Phasenregelkreisschaltung 10 angeordnet ist, zu empfangen und eine zweite Versorgungsspannung V_DD an die Phasenregelkreisteilschaltung 133 durch eine beispielhafte Verbindung 137b bereitzustellen. Die PSR-Teilschaltung 132a ist konfiguriert, wobei das Drain 136d eines NMOS-Transistors 136 mit einem beispielhaften Anschluss 137a verbunden ist, an dem die Versorgungsspannung P_V von der externen Quelle bereitgestellt sein kann. Das Source 136s des NMOS Transistors 136 ist verbunden, um einen Strom an die Phasenregelkreisteilschaltung 133 durch eine beispielhafte Verbindung 137b bereitzustellen. Ein Tiefpassfilter 138 ist zwischen dem Gate 136g des Transistors 136 und dem beispielhaften Anschluss oder Verbindungspunkt 139 verbunden, um das Hochimpedanz-Gate 136g des Transistors mit einer gefilterten Version des Signals, die von der ersten Versorgungsspannung P_V abgeleitet ist, wenn sie von der externen Versorgungsspannungsquelle empfangen wird, anzutreiben. Ein Anlegen der gefilterten Version des Signals an das Gate 136g stellt eine Spannung V_DD an dem Source-Anschluss 137b bereit, die eine Leistungsversorgungsunterdrückung oberhalb einer Grenzfrequenz zeigt, die durch den Filter eingestellt ist, d.h. teilweise durch die Filterkenngrößen bestimmt ist. Unterhalb der Grenzfrequenz folgt V_DD P_V . Oberhalb der Grenzfrequenz folgt V_DD nicht Variationen in der Versorgungsspannung P_V . In anderen Ausführungsformen können zusätzliche NMOS-Transistoren und/oder Filter gestapelt sein, um das Maß an Leistungsversorgungsunterdrückung zu steigern. Siehe beispielsweise die Schaltungen der 12 und 13.
Die Schaltung der 13 enthält eine PSR-Teilschaltung 132b, die verbunden ist, um eine erste Versorgungsspannung P_V zu empfangen und eine zweite Versorgungsspannung V_DD an die Phasenregelkreisteilschaltung 133 durch die beispielhafte Verbindung 137b bereitzustellen. Die PSR-Teilschaltung 132b umfasst ein Widerstands-Kondensator-Netzwerk und mehrere PMOS-Transistoren. In diesem Beispiel sind zwei Transistoren 150, 152, zwei Tiefpassfilter 154, 156 und zwei Widerstände 158, 160 dargestellt. Es sollte verstanden werden, dass andere Ausführungsformen zusätzliche Transistoren, Tiefpassfilter und Widerstände umfassen können. Die Transistoren 150, 152 sind in Serie mit dem Source 150s des Transistors 150, der mit einem beispielhaften Leistungsversorgungsanschluss 137a verbunden ist, an dem eine Versorgungsspannung P_V von einer Quelle, die extern zu der PLL-Schaltung 10 ist, bereitgestellt werden kann, verbunden. Das Drain 150d des PMOS-Transistors 150 ist mit dem Source 152s des PMOS-Transistors 152 verbunden. Das Drain 152d des PMOS-Transistors 152 ist verbunden, um einen Strom an die Phasenregelkreisteilschaltung 133 durch die beispielhafte Verbindung 137b bereitzustellen.
Die Hochimpedanz-Gates 150g, 152g der zwei PMOS-Transistoren 150, 152 sind jeweils mit einem beispielhaften Anschluss oder Verbindungspunkt 139 verbunden, an dem die Versorgungsspannung P_V von einer Quelle, die extern zu der PLL-Schaltung 10 ist, empfangen werden kann. Die Widerstände 158 und 160 sind zwischen P_V und einem Referenzanschluss V_SS positioniert. Jeder der zwei Tiefpassfilter 154, 156 ist mit einer anderen Seite des Widerstandes 158 verbunden, während der Widerstand 160 ferner einen Stromfluss zu Vss begrenzt. Das Gate 150g des Transistors 150 ist durch den Tiefpassfilter 154 verbunden und wird mit einem Signal betrieben, das von der ersten Versorgungsspannung P_V abgeleitet ist, wenn sie von der externen Versorgungsspannungsquelle empfangen wird.
Das Gate 152g des Transistors 152 ist in Serie durch den Tiefpassfilter 154 und den Widerstand 158 verbunden, um ebenfalls ein Signal, das von der ersten Versorgungsspannung P_V abgeleitet ist, zu empfangen und damit betrieben zu werden, wenn sie von der externen Versorgungsspannungsquelle empfangen wird. Der Filter 156 ist zwischen dem Gate 152g und einem Verbindungspunkt 161 zwischen dem Widerstand 158 und dem Widerstand 160 verbunden.
Mit dieser Anordnung stellt das Drain 150d des ersten Transistors 150 einen ersten modifizierten begrenzten Stromfluss zu Vss bereit.
Die Filter 154, 156 stellen die Versorgungsspannung V_DD an dem Anschluss 137b bereit, der eine Leistungsversorgungsunterdrückung oberhalb einer Grenzfrequenz, welche durch die Filter 154, 156 eingestellt ist, d.h. teilweise durch die Filterkenngrößen bestimmt ist, zeigt. Unterhalb der Grenzfrequenz folgt V_DD P_V . Oberhalb der Grenzfrequenz folgt V_DD nicht Variationen der Versorgungsspannung P_V . In anderen Ausführungsformen können zusätzliche Transistoren und Filter in der Teilschaltung 132b einbezogen sein, um das Maß an Leistungsversorgungsunterdrückung zu erhöhen.
Die Schaltung der 14 enthält eine PSR-Teilschaltung 132c, die verbunden ist, um eine erste Versorgungsspannung P_V zu empfangen und eine zweite Versorgungsspannung V_DD an die Phasenregelkreisteilschaltung 133 durch die beispielhafte Verbindung 137b bereitzustellen. Die PSR-Teilschaltung 132c umfasst ein Widerstands-Kondensator-Netzwerk und mehrere PMOS-Transistoren. In diesem Beispiel sind zwei PMOS-Transistoren 150, 152, zwei Tiefpassfilter 154, 156 und zwei Widerstände 158, 130 dargestellt. Es wird verstanden werden, dass andere Ausführungsformen zusätzliche Transistoren, Tiefpassfilter und Widerstände umfassen können. Die Transistoren 150, 152 sind in Serie mit dem Source 150s des Transistors 150, der mit einem beispielhaften Leistungsversorgungsanschluss 137a verbunden ist, bei dem eine Versorgungsspannung P_V von einer Quelle, die extern zu der PLL-Schaltung 10 ist, bereitgestellt werden kann, angeordnet. Das Drain 150d des PMOS-Transistors 150 ist mit dem Source 152s des PMOS-Transistors 152 verbunden. Das Drain 152d des PMOS-Transistors 152 ist verbunden, um einen Strom an die Phasenregelkreisteilschaltung 133 durch die beispielhafte Verbindung 137b bereitzustellen. Die Hochimpedanz-Gates 150g, 152g der zwei PMOS-Transistoren 150, 152 sind jeweils mit einem oder mehreren beispielhaften Anschlüssen oder Verbindungspunkten 139 verbunden, an denen die Versorgungsspannung P_V von einer Quelle, die extern zu der PLL-Schaltung 10 ist, empfangen werden kann. Die Widerstände 158 und 160 sind zwischen P_V und einem Referenzanschluss Vss positioniert.
Der Tiefpassfilter 154 ist mit einem Knoten 161 zwischen den Widerständen 158, 160 verbunden, so dass das Gate 150g des Transistors 150 in Serie durch den Filter 154 und den Widerstand 158 verbunden ist, um mit einem Signal, das von der ersten Versorgungsspannung P_V abgeleitet ist, betrieben zu werden, wenn sie von der externen Versorgungsspannungsquelle an einem Anschluss oder Verbindungspunkt 139 empfangen wird. Der Widerstand 160 begrenzt ferner einen Stromfluss zu V_SS . Der Tiefpassfilter 156 ist zwischen das Gate 152g des Transistors 152 und einen Anschluss oder Verbindungspunkt 139 verbunden, um ein Signal, das von der ersten Versorgungsspannung P_V abgeleitet ist, zu empfangen, wenn sie von der externen Versorgungsspannungsquelle empfangen wird, und um das Gate 152g des Transistors 152 mit dem abgeleiteten Signal zu betreiben.
Die Filter 154, 156 stellen die Versorgungsspannung V_DD an dem Anschluss 137b bereit, der eine Leistungsversorgungsunterdrückung oberhalb einer Grenzfrequenz zeigt, die durch die Filter 154, 156 eingestellt ist, d.h. teilweise durch die Filterkenngrößen bestimmt ist. Unterhalb der Grenzfrequenz folgt V_DD P_V . Oberhalb der Grenzfrequenz folgt V_DD nicht Variationen der Versorgungsspannung P_V . In anderen Ausführungsformen können zusätzliche PMOS-Transistoren und Filter darüber hinaus einbezogen sein, um das Maß von Leistungsversorgungsunterdrückung zu erhöhen.
In den Designs der 12, 13 und 14 werden die Transistoren in Sättigung gehalten, um eine maximale Leistungsversorgungsunterdrückung bereitzustellen, aber sie können in anderen Bereichen betrieben werden. Bei den Filtertechniken der 12 - 14 bewegt sich die geregelte Versorgungsspannung V_DD mit Bezug auf P_V hinauf bis zu der Bandbreite des Tiefpassfilters, während bei vorherigen Designs die Versorgung, die zu dem VCO geht, mittels Rückkopplung geregelt worden ist, um zu gewährleisten, dass die Versorgung konstant bleibt.
Zusammenfassend arbeitet die Phasenregelkreisschaltung 10 mit einem geringeren Jitter als ein typischer analoger PLL, aber enthält eine reduzierte Anzahl von analogen Blöcken im Vergleich zu einem analogen PLL. In einer vorteilhaften Ausführungsform ist der VCO 12 eine analoge Komponente, während alle anderen Komponente digital sind, wodurch das Design geeigneter für einen Niederspannungsbetrieb ist, und portierbarer für aktuelle und zukünftige Herstellungstechnologien für kleinere Geometrien. PLL-Schaltungen gemäß der Erfindung sind darüber hinaus viel weniger prozess- und umgebungsempfindlich als analoge PLL-Designs. Die Schleifendynamik der PLL-Schaltung 10 kann durch die Grenzfrequenz beschrieben werden: $F_{cut-off} = K_{VCO} / (2 π N)$
wobei K_VCO das Analog-Einstell-Gain des VCO ist, und N der PLL-Rückkopplungs-Teilewert (DIV/N) ist. Wie in Gleichung (1) gesehen werden kann, ist K_VCO der einzige prozessempfindliche Parameter in der Schleifendynamik der PLL-Schaltung 10. Dies bewirkt einen relativ stabilen Betrieb, wodurch die PLL-Schaltung 10 sehr robust und für eine Großvolumenproduktion geeignet ist.
Verschiedene erfinderische Merkmale sind beschrieben worden. Diese umfassen (1) eine Phasenregelkreisschaltung mit einem dreifachen Pfad für eine Phasen- und Frequenzsteuerung, wobei es einen Proportionalpfad, einen Schnellintegralpfad und einen Langsamintegralpfad gibt, (2) eine programmierbare Steuerung des Langsamintegralpfads durch ein Einstellen seiner Bandbreite zum Verwenden bei der Schleifendynamik und (3) eine offene Steuerungstechnik, welche keine Rückkopplung verwendet, um eine Leistungsversorgungsunterdrückung zu erreichen. Der Proportionalpfad eliminiert die Notwendigkeit einer Ladungspumpe, eines Schleifenfilters oder äquivalenter digitaler PLL-Techniken durch seine direkte Verwendung beim Schalten von Strom bis hinauf zu 40% des gesamten VCO-Vorstroms. Eine Ausführungsform verwendet eine gefilterte, saubere Vorspannung aus dem Langsamintegralpfad, um den Strom des Proportionalpfads vorzubelasten. Darüber hinaus ist eine neue statische Replika-Schaltung ohne Rückkopplung offenbart, welche einem durchschnittlichen Schaltstrom einer dynamischen Schaltung folgt. Diese und andere Konzepte sind hier für zahlreiche Anwendungen offenbart, und die Ausführungsformen und spezifischen Anwendungen, die hier gezeigt sind, sollten nicht als einschränkend betrachtet werden.
Die erfinderischen Konzepte können auf vorteilhafte Weise in einer Bandbreite von elektronischen Systemen angewendet werden. Als ein Beispiel gibt es eine Notwendigkeit für erhöhte Geschwindigkeiten für Datenübertragungen zwischen Vorrichtungen, z.B. integrierten Schaltungen und, aus verschiedenen Gründen, werden diese Übertragungen mit Hochgeschwindigkeits-Serialisierer-/Deserialisierer-Vorrichtungen durchgeführt, die üblicherweise als Serdes bezeichnet werden. Anstatt des Vorsehens von n-Bit-breiten parallelen Datenübertragungen zwischen Vorrichtungen werden die Daten serialisiert, um das Maß an Parallelität zu reduzieren. Dies reduziert die Pin-Anzahl jeder Vorrichtung, aber die Datenübertragungsfrequenz erhöht sich umgekehrt proportional in dem Verhältnis, in dem die Pin-Anzahl reduziert wird. Typischerweise stellt jede Vorrichtung eine Datenübertragungsfrequenz durch ein Multiplizieren einer Referenztaktgeschwindigkeit mit einer Zwischenfrequenz-PLL-Schaltung bereit, um die Bewegung der Datenübertragungen zu steuern. Die erhöhte Taktgeschwindigkeit kann darüber hinaus mit einer oder mehreren anderen PLL-Schaltungen in jedem von einem oder mehreren Serdes-Knoten, die auf der Vorrichtung gebildet sind, erhöht werden, um spezifische Datentaktfunktionen zu steuern. 15 ist ein vereinfachtes schematisches Diagramm, das einen Serialisierer 162 darstellt, von dem Daten in eine erste Vorrichtung 164 (z.B. eine erste integrierte Schaltung) zu einem Deserialisierer 166 in einer zweiten Vorrichtung 168 (z.B. einer zweiten integrierten Schaltung) übertragen werden. Die erste Vorrichtung 164 ist eine Komponente eines ersten Systems 170 und kann auf einem ersten PC-Board montiert sein. Die zweite Vorrichtung 168 ist eine Komponente eines zweiten Systems 171 und kann auf einem zweiten PC-Board montiert sein. Der Serialisierer 162 empfängt m-Bit-breite parallele Daten von der Schaltung 167 innerhalb der ersten Vorrichtung 164 und wandelt die Daten in eine kleinere Bitbreite k von parallelen Daten für eine Übertragung über die serialisierte Datenleitung 172 zu dem Deserialisierer 166 um, der dann eine Nachtransferwiederherstellung der Daten auf die ursprüngliche m-Bit-breite für deren Bearbeitung durch eine andere Schaltung in der zweiten Vorrichtung 168 durchführt. Der Serialisierer 162 und der Deserialisierer 166 enthalten jeweils eine oder mehrere Phasenregelkreisschaltungen 10, die ein Referenztaktsignal empfangen, um einen Betrieb der ersten Steuerungsschaltung 173 des Serialisierers 162 oder einen Betrieb der zweiten Steuerungsschaltung 175 des Deserialisierers 166 zu ermöglichen. Die m-Bit-breiten Daten werden anfänglich von eine erste Eingangsschaltung 174 des Serialisierers empfangen, werden dann einer Parallel-zu-Seriell-Wandlung in dem Serialisierungsblock 176 unterzogen, von dem die Daten durch die erste Ausgangsschaltung 178 verlaufen, und dann von dem Chip herunter mittels der Datenleitung 172 übertragen werden. Der serialisierte Datenstrom wird von der zweiten Eingangsschaltung 184 des Deserialisierers 166 empfangen und wird dann einer Seriell-zu-Parallel-Wandlung in dem Deserialisierungsblock 186 unterzogen, um erneut m-Bit-breite parallele Daten zu erzeugen, welche durch eine zweite Ausgangsschaltung 188 zu einer anderen Schaltung 190 in der zweiten Vorrichtung 168 zur Verarbeitung verlaufen. Die Phasenregelkreisschaltungen 10, die in 15 dargestellt sind, sind mit Steuerungsschaltungen 173 oder 175 gekoppelt, um ein Timing und eine Steuerung bereitzustellen, die eine Stabilität der Timing-Signale gewährleistet, denen entsprechend Daten serialisiert, übertragen und deserialisiert werden. Daher können die erfinderischen Konzepte auf zwei separaten Systemen 170 und 171 implementiert sein, wovon jedes eine Vorrichtung aufweist, die eine Schaltung (i) zum Durchführen einer Serialisierung von Daten aus einer m-Bit-breiten parallelen Anordnung in eine k-Bit-breite parallele Anordnung zur Übertragung der Daten zu einer anderen Vorrichtung oder (ii) zum Durchführen einer Deserialisierung von Daten aus einer k-Bit-breiten parallelen Anordnung in eine m-Bit-breite parallele Anordnung zur Übertragung der Daten zu einer anderen Vorrichtung umfassen, wobei k < m.
Während die Erfindung mit Bezugnahme auf bestimmte Ausführungsformen beschrieben worden ist, wird von Fachleuten verstanden werden, dass zahlreiche erfinderische Konzepte, die hier offenbart worden sind, in einer Bandbreite von Schaltungsanwendungen und - systemen implementiert sein können. Viele der zuvor beschriebenen Verbesserungen können beispielsweise in einer Delay-Locked-Loop (DLL)-Schaltung zum Einstellen der Phase eines Signals oder zur Taktwiederherstellung implementiert sein. Obwohl es nicht dargestellt ist, werden Fachleute mit einem allgemeinen Bezug auf die vorhergehenden Figuren und, in größerem Detail, die Phasenregelkreisschaltung 10 verstehen, dass eine derartige DLL-Schaltung gemäß der Erfindung eine Phasendetektorschaltung anstelle des dargestellten Phasen- und Frequenzdetektors 20, und eine Kette von Verzögerungsgattern anstelle des VCO 12 umfassen wird. Die DLL-Schaltung, die Merkmale der Erfindung einbezieht, kann beispielsweise in Speichervorrichtungen, wie beispielsweise Dynamic Random Access Memory (DRAM)-Vorrichtungen integriert sein.
Darüber hinaus sind verschiedene Modifikationen der beschriebenen Ausführungsformen angedacht, und Äquivalente können anstelle von Elementen davon eingesetzt werden, ohne von dem Geist der Erfindung abzuweichen. Demgemäß ist der Umfang der Erfindung nur durch die folgenden Ansprüche eingeschränkt.

Claims

System, das eine Phasenregelkreisschaltung (10) bereitstellt, wobei das System Folgendes umfasst: einen spannungsgesteuerten Oszillator, VCO (12), zum Einstellen einer Phasen- oder einer Frequenzkenngröße eines VCO-Ausgangssignals (14), wobei der spannungsgesteuerten Oszillator (12) einen ersten Eingangsanschluss (45) und einen Ausgangsanschluss (15), der das VCO-Ausgangssignal (14) bereitstellt, aufweist, einen Phasen- und Frequenzdetektor (20), der erste VCO-Eingangssignale (24) erzeugt, die einen Phasenunterschied zwischen dem VCO-Ausgangssignal (14) und einem Referenzsignal (16) und ob es einen Frequenzunterschied zwischen dem VCO-Ausgangssignal (14) und dem Referenzsignal (16) gibt, angeben, eine Umwandlungsschaltung (34, 40), die gekoppelt ist, um die ersten VCO-Eingangssignale (24) in digitale Worte (38) zu übersetzen, um das VCO-Ausgangssignal (14) einzustellen, und eine Steuerungsschaltung (22, 47), die zwischen einem Versorgungs- und einem Referenzanschluss (Vdd, Vss) verbunden ist, die eine Stromquelle und zumindest einen Digital-zu-Analog-Wandler (62, 64) umfasst, und die ein auf einer Eingabe der digitalen Worte (38) an den Digital-zu-Analog-Wandler(62, 64) beruhendes Integralpfadeingangssignal (isum) erzeugt, gekennzeichnet durch eine Langsamintegralpfadschaltung (48), die eine erste Transistorvorrichtung (126) und einen Tiefpassfilter (49) umfasst, wobei der Tiefpassfilter (49) verbunden ist, um das Integralpfadeingangssignal (isum) zu empfangen und einem ersten Anschluss (130) der ersten Transistorvorrichtung (126) eine von dem Tiefpassfilter (49) gefilterte Version des Integralpfadeingangssignals (isum) bereitzustellen, um eine Leitfähigkeit der ersten Transistorvorrichtung (126) zu steuern und ein erstes Einstellungssignal von der ersten Transistorvorrichtung (126) zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitzustellen, und eine Schnellintegralpfadschaltung (46), die eine zweite Transistorvorrichtung (122) umfasst, die verbunden ist, um das Integralpfadeingangssignal (isum) zu empfangen, das nicht von dem Tiefpassfilter (49) gefiltert worden ist, wobei das Integralpfadeingangssignal (isum) eine Leitfähigkeit der zweiten Transistorvorrichtung steuert, um ein zweites Einstellungssignal von der zweiten Transistorvorrichtung zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitzustellen.
System nach Anspruch 1, das ferner eine Proportionalpfadschaltung (60) aufweist, die zwischen dem Versorgungsanschluss (Vdd) und dem ersten Eingangsanschluss (45) des VCO (12) verbunden ist, und die eine dritte Transistorvorrichtung (70, 66; 90, 92, 96, 98) aufweist, die zum Empfangen der ersten VCO-Eingangssignale (24, DN, UP) verbunden ist, um eine Leitfähigkeit zwischen dem Versorgungsanschluss (Vdd) und dem ersten Eingangsanschluss (45) des VCO (12) zu steuern, um ein drittes Einstellungssignal von der dritten Transistorvorrichtung (70, 66; 90, 92, 96, 98) zur Einstellung der Phase des VCO-Ausgangssignals (14) relativ zu dem Referenzsignal (16) bereitzustellen.
System nach Anspruch 1, das ferner eine vierte Transistorvorrichtung (68) aufweist, die zum Empfangen des Integralpfadeingangssignals (isum) verbunden ist, wobei das Integralpfadeingangssignal (isum) eine Leitfähigkeit durch die vierte Transistorvorrichtung (68) steuert, wobei die Leitfähigkeit durch die vierte Transistorvorrichtung (68; 80, 82) einen Strom durch die dritte Transistorvorrichtung (70, 66; 90, 92, 96, 98) steuert.
System nach Anspruch 1, wobei die vierte Transistorvorrichtung (68) und der Tiefpassfilter (49) verbunden sind, so dass die vierte Transistorvorrichtung (68)die von dem Tiefpassfilter (49) gefilterte Version (Vbias) des Integralpfadeingangssignals (isum) als das Integralpfadeingangssignal empfängt, um eine Leitfähigkeit der vierten Transistorvorrichtung (68) zu steuern.
System nach Anspruch 1, wobei die ersten VCO-Eingangssignale dem ersten Eingangsanschluss (45) des VCO (12) bereitgestellt werden, ohne Strompulse an einen Kondensator, der als Integrator wirkt, zu liefern.
System nach Anspruch 1, wobei die ersten VCO-Eingangssignale dem ersten Eingangsanschluss (45) des VCO (12) bereitgestellt werden, ohne dass eine Ladungspumpe zum Liefern von Strompulsen an den VCO (12) verwendet wird.
System nach Anspruch 1, bei der die erste Transistorvorrichtung (126) und die zweite Transistorvorrichtung (122) jeweils mit dem ersten Eingangsanschluss (45) des VCO (45) verbunden sind.
System nach Anspruch 1, wobei die Phasenregelkreisschaltung eine Serialisierungs- oder eine Deserialisierungsschaltung umfasst.
System, das eine Phasenregelkreisschaltung (10) bereitstellt, wobei das System Folgendes umfasst: einen spannungsgesteuerten Oszillator, VCO (12), mit einem ersten Eingangsanschluss (45) zum Auswählen von Phasen- und Frequenzkenngrößen eines VCO-Ausgangssignals (14) und einem Ausgangsanschluss (15), der das Ausgangssignal (14) bereitstellt, einen Phasen- und Frequenzdetektor (20), der erste VCO-Eingangssignale erzeugt, die einen Phasenunterschied zwischen dem VCO-Ausgangssignal (14) und einem Referenzsignal (16) und, ob es einen Frequenzunterschied zwischen dem VCO-Ausgangssignal (14) und dem Referenzsignal (16) gibt, angeben, eine Schaltung (34, 40) zum Umwandeln der ersten VCO-Eingangssignale (24) in digitale Signale (38) und zum Erzeugen eines Integralpfadeingangssignals (isum) aus den digitalen Signalen (38), und eine erste Integralpfadschaltung, die eine erste Transistorvorrichtung (126) und einen Tiefpassfilter (49) umfasst, gekennzeichnet dadurch, dass der Tiefpassfilter (49) eingerichtet ist zum Empfangen des Integralpfadeingangssignals (isum) und Bereitstellen einer von dem Tiefpassfilter (49) gefilterten Version (Vbias) des Integralpfadeingangssignals (isum) an einen ersten Anschluss der ersten Transistorvorrichtung (126) zum Steuern einer Leitfähigkeit der ersten Transistorvorrichtung (126), und zum Bereitstellen eines ersten Einstellungssignals von der ersten Transistorvorrichtung (126) zur Einstellung der Frequenz des VCO-Ausgangssignals (124) verbunden ist.
System nach Anspruch 9, wobei die Bandbreite des Tiefpassfilters (49) programmierbar gesteuert wird, um in dem Bereich von 5 kHz bis 1 MHz zu variieren, wodurch der Betrieb der ersten Transistorvorrichtung (126) auf einen ausgewählten Bandbreitenbereich, der für den Tiefpassfilter (49) gewählt ist, eingeschränkt wird.
System nach Anspruch 10, wobei die erste Transistorvorrichtung (126) ein Feldeffekttransistor ist, und wobei die von dem Tiefpassfilter (49) gefilterte Version des Integralpfadeingangssignals (isum) einem Gate-Anschluss (130) der ersten Transistorvorrichtung (126) als Eingabe bereitgestellt wird, um eine Leitung zwischen einem Versorgungsspannungsanschluss (Vdd) und dem ersten Eingangsanschluss (45) des spannungsgesteuerten Oszillators (12) zu steuern.
System nach Anspruch 9, wobei der erste Integralpfadschaltung eine Langsamintegralpfadschaltung (48) ist, wobei das System ferner eine Schnellintegralpfadschaltung (46) aufweist, die eine zweite Transistorvorrichtung (122) umfasst, die zum Empfangen des nicht von dem Tiefpassfilter (49) gefilterten Integralpfadeingangssignals (isum) verbunden ist, wobei das Integralpfadeingangssignal (isum) eine Leitfähigkeit der zweiten Transistorvorrichtung (122) steuert und die zweite Transistorvorrichtung (122) dem ersten Eingangsanschluss (45) des spannungsgesteuerten Oszillators (12) ein zweites Einstellungssignals zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitstellt.
System nach Anspruch 12, wobei die Schnellintegralpfadschaltung (46) und die Langsamintegralschaltung (48) die Frequenz des VCO (12) steuern.
System nach Anspruch 12, wobei die Langsamintegralschaltung (48) Frequenzvariationen des VCOs (12) aufgrund von Änderungen der Off-Chip-Versorgungsspannung und der Temperatur im Kilohertzfrequenzbereich oder einem niedrigeren Frequenzbereich kompensiert.
System nach Anspruch 12, wobei die Langsamintegralpfadschaltung (48) mit einer Bandbreite von 5 kHz arbeitet.
System nach Anspruch 12, wobei die Schnellintegralschaltung (46) in einem Frequenzbereich arbeitet, der ein Entfernen von Frequenzfehlern oder -variationen aufgrund einer Referenztaktfrequenzmodulation gewährleistet.
System nach Anspruch 16, wobei die Schnellintegralschaltung (46) in einem 10-MHz-Frequenzbereich arbeitet.
System nach Anspruch 12, das ferner eine Proportionalpfadschaltung (60) aufweist, die zwischen den Versorgungsanschluss (Vdd) und den ersten Eingangsanschluss (45) des VCO (12) verbunden ist, und der eine dritte Transistorvorrichtung (70, 66; 90, 92, 96, 98) aufweist, die zum Empfangen der ersten VCO-Eingangssignale (UP, DN) zum Steuern einer Leitfähigkeit zwischen dem Versorgungsanschluss (Vdd) und dem ersten Eingangsanschluss (45) des VCO (12) verbunden ist, um ein drittes Einstellungssignal von der dritten Transistorvorrichtung (70, 66; 90, 92, 96, 98) zur Einstellung der Phase des VCO-Ausgangssignals (14) relativ zu dem Referenzsignal (16) bereitzustellen.
System nach Anspruch 9, wobei das System eine Serialisierungs- oder eine Deserialisierungsschaltung umfasst, und wobei die Serialisierungs- oder Deserialisierungsschaltung den VCO (12), den Phasen- und Frequenzdetektor (20) und die erste Integralpfadschaltung umfasst.
Verfahren zum Betreiben eines Systems nach einem der Ansprüche 9 bis 19, wobei das Verfahren Folgendes umfasst: Einstellen der Passbandbreite des Tiefpassfilters (49) auf einen ausgewählten Bereich, so dass ein Betrieb die erste Integralpfadschaltung eine vom Tiefpassfilter (49) gefilterte Version des Integralpfadeingangssignals (isum) an einem ersten Anschluss (130) der ersten Transistorvorrichtung (126) zum Steuern einer Leitfähigkeit der ersten Transistorvorrichtung (126) bereitstellt und die erste Transistorvorrichtung (126) ein erstes Einstellungssignal zur Einstellung der Frequenz des VCO-Ausgangssignals (14) bereitstellt, wobei eine Einstellung der Tiefpassfilterbandbreite einen Betrieb der ersten Transistorvorrichtung (126) auf den ausgewählten Bandbreitenbereich, der für den Tiefpassfilter (49) gewählt worden ist, einschränkt.
Verfahren nach Anspruch 20, wobei die Bandbreite des Tiefpassfilters (49) programmierbar gesteuert ist, um in dem Bereich von 5 kHz bis 1 MHz zu variieren, wodurch der Betrieb der ersten Transistorvorrichtung (126) auf den Bereich von 5 kHz bis 1 MHz eingeschränkt ist.
Verfahren nach Anspruch 20, das ferner ein Konfigurieren der Phasenregelkreisschaltung (10) des Systems enthält, wobei das System eine Serialisierungs- oder eine Deserialisierungsschaltung umfasst, wobei die Serialisierungs- oder Deserialisierungsschaltung die Phasenregelkreisschaltung (10) enthält.