KR970008327B1 - 개선된 배치패턴을 갖는 반도체회로 - Google Patents

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후지쓰 가부시끼가이샤
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Abstract

요약없음.

Description

개선된 배치패턴을 갖는 반도체회로
제 1 도는 2열형 유니트셀들이 독립적으로 배열된 배치패턴의 일예를 나타내는 평면도.
제 2 도는 p-채널 및 n-채널 트랜지스터들의 구동능력의 차를 설명하기 위한 신호파형도.
제 3 도는 동일한 구동능력을 갖는 p-채널 및 n-채널 트랜지스터를 실현시키기 위한 배치패턴의 일예를 나타내는 평면도.
제 4 도는 동일한 구동능력을 갖는 p-채널 및 n-채널 트랜지스터를 실현시키기 위한 배치패턴의 또다른 예를 나타내는 평면도.
제 5 도는 p-채널 및 n-채널 트랜지스터들의 동일한 구동능력을 설명하기 위한 신호파형도.
제 6 도는 본 발명에 의한 반도체회로의 제 1 실시예의 배치패턴의 요부를 나타내는 평면도.
제 7A도 및 7B도는 각각 제 1 실시예의 2열형 유니트셀 및 버퍼의 등가회로도.
제 8 도는 버퍼의 회로도.
제 9 도는 제 1 실시예로서 적용한 회로의 배치패턴을 나타내는 평면도.
제10도는 입력버퍼에 적용한 회로도.
제11도는 본 발명에 의한 반도체회로의 제 2 실시예의 배치패턴을 나타내는 평면도.
제12도는 본 발명에 의한 반도체회로의 제 3 실시예의 배치패턴을 나타내는 평면도.
제13도는 본 발명에 의한 반도체회로의 제 4 실시예의 배치패턴을 나타내는 평면도.
제14A도 및 14B도는 각각 제 4 실시예의 2열형 유니트셀 및 버퍼의 등가회로도.
제15도는 반도체회로의 벌크구조의 배치패턴을 나타내는 평면도.
제16도는 제15도에 보인 벌크구조를 사용하는 본 발명에 의한 반도체회로의 제 1 실시예의 유니트셀의 배치패턴을 나타내는 평면도.
제17도는 제 5 실시예로서 적용한 회로의 배치패턴을 나타내는 평면도.
제18도는 반도체회로의 또다른 벌크구조의 배치패턴을 나타내는 평면도.
제19도는 제17도에 보인 벌크구조를 사용하는 본 발명에 의한 반도체회로의 제 6 실시예의 유니트셀의 배치패턴을 나타내는 평면도.
본 발명은 일반적으로 반도체회로에 관한 것이며 특히, 개선된 배치패턴을 갖는 반도체회로에 관한 것이다.
본 발명은 특히 기판상에 버퍼를 ASIC(Application Specific Integrated Circuit)를 형성하는 2열형 유니트셀들과 함께 배치할때 적용된 반도체회로의 배치패턴에 관한 것이다. 버퍼들은 LSI(Large Scale Integrated Circuit)내에 큰 부하를 갖는 클록신호라인들과 같은 신호라인들 또는 ASIC를 형성하는 MCM(Multi Chip Module)의 신호라인들을 구동시키는데 사용된다.
설계기술측면에서 볼때, ASIC는 자동설계에 의해 제조되는 반주문형 IC와 수동설계로 제조되는 완전주문형 IC로 분류될 수 있다. 반주문형 IC는 게이트 어레이계 또는 표준설계에 적용하며, 양계에서, IC의 대부분은 2열형 유니트셀들에 의해 형성된다.
2열형 유니트셀은 유니트셀을 형성하는데 필요한 최소의 조합이다. 2열형 유니트셀은 1열형 셀을 2열로 배치하여 구성되며, 여기서, 1열형 셀은 p-채널 트랜지스터와 n-채널 트랜지스터를 갖는다.
일반적으로, ASIC를 설계할시에, 배치패턴이 하기 조건을 만족하는 것이 중요하다. 즉,
(i) 유니트셀 형성이 용이하고 배선형성이 용이해야 하고,
(ii) 대다수의 유니트셀들을 칩내에 형성할 수 있어야 한다.
상기 조건(i)은 상술한 바와같은 2-열형 유니트셀을 사용함으로서 만족된다.
한편, 조건(ii)이 만족될 수 있는지 여부는 유니트셀의 트랜지스터폭을 얼마나 작게 제조할 수 있는지와 유니트셀의 간격을 칩배치패턴내에서 얼마나 좁게할 수 있는지에 달려있다. 금속배선의 최소간격은 마스크 설계 규칙에 의해 정해진다. 그밖에도, 유니트셀내의 배선은 트랜지스터 위의 상부층상에 형성된 배선영역을 사용한다. 이러한 이유때문에 트랜지스터폭이 감소될 경우 트랜지스터상의 배선채널이 감소되므로 유니트셀을 형성하기 어려워진다. 따라서, 트랜지스터폭은 p-채널 및 n-채널 트랜지스터양용의 여러가지 유니트셀들을 형성할 수 있는 범위내의 적당한 최소값으로 선택된다.
제 1 도는 상기의 것을 고려하여 실현할 수 있는 2열형 유니트셀의 배치패턴의 일예를 나타낸다.
제 1 도에서, 전원선(1)은 전원전압(VDD)을 공급하고, 전원선(2)은 전원전압(VSS)을 공급한다. 배치패턴내의 트랜지스터들은 p-채널 트랜지스터들(5)과 n-채널 트랜지스터들(6)이다.
p-채널 트랜지스터(5)의 폭(WP)과 n-채널 트랜지스터(6)의 폭(WN)은 WP=WN이 되도록 선택된다.
최근에 유니트셀들의 간격은 소위 오버셀 루팅 기술(over-cell-routing technique)을 사용하여 전보다 더 좁게 할 수 있으므로 IC의 집적도를 더 개선하는 것이 가능하다.
이 오버셀 루팅 기술에 의하면, 배선채널이 유니트셀의 상층위에 존재할 경우, 그 배선채널을 칩배치패턴의 배선용으로 사용한다.
그러나, 제 1 도에 보인 배치패턴이 집적도를 개선시키지만, p-채널 및 n-채널 트랜지스터들(5,6)의 폭(WP,WN)은 최소값으로 설정되고 또한 서로 동일하게 설정된다.
이러한 이유때문에, p-채널과 n-채널 트랜지스터들(5,6)의 구동능력간에 차이가 생긴다. 다시 말해, 트랜지스터들이 동일크기를 가질 경우, 캐리어로서 적은 유효질량을 갖는 전자를 사용하는 n-채널 트랜지스터(6)는 캐리어로서 큰 유효질량을 갖는 홀들을 사용하는 p-채널 트랜지스터(5)에 비해 큰 이동도를 갖는다.
구동능력간의 차이는 p-채널과 n-채널 트랜지스터들로 구성된 버퍼에도 마찬가지로 영향을 준다. 이러한 이유때문에, 만일 신호라인이 동일 트랜지스터폭을 갖는 p-채널과 n-채널 트랜지스터들로 구성된 버퍼에 의해 구동될 경우, 신호파형을 강하시키는데 필요한 시간(Tfall)과 신호파형을 상승시키는데 필요한 시간(Trise)은 p-채널과 n-채널 트랜지스터들의 구동능력간의 차로 인해 상이해진다.
예를들어, 제 2 도에 나타낸 바와같이 Tfall<Trise이다. 이러한 시간차이는 LSI내의 구동할 신호라인이 비교적 작은 부하를 가질 경우, 심각한 문제점을 야기하지 않는다.
그러나, 만일 이 버퍼가 큰 부하를 갖는 LSI내의 클록신호라인을 구동시키거나 또는 MCM의 신호라인을 구동시키기 위해 사용될 경우, 그 시간차는 펄스의 동작비를 변동시키는 등의 문제점을 야기하므로 시스템을 설계하기 어렵다.
상술한 문제점을 제거하기 위해, p-채널과 n-채널 트랜지스터들이 동일 구동능력을 갖게할 경우, p-채널 트랜지스터의 폭을 n-채널 트랜지스터폭의 폭의 2배로 해야 한다는 것을 경험을 통해 알게됐다. 예를들어, 이러한 경우에는 배치패턴을 제 3 도 또는 제 4 도에 도시된 바와같이 된다. 제3 및 4도에서, 제 1 도에서와 동일부분에 대해서는 동일 참조번호를 사용하고, 그에 대한 설명은 생략한다.
제3 및 4도에 보인 배치패턴들에 의하면, 버퍼(BF)는 2열형 유니트셀(UC)과 공용으로 전원선들(1,1,2,2)을 사용하도록 배치된다.
제 3 도에 보인 배치패턴의 경우에, p-채널 트랜지스터(7)의 폭은 n-채널 트랜지스터(8)의 폭(WN)의 2배가 되도록 수직방향(Y)으로 일정 거리만큼 연장되어 있다. 한편, 제 4 도에 보인 배치패턴의 경우에, p-채널 트랜지스터(7)의 길이는 n-채널 트랜지스터(8)의 길이의 2배가 되도록 수평방향(X)으로 일정 거리만큼 연장되어 있다. 제3 또는 제 4 도에 보인 배치패턴을 사용하면, 버퍼(BF)에 의해 구동되는 신호파형의 상승시간(Trise)은 제 5 도에 보인 바와같이, 신호파형의 강하시간( Tfall)과 거의 동일하다.
그러나, 제 3 도에 보인 배치패턴에서 p-채널 트랜지스터(7)는 단순히 수직방향(Y)으로 연장되며, 수직방향(Y)으로의 p-채널 트랜지스터(7)의 폭은 유니트셀(UC)을 형성하는 p-채널 트랜지스터(5)의 2배가 된다. 결과적으로, p-채널 트랜지스터(7)의 일부는 전원선(1)으로부터 수직방향(Y)으로 거리(H)만큼 돌출한다. 이 돌출부는 유니트셀들(UC)간의 간격을 좁히는데 방해가 되므로 전체 LSI의 집적도를 저하시키는 새로운 문제점이 생긴다.
한편, 제 4 도에 보인 배치패턴에서, p-채널 트랜지스터(7)는 단순히 수형방향(X)으로 연장되며, p-채널 트랜지스터(7)의 수평방향(X)으로의 길이는 유니트셀(UC)을 형성하는 p-채널 트랜지스터(5)의 2배가 된다.
결과적으로, 비사용영역(R)이 수직방향(Y)으로 p-채널 트랜지스터(7) 아래에 생긴다.
이 비사용영역(R)은 유니트셀(UC)을 형성하는 n-채널 트랜지스터(6)의 거의 2배가 된다. 클록신호라인 또는 MCM의 신호라인을 구동시키기 위한 버퍼는 LSI내의 배선을 구동시키기 위한 버퍼에 비해 크기가 클 필요가 있기 때문에, LSI의 집적도를 개선하는 관점에서 그러한 비사용영역(R)의 존재는 집적도를 저하시키므로 무시할 수 없다.
따라서, 본 발명의 목적은 상술한 문제점을 제기하는 신규하고도 유용한 반도체회로를 제공하는데 있다.
본 발명의 또다른 목적은 서로 평행하게 배열된 복수의 제 1 전원선들과, 서로 평행하게 배열되며, 상기 제 1 전원선과 제 1 방향으로 평행하며 또한 상이한 전원전압을 공급하는 복수의 제 2 전원선들과, 상기 제1 및 제 2 전원선들에 각각 결합되며 또한 제 2 방향으로 교대로 배열되는 동일수의 제1 p-채널 트랜지스터 및 제1 n-채널 트랜지스터로 구성된 제 1 셀과, 상기 제1 및 제 2 전원선들에 각각 결합되며 또한 상기 제 2 방향으로 교대로 배열되는 상이한 수의 제2 p-채널 트랜지스터와 제2 n-채널 트랜지스터들로 구성되며 상기 제2 p-채널 트랜지스터들은 소정의 구동능력을 갖도록 전기적으로 병렬 결합되어 있는 제 2 셀로 구성되는 반도체회로를 제공하는데 있다.
본 발명의 반도체회로에 의하면, 동일 트랜지스터폭내에 2열형 유니트셀과 버퍼공용의 전원선들을 사용하는 것이 가능하다.
그러므로 배치패턴내에 비사용영역을 최소화하여 2열형 유니트셀들만 배열된 경우에서와 같이 고집적도를 유지하는 것이 가능하다. 그밖에도 예를들어 버퍼에 대해서 p-채널 트랜지스터와 n-채널 트랜지스터의 구동능력을 거의 동일하게 설정하는 것이 가능하다.
또한 버퍼의 p-채널과 n-채널 트랜지스터간의 거리는 래치업현상을 피하도록 비교적 크게 할 수 있으며, 그와 동시에 배치패턴에서 비사용영역을 최소화할 수 있다.
본 발명의 상술한 목적 및 기타 목적을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
제6~8도를 참조하여 본 발명에 의한 반도체회로의 제 1 실시예에 관해 설명한다.
이 실시예에서는 본 발명을 MCM구조 및 /또는 클록버퍼를 갖는 반도체회로에 적용했다.
MCM구조 및/또는 클록버퍼에 의하면, 반도체기판 위에는 복수의 LSI칩들과 복수의 입/출력버퍼들이 구성된다. 각각의 LSI칩들내에는 복수의 2열형 유니트셀들이 형성된다. 그밖에도 각각의 입/출력버퍼의 등가회로는 제 8 도에 보인 바와같이 하나의 p-채널 트랜지스터와 하나의 n-채널 트랜지스터들로 구성된다.
제 6 도는 입/출력버퍼들중 하나로서 2열형 유니트셀과 MCM을 구동시키는 버퍼(BF)의 배치패턴의 일실시예를 나타냈다. 제 1 쌍의 전원선들(20,21)과 제 2 쌍의 전원선들(20,21)은 서로 병렬로 배치된다. 전원선(20)은 전원전압(VDD)을 공급하며, 전원선(21)은 전원전압(VSS)을 공급한다. 전원선들(20,20)은 수평방향(X)으로 배열된다. 2전원선들(21) 역시 2전원선들(20)의 수직방향(Y)을 따라 안쪽에서 수평방향(X)으로 배열된다.
2열형 유니트셀들(UC) 각각은 상술한 종래의 배치패턴에서와 같이 수평방향(X)으로 배치된다. 2열형 유니트셀(UC)은 각각 상응하는 전원선들(20)에 접속된 2 p-채널 트랜지스터들(22)과 상응하는 전원선(21)에 접속된 2 n-채널 트랜지스터들(23)을 포함한다.
다시 말해, 2열형 유니트셀(UC)은 2열의 기본셀들에 의해 형성된다. p-채널 트랜지스터들(22)은 트랜지스터폭(WP)을 가지며, n-채널 트랜지스터(23)는 트랜지스터폭(WN)을 갖는다. 여기서 WP=WN이다.
한편, 버퍼(BF)는 상응하는 전원선들(20)에 접속된 2 p-채널 트랜지스터들(32)과 2전원선들(21)에 교차 접속된 1 n-채널 트랜지스터(33)를 포함한다.
이 트랜지스터들(32,33)은 수직방향(Y)으로 배열된다.
p-채널 트랜지스터들(32)은 트랜지스터폭(WP)을 가지며 n-채널 트랜지스터(33)는 트랜지스터폭(WN)을 갖는다. 여기서, WP=WN이다.
버퍼(BF)의 p-채널 트랜지스터들(32)과 n-채널 트랜지스터(33)의 폭들(WP,WN)은 유니트셀(UC)의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)의 상응하는 폭들(WP,WN)과 동일하다.
따라서, 유니트셀(UC)과 버퍼(BF)의 p-채널 트랜지스터들(22,32)의 위치들은 수직방향(Y)을 따라 정합한다. n-채널 트랜지스터들(23,33)로서 유니트셀(UC)의 2 n-채널 트랜지스터들(23)과 반대로 버퍼(BF)내에는 1 n-채널 트랜지스터(33)만이 있다. 그밖에도 버퍼(BF)의 n-채널 트랜지스터(33)는 유니트셀(UC)의 n-채널 트랜지스터들(23)에 비해 수직방향(Y)을 따라 중심위치에 위치된다. 버퍼(BF)의 2 p-채널 트랜지스터들(33)은 게이트배선(35)을 통해 접속되고 2 p-채널 트랜지스터들(33)은 전기적으로 병렬로 접속되어 있다.
제7A도는 유니트셀(UC)의 등가회로도를 나타내고, 제7B도는 버퍼(BF)의 등가회로도를 나타낸다.
그러므로, 제 6 도에 보인 배열을 사용함으로써 버퍼(BF)의 p-채널 트랜지스터들(32)은 n-채널 트랜지스터(33)의 트랜지스터폭(WN)의 2배인 트랜지스터폭(2WP)을 갖는다.
결과적으로, p-채널 트랜지스터들(32)과 n-채널 트랜지스터(33)의 구동능력은 동일해진다.
그러므로 신호파형의 상승시간과 하강시간은 거의 동일하게 만들 수 있으므로 시스템 설계를 쉽게 할 수 있다.
버퍼(BF)의 트랜지스터(32,33)은 유니트셀(UC)의 트랜지스터들(22,23)과 공용으로 전원선들(20,21)을 사용한다. 더우기, 버퍼(BF)의 트랜지스터들(32,33)은 수평방향(X)으로 유니트셀(UC)의 트랜지스터들(22,23)에 거의 나란히 배열될 수 있다. 따라서, 버퍼(BF)의 트랜지스터들은 수직방향(Y)으로 돌출하지 않게 되어 비사용영역이 커지지 않는다. 이때문에 버퍼(BF)와 유니트셀들(UC)이 반도체기판상에 공존하더라도 배치 패턴내에 2열형 유니트셀만을 배열할때 실현될 수 있는 고집적도를 그대로 유지할 수 있다.
또한 유니트셀(UC)의 수직방향(Y)의 p-채널 트랜지스터(22)와 n-채널 트랜지스터(23)간의 거리(d1)와 버퍼(BF)의 수직방향(Y)의 p-채널 트랜지스터(32)와 n-채널 트랜지스터(33)간의 거리(d2)간의 관계는 d1<d2가 된다.
결과적으로 래치엎현상이 발생할 가능성이 적은 장점이 있다.
제 9 도는 제 6 도에 보인 배치패턴을 갖는 제 1 실시예를 적용한 회로의 배치패턴을 나타낸다. 제 9 도에서, 배선들은 점선(또는 음영)부분으로 나타낸다.
이 실시예의 또다른 응용으로서, 제10도에 보인 바와같은 입력버퍼의 정전보호(ESD)용 다이오드로서 버퍼(BF)를 사용하는 것이 가능하다. 그러나, 이 경우에, p-채널 트랜지스터(32)의 게이트는 전원전압(VDD)으로 클리프되고, n-채널 트랜지스터(33)의 게이트는 전원전압(VSS)으로 클리프되고 버퍼(BF)는 버퍼회로로서 동작하지 않는다.
그다음 제11도를 참조하여 본 발명에 의한 반도체회로의 제 2 실시예에 관해 설명한다. 제11도에서, 제 6 도에서와 동일부분은 동일번호를 부여하고 그에 대한 설명은 생략한다.
이 실시예에서, 제11도에서 수평방향(X)으로 p-채널과 n-채널 트랜지스터들(32,33)의 길이는 제 6 도에 나타낸 제 1 실시예의 2배로 하여 버퍼자체의 구동능력을 증가시키고 또한 큰 부하에 대처할 수 있다.
다른 점에서는 이 실시예가 제 1 실시예와 근본적으로 동일하다.
그다음 제12도를, 참조하여 본 발명에 의한 반도체회로의 제 3 실시예에 관한 설명한다.
제12도에서, 제 6 도에서와 동일부분에 대해서는 동일번호를 부여하고 그에 대한 설명은 생략한다.
이 실시예에서, 전원선들(20,21)의 수직방향(Y)에서의 위치들은 제 6 도에 보인 제 1 실시예의 것들로부터 변경했다. 결과적으로 유니트셀(UC)의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)의 위치들이 변경되어 버퍼(BF)를 형성하기 위해 1 p-채널 트랜지스터(32)와 2 n-채널 트랜지스터들(33)이 제공된다. n-채널 트랜지스터들(33)은 게이트배선(35)을 통해 접속되고, 2 n-채널 트랜지스터들(33)은 전기적으로 병렬로 접속되어 있다. 그밖에도, 제12도에서는 수평방향(X)으로의 p-채널과 n-채널 트랜지스터들(32,33)의 길이와 수직방향(Y)으로의 p-채널 트랜지스터(32)의 폭을 제 6 도에 보인 제 1 실시예의 2배로 하여 버퍼자체의 구동능력을 증가시켜 큰 부하에 대처할 수 있다.
p-채널과 n-채널 트랜지스터들(22,23,33)의 길이는 동일하고, p-채널과 n-채널 트랜지스터들(22,23)의 폭도 동일하다.
다른점에서는 이 실시예가 제 1 실시예와 근본적으로 동일하다.
그다음 제13도를 참조하여 본 발명에 의한 반도체회로의 제 4 실시예에 관한 설명한다.
제13도에서, 제 6 도에서와 동일부분에 대해서는 동일번호를 부여하고 그에 대한 설명은 생략한다.
이 실시예에서, 전원선들(20,21)의 수직방향(Y)에서의 위치들은 제 6 도에 보인 제 1 실시예의 것들로부터 변경했다. 결과적으로 유니트셀(UC)의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)의 위치들이 변경되어 버퍼(BF)를 형성하기 위해 1 p-채널 트랜지스터(32)와 2 n-채널 트랜지스터들(33)이 제공된다. n-채널 트랜지스터들(33)은 게이트배선(35)을 통해 접속되고, 2 n-채널 트랜지스터들(33)은 전기적으로 병렬로 접속되어 있다. 그밖에도, 제13도에서는 수평방향(X)으로의 p-채널과 n-채널 트랜지스터들(32,33)의 길이와 수직방향(Y)으로의 p-채널 트랜지스터(32)의 폭을 제 6 도에 보인 제 1 실시예의 2배로 하여 버퍼자체의 구동능력을 증가시켜 큰 부하에 대처할 수 있다.
다른점에서는 이 실시예가 제 1 실시예와 근본적으로 동일하다.
제14A도는 제12 및 13도에 보인 제3 및 제 4 실시예의 유니트셀(UC)의 등가회로도를 나타낸다. 한편, 제14B도는 제12 및 13도에 보인 제3 및 4실시예의 버퍼(BF)의 등가회로도를 나타낸다.
그러므로, 제2,3 및 4실시예에 의하면, 버퍼들(BF)과 유니트셀들(UC)이 반도체기판상에 공존하더라도, 2열형 유니트셀들만 배치패턴에 배열할때 실현될 수 있는 고집적도를 유지하는 것이 가능하다.
물론, 본 발명은 MCM을 구동시키는 버퍼의 적용에 국한되지 않고 상술한 바와같은 효과를 큰 부하를 갖는 LSI내의 클록신호선과 같은 신호선을 구동시킬때 상술한 배치패턴들을 사용하여 얻을 수 있다. 다시말해, 본 발명은 제10도에 보인 ESD보호회로의 입력버퍼, LSI의 클록버퍼등에 적용할 수도 있다.
그다음 본 발명을 게이트 어레이에 적용한 본 발명에 의한 반도체회로의 제5 및 제 6 실시예들에 관해 설명한다.
제15도는 게이트 어레이의 벌크구조를 나타낸다. 제15도에서, 제 6 도에서와 동일부분은 동일번호로 나타내고 그에 대한 설명은 생략한다.
제15도에서, p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)이 수평방향(X)으로 배열되고 다른 방법으로 수직방향(Y)으로 배열된다. p-채널과 n-채널 트랜지스터들(22,23)은 모두 수직방향(X)으로 동일길이와 수직방향(Y)으로 동일폭을 갖는다.
CMOS(Complementary Metal Oxide Semiconductor)를 설계할시에, 일반적으로 동일수의 p-채널 트랜지스터들과 n-채널 트랜지스터들이 사용된다.
그러나 예를들어 입/출력버퍼에서 원하지 않는 지연을 피하고 또는 클록구동기에서 신호의 동작비를 일정하게 유지할 목적으로 신호파형의 상승시간과 하강시간을 거의 동일하게 설정하기 위해, n-채널 트랜지스터들보다 더 많은 p-채널 트랜지스터들을 사용할 필요가 있다. 그러나 더 많은 p-채널 트랜지스터들을 사용하더라도 게이트 어레이상에서 비사용 트랜지스터들과 낭비(또는 비사용)영역들을 최소화하도록 효율적인 배치패턴을 실현할 필요가 있다.
제 5 실시예에서, 유니트셀(UC1)은 제16도에서 점선으로 나타낸 바와같이 제15도에 나타낸 동일한 수의 제1 및 제 2 열들(R1,R2)의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)을 사용하여 형성할 수 있다.
마찬가지로, 유니트셀(UC2)은 제16도에서 점선으로 나타낸 바와같이 제15도에 나타낸 동일한 수의 제2 및 제 3 열들(R2,R3)의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)을 사용하여 형성할 수 있다.
다시말해, 유니트셀들(UC1,UC2)의 위치들이 수직방향(Y)으로 이동될 수 있다.
이때문에, 상이한 수의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)을 사용하여 버퍼등을 게이트 어레이상에 형성하더라도, 유니트셀들의 위치들을 적절하게 이동시킴으로서 그러한 버퍼의 설비에 의해 형성될 수 있는 비사용영역을 제거하는 것이 가능하다.
제17도는 제 5 실시예로서 적용한 회로의 배치패턴을 나타낸다. 이경우에, 버퍼(또는 셀)(BF)는 n-채널 트랜지스터(23)에 비해 p-채널 트랜지스터(22)를 2배 더 사용한다. 그러나, 유니트셀들(UC)은 필요할 경우, 수직방향(Y)으로 유니트셀들(UC)의 위치들을 적당히 이동시킴으로서 도시된 바와같이 배열될 수 있으므로 게이트 어레이상에서 비사용영역을 최소화할 수 있다.
다시말해, 버퍼(BF)의 설비에 의해 게이트 어레이상에서 비사용영역이 증가하지 않는다.
제18도는 게이트 어레이의 또다른 벌크구조를 나타낸다. 제18도에서 제 6 도에서와 동일부분은 동일번호를 부여하고 그에 대한 설명은 생략한다.
제18도에서, p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)은 둘다 수직방향(Y)으로 배열되고, 다른 방법으로 수평방향(X)으로 배열된다. p-채널과 n-채널 트랜지스터들(22,23)은 모두 수평방향(X)으로 동일길이와 수직방향(Y)으로 동일폭을 갖는다.
또한 p-채널 및 n-채널 트랜지스터들(22,23) 각각은 제15도에서 수직방향(Y)으로 연장된 긴 형상을 갖는 p-채널과 n-채널 트랜지스터들(22,23)과 반대로 수평방향(X)으로 연장되는 긴 형상을 갖는다.
제19도는 제 6 실시예로서 적용한 회로의 배치패턴을 나타낸다. 이경우에, 버퍼(또는 셀)(BF)는 n-채널 트랜지스터들(23)에 비해 p-채널 트랜지스터들(22)을 2배 더 사용한다. 그러나, 유니트셀들(UC)은 필요한 경우, 수평방향(X)으로 유니트셀들(UC)의 위치들을 적당히 이동시킴으로서 도시된 바와같이 배열될 수 있으므로, 게이트 어레이상에서 비사용영역을 최소화할 수 있다. 다시말해, 버퍼(BF)의 설비에 의해 게이트 어레이상에서 비사용영역이 증가하지 않는다.
그러므로, 제5 및 제 6 실시예에 의하면, 임의의 상호 인접한 열들의 p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)이 배치패턴에서 대칭으로 사용되도록 유니트셀들(UC)과 버퍼들(BF)이 형성된다. 그러므로, 어떤 셀, 또는 버퍼등에 의해 사용된 p-채널과 n-채널 트랜지스터들(22,23)의 비와 무관하게 높은 게이트 이용효율을 실현할 수 있다.
물론, 제15~19도에서, p-채널 트랜지스터들(22)과 n-채널 트랜지스터들(23)은 각각 트랜지스터가 아니고 게이트일 수 있다.
또한 본 발명은 상술한 실시예들에 제한되지 않고 본 발명의 범위에 벗어나지 않는 범위내에서 여러 수정변경이 가능하다.

Claims (13)

  1. 서로 평행하게 배열된 복수의 제 1 전원선들(20)과, 서로 평행하게 배열되며, 상기 제 1 전원선과 제 1 방향으로 평행하며 또한 상이한 전원전압을 공급하는 복수의 제 2 전원선들(21)로 된 반도체회로에 있어서, 상기 제1 및 제 2 전원선들(20,21)에 각각 결합되며 또한 제 2 방향으로 교대로 배열되는 동일수의 제1 p-채널트랜지스터(22) 및 제1 n-채널 트랜지스터(23)로 구성된 제 1 셀과, 상기 제1 및 제 2 전원선들(20,21)에 제각기 결합되며 또한 상기 제 2 방향으로 교대로 배열되는 상이한 수의 제2 p-채널 트랜지스터(32)와 제2 n-채널 트랜지스터(33)로 구성되며, 상기 제2 p-채널 트랜지스터들(32)은 소정의 구동능력을 갖도록 전기적으로 병렬 결합되어 있는 제 2 셀로 구성되는 것이 특징인 반도체회로.
  2. 제 1 항에 있어서, 상기 제2 p-채널 트랜지스터들(32)과 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)과 동일 크기를 갖는 것이 특징인 반도체회로.
  3. 제 1 항에 있어서, 상기 제2 p-채널 트랜지스터들(32)과 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)보다 더 큰 길이를 상기 제 1 방향으로 갖는 것이 특징인 반도체회로.
  4. 제 3 항에 있어서, 상기 제2 p-채널 트랜지스터들(32)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)보다 더 큰 폭을 상기 제 1 방향에 수직한 방향으로 갖는 것이 특징인 반도체회로.
  5. 제 1 항에 있어서, 상기 제2 p-채널 트랜지스터들(32)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)보다 더 큰 폭을 상기 제 1 방향에 수직한 방향으로 갖는 것이 특징인 반도체회로.
  6. 제 5 항에 있어서, 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)과 동일 크기를 가지며, 또산 상기 제 2 p-채널 트랜지스터들(32)은 상기 제 1 방향으로 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)과 동일 길이를 갖는 것이 특징인 반도체회로.
  7. 제1~6항중 임의의 한항에 있어서, 상기 제2 p-채널 트랜지스터들(32)의 상기 소정의 능력은 상기 제2 n-채널 트랜지스터들(33)기의 2배인 것이 특징인 반도체회로.
  8. 제1~6항중 임의의 한항에 있어서, 상기 제 2 방향은 상기 제 1 방향에 수직인 것이 특징인 반도체회로.
  9. 제 8 항에 있어서, 상기 두 제 2 전원선들(21)은 상기 두 제 1 전원선들(20)간에 구비되며, 또한 상기 제2 n-형 트랜지스터(33)는 상기 두 제2 p-형 트랜지스터들(32)간에서 상기 두 제 2 전원선들(21)과 부분적으로 중찹되도록 배치되는 것이 특징인 반도체회로.
  10. 제 8 항에 있어서, 상기 두 제 1 전원선들(20)은 상기 두 제 2 전원선들(21)간에 구비되며, 또한 상기 제2 p-형 트랜지스터(32)는 상기 두 제2 n-형 트랜지스터들(33)간에서 상기 두 제 1 전원선들(20)과 부분적으로 중첩되도록 배치되는 것이 특징인 반도체회로.
  11. 제 8 항에 있어서, 상기 복수의 제 1 셀들은 임의의 상호 인접한 제 1 셀들의 위치들이 상기 제 2 방향을 따라 이동되도록 배열되는 것이 특징인 반도체회로.
  12. 제 1 항에 있어서, 상기 제 2 방향은 상기 제 1 방향에 평행한 것이 특징인 반도체회로.
  13. 제12항에 있어서, 상기 복수의 제 1 셀들은 임의의 상호 인접한 제 1 셀들의 위치들이 상기 제 1 방향을 따라 이동되도록 배열되는 것이 특징인 반도체회로.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097221A (en) * 1995-12-11 2000-08-01 Kawasaki Steel Corporation Semiconductor integrated circuit capable of realizing logic functions
US6480032B1 (en) 1999-03-04 2002-11-12 Intel Corporation Gate array architecture
US6331800B1 (en) * 2000-07-21 2001-12-18 Hewlett-Packard Company Post-silicon methods for adjusting the rise/fall times of clock edges
US6917084B2 (en) * 2003-09-05 2005-07-12 Texas Instruments Incorporated Interdigitated layout methodology for amplifier and H-bridge output stages
JP5552775B2 (ja) 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US9576644B2 (en) 2015-04-27 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit chip having two types of memory cells
US11508735B2 (en) 2019-08-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell manufacturing
US11296080B2 (en) 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain regions of semiconductor devices and methods of forming the same
US11990511B2 (en) 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain device and method of forming thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6017932A (ja) * 1983-07-09 1985-01-29 Fujitsu Ltd ゲ−ト・アレイ
JPS62276852A (ja) * 1986-05-23 1987-12-01 Mitsubishi Electric Corp 半導体集積回路装置
JPH0831578B2 (ja) * 1986-06-19 1996-03-27 日本電気株式会社 マスタ−スライス方式のゲ−トアレ−半導体集積回路装置
JPS63313835A (ja) * 1987-06-17 1988-12-21 Mitsubishi Electric Corp 半導体集積回路
EP0394598B1 (en) * 1989-04-28 1996-03-06 International Business Machines Corporation An improved gate array cell having FETS of different and optimized sizes
US5175605A (en) * 1990-02-05 1992-12-29 Rockwell International Corporation Single event upset hardening circuits, devices and methods
JPH03231462A (ja) * 1990-02-06 1991-10-15 Nec Corp 半導体集積回路

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