KR940010175A - 개선된 배치 패턴을 갖는 반도체 회로 - Google Patents
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Abstract
서로 평행하게 배열된 복수의 제1전원선들(20)과, 서로 평행하게 배열되며, 상기 제1전원선(20)과 제1방향 으로 평행하며 또한 상이한 전원전압을 공급하는 복수의 제2 전원선(21)들과, 상기 제1, 및 제2 전원선들(20, 21)에 각각 결합되며 또한 제2 방향으로 교대로 배열되는 동일수의 제1 p-채널 트랜지스터(22) 및 제1 n-채널 트랜지스터(23)로 구성된 제1 셀과, 상기 제1 및 제2 전원선들(20, 21)에 각각 결합되며 또한 상기 제2 방향으로 교대로 배열되는 상이한 수의 제2 p-채널 트랜지스터(32)와 제2 n-채널 트랜지스터(33)로 구성되며, 상기 제2 p-채널 트랜지스터들은 소정의 구동능력을 갖도록 전기적으로 병렬 결합되어 있는 제2셀로 구성되는 반도체회로를 제공하며, 상기 제2 p-채널 트랜지스터들과 제2 n-채널 트랜지스터들은 제2 방향으로 교대로 배열되므로, 상기 제2 p-채널 트랜지스터들(32)이 전기적으로 병렬로 접속될 수 있어 제2 p-채널 트랜지스터들이 소정의 구동능력을 가질 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 2열형 유니트셀들이 독립적으로 배열된 배치패턴의 일예를 나타내는 평면도.
Claims (13)
- 서로 평행하게 배열된 복수의 제1전원선들(20)과, 서로 평행하게 배열되며, 상기 제1전원선과 제1방향으로 평행하며 또한 상이한 전원전압을 공급하는 복수의 제2 전원선들(21)로된 반도체회로에 있어서, 상기 제1 및 제2 전원선들(20, 21)에 각각 결합되며 또한 제2 방향으로 교대로 배열되는 동일수의 제1 p-채널 트랜지스터(22) 및 제1 n-채널 트랜지스터(23)로 구성된 제1셀과, 상기 제1 및 제2전원선들(20, 21)에 제각기 결합되며 또한 상기 제2 방향으로 교대로 배열되는 상이한 수의 제2 p-채널 트랜지스터(32)와 제2 n-채널 트랜지스터(33)로 구성되며, 상기 제2 p-채널 트랜지스터들(32)은 소정의 구동능력을 갖도록 전기적으로 병렬 결합되어 있는 제2셀로 구성되는 것이 특징인 반도체 회로.
- 제1항에 있어서, 상기 제2 p-채널 트랜지스터들(32)과 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)과 동일 크기를 갖는 것이 특징인 반도체 회로.
- 제1항에 있어서, 상기 제2 p-채널 트랜지스터들(32)와 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23) 보다 더 큰 길이를 상기 제1 방향으로 갖는 것이 특징인 반도체 회로.
- 제3항에 있어서, 상기 제2 p-채널 트랜지스터들(32)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)보다 더 큰 폭을 상기 제1 방향에 수직한 방향으로 갖는 것이 특징인 반도체 회로.
- 제1항에 있어서, 상기 제2 p-채널 트랜지스터들(32)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)보다 더 큰 폭을 상기 제1 방향에 수직한 방향으로 갖는 것이 특징인 반도체 회로.
- 제5항에 있어서, 상기 제2 n-채널 트랜지스터들(33)은 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채널 트랜지스터들(23)과 동일 크기를 가지며, 또한 상기 제2 p-채널 트랜지스터들(32)은 상기 제1 방향으로 상기 제1 p-채널 트랜지스터들(22)과 상기 제1 n-채 널 트랜지스터들(23)과 동일 길이를 갖는 것이 특징인 반도체 회로.
- 제1∼6항중 임의의 한 항에 있어서, 상기 제2 p-채널 트랜지스터들(32)의 상기 소정의 능력은 상기 제2 n-채널 트랜지스터들(33) 거의 2배인 것이 특징인 반도체 회로.
- 제1∼6항중 임의의 한 항에 있어서, 상기 제2 방향은 상기 제1 방향에 수직인 것이 특징인 반도체 회로.
- 제8항에 있어서, 상기 두 제2 전원선들(21)은 상기 두 제1 전원선들(20)간에 구비되며, 또한 상기 제2 n-형 트랜지스터(33)는 상기 두 제2 p-형 트랜지스터들(32)간에서 상기 두 제2 전원선들(21)과 부분적으로 중첩되도록 배치되는 것이 특징인 반도체 회로.
- 제8항에 있어서, 상기 두 제1 전원선들(20)은 상기 두 제2 전원선들(21)간에 구비되며, 또한 상기 제2 p-형 트랜지스터(32)는 상기 두 제2 n-형 트랜지스터들(33)간에서 상기 두 제1 전원선들(20)과 부분적으로 중첩되도록 배치되는 것이 특징인 반도체 회로.
- 제8항에 있어서, 상기 복수의 제1셀들은 임의의 상호 인접한 제1셀들의 위치들이 상기 제2 방향을 따라 이동되도록 배열되는 것이 특징인 반도체 회로.
- 제1항에 있어서, 상기 제2 방향은 상기 제1 방향에 평행한 것이 특징인 반도체 회로.
- 제12항에 있어서, 상기 복수의 제1셀들은 임의의 상호 인접한 제1셀들의 위치들이 상기 제1방향을 따라 이동되도록 배열되는 것이 특징인 반도체 회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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