KR850002670A - 마스터 슬라이스 반도체 장치 - Google Patents

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KR850002670A
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야마모도 다꾸마
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Abstract

내용 없음

Description

마스터 슬라이스 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 게이트 열(array)의 예시적인 벌크패턴(bulk pattern)의 평면도, 제3도는 제2도에 도시된 기본셀에 내포된 회로의 등가회로, 제4도는 본 발명에 의한 기본셀의 벌크패턴을 나타내는 평면도, 제5도(A)는 본 발명에 의한 수정된 기본셀 형태의 벌크패턴을 나타내는 평면도, 제5도(B)는 본 발명에 의한 또다른 수정된 기본셀 형태의 벌크패턴을 나타나는 평면도, 제6도는 본 발명에 의한 또다른 수정된 기본셀 형태의 벌크패턴을 나타내는 평면도.

Claims (6)

  1. 일렬로 배치되는 다수의 기본셀들과, 상기 기본셀들을 상호 연결시키기 위한 다수의 배선들을 갖는 마스터슬라이스 반도체 장치에서, 상기 기본셀들은 각각 게이트전극, 소오스영역 및 드레인영역을 갖되, 상기 게이트 전극은 다수의 연결점들을 갖는 단자부분을 형성하도록 연장되며, 상기 연결점들은 상기 배선들 중 하나를 통하여 다른 기본셀들 중 하나의 상기 소오스영역 혹은 드레인 영역에 연결될 수 있는 마스터슬라이스 반도체 장치.
  2. 제1항에서, 상기 단자부분은 상기 소오스 또는 드레인 영역과 인접하여 평행하게 위치되는 마스터슬라이스 반도체 장치.
  3. 제1항에서, 게이트전극의 타단은 배선에 연결을 위한 탭으로 제공되는 마스터슬라이스 반도체 장치.
  4. 제1,2 또는 3항에서, 상기 기본셀은 상호 인접하여 형성되는 한쌍의 p-채널과 n-채널트랜지스터들을 포함하며, 상기 p-채널 및 n-채널 MIS 트랜지스터들의 게이트들은 오들을 따라 상호 일렬로 배열되는 마스터슬라이스 반도체 장치.
  5. 제4항에서 상기 기본셀은 또한 제1쌍의 상기 p-채널 및 n-채널 트랜지스터들과 인접하여 평행하게 각각 형성되는 제2쌍의 p-채널 및 n-채널 MIS 트랜지스터과, 상기 제1 및 제2쌍들의 종방향단부들에 인접하여 상호 평행하게 형성되는 추가 p-채널 MIS 트랜지스터들의 결합과, 제1 및 제2쌍들 양자의 다른 종방향 단부들에 인접하여 상호 평행하게 형성되는 추가 n-채널 MIS 트랜지스터들의 결합을 포함하되 상기 추가 p-채널 및 n-채널 MIS트랜지스터들의 게이트들이 제1 및 제2쌍들 양자의 상기 p-채널 및 n-채널 MIS 트랜지스터들의 게이트들에 수직으로 연장되는 마스터슬라이스 반도체 장치.
  6. 제4 또는 6항에서, 각 쌍내의 사이 각 p-채널 및 n-채널 MIS 트랜지스터들의 게이트 전극들의 상기 단자부분의 반대편 단부에는 상호 마주보는 터브가 제공된 마스터슬라이스 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840005153A 1983-08-26 1984-08-24 마스터슬라이스 반도체 장치 KR890003184B1 (ko)

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH061313B2 (ja) * 1985-02-06 1994-01-05 シャープ株式会社 液晶表示装置
NO861166L (no) * 1985-04-24 1986-10-27 Siemens Ag Celle oppbygget i cmos-teknikk.
JPS62119936A (ja) * 1985-11-19 1987-06-01 Fujitsu Ltd コンプリメンタリ−ｌｓｉチツプ
US4775942A (en) * 1985-12-09 1988-10-04 International Business Machines Corporation Seed and stitch approach to embedded arrays
JPS62261144A (ja) * 1986-05-07 1987-11-13 Mitsubishi Electric Corp 半導体集積回路
JPH0831578B2 (ja) * 1986-06-19 1996-03-27 日本電気株式会社 マスタ−スライス方式のゲ−トアレ−半導体集積回路装置
US4922441A (en) * 1987-01-19 1990-05-01 Ricoh Company, Ltd. Gate array device having a memory cell/interconnection region
DE3850790T2 (de) * 1987-02-09 1994-12-22 Fujitsu Ltd Gatematrix mit in Verbindungsgebiet begrabenem Transistor.
US4884115A (en) * 1987-02-27 1989-11-28 Siemens Aktiengesellschaft Basic cell for a gate array arrangement in CMOS Technology
US5053993A (en) * 1987-06-08 1991-10-01 Fujitsu Limited Master slice type semiconductor integrated circuit having sea of gates
JP2666807B2 (ja) * 1988-06-16 1997-10-22 富士通株式会社 集積回路パターンの形成方法
JPH0210869A (ja) * 1988-06-29 1990-01-16 Hitachi Ltd 半導体装置
US5019889A (en) * 1988-06-29 1991-05-28 Hitachi, Ltd. Semiconductor integrated circuit device
US5214299A (en) * 1989-09-22 1993-05-25 Unisys Corporation Fast change standard cell digital logic chip
JPH03236263A (ja) * 1990-02-14 1991-10-22 Hitachi Ltd 半導体集積回路装置
US5079614A (en) * 1990-09-26 1992-01-07 S-Mos Systems, Inc. Gate array architecture with basic cell interleaved gate electrodes
JP3038939B2 (ja) * 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
US5691218A (en) * 1993-07-01 1997-11-25 Lsi Logic Corporation Method of fabricating a programmable polysilicon gate array base cell structure
JP2720783B2 (ja) * 1993-12-29 1998-03-04 日本電気株式会社 半導体集積回路
US5552333A (en) * 1994-09-16 1996-09-03 Lsi Logic Corporation Method for designing low profile variable width input/output cells
WO1997035345A1 (en) * 1996-03-20 1997-09-25 National Semiconductor Corporation Mosfet ic with on-chip protection against oxide damage caused by plasma-induced electrical charges
US5723883A (en) * 1995-11-14 1998-03-03 In-Chip Gate array cell architecture and routing scheme
US5760428A (en) * 1996-01-25 1998-06-02 Lsi Logic Corporation Variable width low profile gate array input/output architecture
US5698873A (en) * 1996-03-08 1997-12-16 Lsi Logic Corporation High density gate array base cell architecture
JP3008892B2 (ja) * 1997-05-28 2000-02-14 日本電気株式会社 半導体装置
JPH11121722A (ja) * 1997-10-17 1999-04-30 Mitsubishi Electric Corp ゲートアレーおよびゲートアレーを用いる半導体集積回路の製造方法
US6617621B1 (en) 2000-06-06 2003-09-09 Virage Logic Corporation Gate array architecture using elevated metal levels for customization
DE102004007398B4 (de) * 2004-02-16 2007-10-18 Infineon Technologies Ag Konfigurierbare Gate-Array-Zelle mit erweiterter Gate-Elektrode
US8533641B2 (en) 2011-10-07 2013-09-10 Baysand Inc. Gate array architecture with multiple programmable regions

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5925381B2 (ja) * 1977-12-30 1984-06-16 富士通株式会社 半導体集積回路装置
JPS57100746A (en) * 1980-12-15 1982-06-23 Toshiba Corp Semiconductor integrated circuit device
JPS5882533A (ja) * 1981-07-10 1983-05-18 Hitachi Ltd 半導体集積回路装置
JPS5861645A (ja) * 1981-10-09 1983-04-12 Nec Corp マスタ−スライス集積回路装置
JPS5874052A (ja) * 1981-10-29 1983-05-04 Nec Corp マスタ−スライス半導体集積回路装置
JPS5890758A (ja) * 1981-11-25 1983-05-30 Mitsubishi Electric Corp 相補形集積回路装置
JPS58139446A (ja) * 1982-02-15 1983-08-18 Nec Corp 半導体集積回路装置

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EP0133958A3 (en) 1985-12-27
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KR890003184B1 (ko) 1989-08-25

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