JP3038939B2 - 半導体装置 - Google Patents
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- H01L27/0203—Particular design considerations for integrated circuits
Description
【０００１】
【産業上の利用分野】この発明は、ＰチャネルＭＯＳＦ
ＥＴ、ＮチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳ、ＮＭ
ＯＳのように云う）を備えた半導体装置に関し、特に負
荷に対する電流駆動能力を向上させたものである。
ＥＴ、ＮチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳ、ＮＭ
ＯＳのように云う）を備えた半導体装置に関し、特に負
荷に対する電流駆動能力を向上させたものである。
【０００２】
【従来の技術】まず、図５を用いて、２組のＰＭＯＳ、
ＮＭＯＳ対を使って負荷であるＤＣモータを正逆転でき
る従来のＨブリッジ型モータ制御回路から説明する。電
源端子３１とＤＣモータ３２の両端との間に２個のＰＭ
ＯＳ６０，８０が並列に接続され、またＤＣモータ３２
の両端とアースとの間に２個のＮＭＯＳ７０，９０が並
列に接続されている。そして、ＰＭＯＳ６０とＮＭＯＳ
７０とがターンオンされると図のＡ方向に電流が流れて
ＤＣモータ３２が正転する。また、ＰＭＯＳ８０とＮＭ
ＯＳ９０とがターンオンされると電流はＢ方向に流れて
ＤＣモータ３２は逆転する。このＨブリッジ型モータ制
御回路を流れる電流は、６０−７０，８０−９０のよう
に必らず１組のＰＭＯＳ、ＮＭＯＳ対を通って流れる。
ＮＭＯＳ対を使って負荷であるＤＣモータを正逆転でき
る従来のＨブリッジ型モータ制御回路から説明する。電
源端子３１とＤＣモータ３２の両端との間に２個のＰＭ
ＯＳ６０，８０が並列に接続され、またＤＣモータ３２
の両端とアースとの間に２個のＮＭＯＳ７０，９０が並
列に接続されている。そして、ＰＭＯＳ６０とＮＭＯＳ
７０とがターンオンされると図のＡ方向に電流が流れて
ＤＣモータ３２が正転する。また、ＰＭＯＳ８０とＮＭ
ＯＳ９０とがターンオンされると電流はＢ方向に流れて
ＤＣモータ３２は逆転する。このＨブリッジ型モータ制
御回路を流れる電流は、６０−７０，８０−９０のよう
に必らず１組のＰＭＯＳ、ＮＭＯＳ対を通って流れる。
【０００３】このように、電流が必らず電源・アース側
間のスイッチ素子対を流れるような回路は、プッシュ・
プール型回路と呼ばれ、Ｈブリッジ型の回路以外に、例
えば３相モータの駆動回路やインバータ回路等がある。
間のスイッチ素子対を流れるような回路は、プッシュ・
プール型回路と呼ばれ、Ｈブリッジ型の回路以外に、例
えば３相モータの駆動回路やインバータ回路等がある。
【０００４】ところで、上述のように、複数個のＭＯＳ
ＦＥＴ等を必要とする回路において、それらのＭＯＳＦ
ＥＴを同一の半導体基板上に形成するいわゆるモノリシ
ック化することによって信頼性が向上し、コストが低減
されることは従来から知られててる。また、モノリシッ
ク化する際の半導体基板としては、一般に、その表面が
（１００）面のものが用いられている。これは、（１０
０）面の電子表面移動度が他の面よりも高い、（１０
０）面のＳｉＯ2 膜との界面準位密度が低い、従来から
（１００）面が使われているのでデータがよく揃ってい
る等がその理由である。
ＦＥＴ等を必要とする回路において、それらのＭＯＳＦ
ＥＴを同一の半導体基板上に形成するいわゆるモノリシ
ック化することによって信頼性が向上し、コストが低減
されることは従来から知られててる。また、モノリシッ
ク化する際の半導体基板としては、一般に、その表面が
（１００）面のものが用いられている。これは、（１０
０）面の電子表面移動度が他の面よりも高い、（１０
０）面のＳｉＯ2 膜との界面準位密度が低い、従来から
（１００）面が使われているのでデータがよく揃ってい
る等がその理由である。
【０００５】図６は、同一の半導体基板上に、前述のＰ
ＭＯＳ６０、ＮＭＯＳ９０１対をモノリシック化した従
来の半導体装置の例を部分的に示している。半導体基板
２１は、表面が（１００）面のものが用いられ、Ｐ＋ソ
ース領域２２、Ｐ＋ドレイン領域２３及びゲート絶縁膜
上に形成されたゲート電極等によりＰＭＯＳ６０が構成
されている。また、半導体基板２１の主面にはＰウェル
２５が形成され、このＰウェル２５内のＮ＋ソース領域
２６、Ｎ＋ドレイン領域２７及びゲート絶縁膜上に形成
されたゲート電極２８等によりＮＭＯＳ９０が構成され
ている。ＰＭＯＳ６０とＮＭＯＳ９０とは、ＰＭＯＳ６
０を流れる電流とＮＭＯＳ９０を流れる電流とが同一方
向となるように配置されている。
ＭＯＳ６０、ＮＭＯＳ９０１対をモノリシック化した従
来の半導体装置の例を部分的に示している。半導体基板
２１は、表面が（１００）面のものが用いられ、Ｐ＋ソ
ース領域２２、Ｐ＋ドレイン領域２３及びゲート絶縁膜
上に形成されたゲート電極等によりＰＭＯＳ６０が構成
されている。また、半導体基板２１の主面にはＰウェル
２５が形成され、このＰウェル２５内のＮ＋ソース領域
２６、Ｎ＋ドレイン領域２７及びゲート絶縁膜上に形成
されたゲート電極２８等によりＮＭＯＳ９０が構成され
ている。ＰＭＯＳ６０とＮＭＯＳ９０とは、ＰＭＯＳ６
０を流れる電流とＮＭＯＳ９０を流れる電流とが同一方
向となるように配置されている。
【０００６】ところで、文献（「電子材料シリーズ Ｖ
ＬＳＩデバイスの物理」岸野正剛、小柳光正共著、丸善
株式会社、１９８６、ｐ．１４５）に半導体の結晶面方
位と電子・正孔の表面移動度の関係が示されており、そ
れによると、（１００）、（１１１）、（０１１）各面
の表面電子・正孔移動度及びそれぞれの面上のＮＭＯ
Ｓ、ＰＭＯＳのチャネル抵抗が表１のように示されてい
る。
ＬＳＩデバイスの物理」岸野正剛、小柳光正共著、丸善
株式会社、１９８６、ｐ．１４５）に半導体の結晶面方
位と電子・正孔の表面移動度の関係が示されており、そ
れによると、（１００）、（１１１）、（０１１）各面
の表面電子・正孔移動度及びそれぞれの面上のＮＭＯ
Ｓ、ＰＭＯＳのチャネル抵抗が表１のように示されてい
る。
【０００７】
【表１】
【０００８】表１において、ＮＭＯＳ、ＰＭＯＳのチャ
ネル抵抗は、それぞれ電子・正孔の表面移動度に反比例
すると仮定し、チャネル抵抗値は（１００）面上のＮＭ
ＯＳのチャネル抵抗値と対比して示されている。また、
（０１１）面については、電流の流れる方向によって表
面移動度が異なる値を示すので表１には（０１１）面上
において電流が＜０１１▲バー▼＞方向に平行及び直交
して流れたときの表面移動度が示されている。
ネル抵抗は、それぞれ電子・正孔の表面移動度に反比例
すると仮定し、チャネル抵抗値は（１００）面上のＮＭ
ＯＳのチャネル抵抗値と対比して示されている。また、
（０１１）面については、電流の流れる方向によって表
面移動度が異なる値を示すので表１には（０１１）面上
において電流が＜０１１▲バー▼＞方向に平行及び直交
して流れたときの表面移動度が示されている。
【０００９】表１からも（１００）面上では電子表面移
動度が高く、（１００）面上のＮＭＯＳのチャネル抵抗
は低くなることが分る。
動度が高く、（１００）面上のＮＭＯＳのチャネル抵抗
は低くなることが分る。
【００１０】しかし、図６に示したように、同一の半導
体基板上にＰＭＯＳとＮＭＯＳとをモノリシック化する
際、その半導体基板として表面が（１００）面のものを
用いると、正孔の表面移動度が低くなるのでＰＭＯＳの
チャネル抵抗が高くなるという問題がある。そして、こ
のような半導体装置で図５に示したＨブリッジ型モータ
制御回路を構成すると、モータ駆動時のスイッチの合計
オン抵抗は、ＰＭＯＳとＮＭＯＳの両チャネル抵抗を加
えた値となる。表１によるとその値は５．６Ｒと大きく
なる。合計オン抵抗が大きくなると負荷に対する電流駆
動能力が低下し、その結果、スイッチ素子の発熱が大き
くなる等の問題がある。
体基板上にＰＭＯＳとＮＭＯＳとをモノリシック化する
際、その半導体基板として表面が（１００）面のものを
用いると、正孔の表面移動度が低くなるのでＰＭＯＳの
チャネル抵抗が高くなるという問題がある。そして、こ
のような半導体装置で図５に示したＨブリッジ型モータ
制御回路を構成すると、モータ駆動時のスイッチの合計
オン抵抗は、ＰＭＯＳとＮＭＯＳの両チャネル抵抗を加
えた値となる。表１によるとその値は５．６Ｒと大きく
なる。合計オン抵抗が大きくなると負荷に対する電流駆
動能力が低下し、その結果、スイッチ素子の発熱が大き
くなる等の問題がある。
【００１１】一方、表１によると、（１１１）面でのＰ
ＭＯＳとＮＭＯＳの合計チャネル抵抗は（１００）面上
でのそれよりも小さい。（１１１）面は、初期のＰチャ
ネルエンハンスメント形ＭＯＳＦＥＴ集積回路の基板と
して用いられていたことなどから、表面が（１１１）面
の半導体基板を、表面（１００）面の半導体基板の代り
に用いて上述の問題を或程度改善できることは容易に予
想できる。
ＭＯＳとＮＭＯＳの合計チャネル抵抗は（１００）面上
でのそれよりも小さい。（１１１）面は、初期のＰチャ
ネルエンハンスメント形ＭＯＳＦＥＴ集積回路の基板と
して用いられていたことなどから、表面が（１１１）面
の半導体基板を、表面（１００）面の半導体基板の代り
に用いて上述の問題を或程度改善できることは容易に予
想できる。
【００１２】さらに、表１によると（０１１）面を用い
たときのＰＭＯＳとＮＭＯＳの合計チャネル抵抗は電流
の向きに関係なく（１１１）面を用いたときよりも小さ
い。半導体基板の（０１１）面上にＰＭＯＳとＮＭＯＳ
とをモノリシック化した従来の半導体装置として文献
（「Ｆully Ｓymmetric Ｃooled ＣＭＯＳ on（１
１０）Ｐlane」、Ｍ．Ａoki 、Ｋ．Ｙano 、Ｔ．Ｍasuh
ara 、Ｋ．Ｓhimohigashi 、ＩＥＥＥ Ｔrans．on Ｅ
lectron Ｄev．，vol ．ＩＥ3 −ＥＤ，Ｎｏ．８，Ａ
ug．１９８９，pp．１４２９〜１４３３）に記載されて
いるものがある。この半導体装置では、半導体基板の
（０１１）面上に平行して形成されたＰＭＯＳとＮＭＯ
ＳとによりＣＭＯＳインバータが構成されている。この
半導体装置では、ＰＭＯＳとＮＭＯＳとを平行して配置
することにより、両ＭＯＳの表面移動度を等しくするこ
とにある。しかし、文献中には、電流の向きによる表面
移動度の差についての記述はない。ＰＭＯＳとＮＭＯＳ
の表面移動度を等しくするためには、ＰＭＯＳとＮＭＯ
Ｓの電流が両方とも＜０１１▲バー▼＞方向に平行する
方向に向って流れるようにすればよいので、上述のよう
にＰＭＯＳとＮＭＯＳとが平行して配置されているもの
と考えられる。
たときのＰＭＯＳとＮＭＯＳの合計チャネル抵抗は電流
の向きに関係なく（１１１）面を用いたときよりも小さ
い。半導体基板の（０１１）面上にＰＭＯＳとＮＭＯＳ
とをモノリシック化した従来の半導体装置として文献
（「Ｆully Ｓymmetric Ｃooled ＣＭＯＳ on（１
１０）Ｐlane」、Ｍ．Ａoki 、Ｋ．Ｙano 、Ｔ．Ｍasuh
ara 、Ｋ．Ｓhimohigashi 、ＩＥＥＥ Ｔrans．on Ｅ
lectron Ｄev．，vol ．ＩＥ3 −ＥＤ，Ｎｏ．８，Ａ
ug．１９８９，pp．１４２９〜１４３３）に記載されて
いるものがある。この半導体装置では、半導体基板の
（０１１）面上に平行して形成されたＰＭＯＳとＮＭＯ
ＳとによりＣＭＯＳインバータが構成されている。この
半導体装置では、ＰＭＯＳとＮＭＯＳとを平行して配置
することにより、両ＭＯＳの表面移動度を等しくするこ
とにある。しかし、文献中には、電流の向きによる表面
移動度の差についての記述はない。ＰＭＯＳとＮＭＯＳ
の表面移動度を等しくするためには、ＰＭＯＳとＮＭＯ
Ｓの電流が両方とも＜０１１▲バー▼＞方向に平行する
方向に向って流れるようにすればよいので、上述のよう
にＰＭＯＳとＮＭＯＳとが平行して配置されているもの
と考えられる。
【００１３】
【発明が解決しようとする課題】半導体基板の（０１
１）面上に、ＰＭＯＳとＮＭＯＳとをその各電流が＜０
１１▲バー▼＞方向に平行する方向に配置した従来の半
導体装置では、表１によると、（０１１）面上の＜０１
１▲バー▼＞方向に平行する方向の正孔表面移動度が＜
０１１▲バー▼＞方向に直交する方向のそれより高く、
＜０１１▲バー▼＞方向に平行する方向の電子表面移動
度が＜０１１▲バー▼＞方向に直交する方向のそれより
も低い。このため、ＰＭＯＳとＮＭＯＳを流れる各電流
が平行していると合計チャネル抵抗が高くなり負荷に対
する電流駆動能力が低くなってしまう。また、ＣＭＯＳ
回路に応用した場合、それぞれのＭＯＳＦＥＴを形成す
るのに必要な面積は正孔、電子の表面移動度に反比例
し、ＰＭＯＳ、ＮＭＯＳのチャネル抵抗に比例すること
から、面積が小さくならない。
１）面上に、ＰＭＯＳとＮＭＯＳとをその各電流が＜０
１１▲バー▼＞方向に平行する方向に配置した従来の半
導体装置では、表１によると、（０１１）面上の＜０１
１▲バー▼＞方向に平行する方向の正孔表面移動度が＜
０１１▲バー▼＞方向に直交する方向のそれより高く、
＜０１１▲バー▼＞方向に平行する方向の電子表面移動
度が＜０１１▲バー▼＞方向に直交する方向のそれより
も低い。このため、ＰＭＯＳとＮＭＯＳを流れる各電流
が平行していると合計チャネル抵抗が高くなり負荷に対
する電流駆動能力が低くなってしまう。また、ＣＭＯＳ
回路に応用した場合、それぞれのＭＯＳＦＥＴを形成す
るのに必要な面積は正孔、電子の表面移動度に反比例
し、ＰＭＯＳ、ＮＭＯＳのチャネル抵抗に比例すること
から、面積が小さくならない。
【００１４】そこで、この発明は、ＰチャネルＭＯＳＦ
ＥＴとＮチャネルＭＯＳＦＥＴの合計チャネル抵抗を小
さくできて負荷に対する電流駆動能力を高めることがで
き、またＣＭＯＳ回路に応用した場合、その面積を小さ
くすることのできる半導体装置を提供することを目的と
する。
ＥＴとＮチャネルＭＯＳＦＥＴの合計チャネル抵抗を小
さくできて負荷に対する電流駆動能力を高めることがで
き、またＣＭＯＳ回路に応用した場合、その面積を小さ
くすることのできる半導体装置を提供することを目的と
する。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の本発明は、基板表面が（０１１）
面である同一の半導体基板上に、Ｐ型ソース領域とＰ型
ドレイン領域とを有するＰチャネルＭＯＳＦＥＴ及びＮ
型ソース領域とＮ型ドレイン領域とを有するＮチャネル
ＭＯＳＦＥＴとが形成されている半導体装置であって、
ＰチャネルＭＯＳＦＥＴは、Ｐ型ソース領域とＰ型ドレ
イン領域とがそれぞれ複数のセルに分割されており、こ
の複数のセルは、Ｐ型ソース領域とＰ型ドレイン領域と
の対向面において、＜０１１▲バー▼＞方向に平行な対
向面の幅が、他の方向の対向面の幅よりも広く、Ｎチャ
ネルＭＯＳＦＥＴは、Ｎ型ソース領域とＮ型ドレイン領
域とがそれぞれ複数のセルに分割されており、この複数
のセルは、Ｎ型ソース領域とＮ型ドレイン領域との対向
面において、＜０１１▲バー▼＞方向に垂直な対向面の
幅が、他の方向の対向面の幅よりも広い半導体装置であ
ることにある。
に、請求項１に記載の本発明は、基板表面が（０１１）
面である同一の半導体基板上に、Ｐ型ソース領域とＰ型
ドレイン領域とを有するＰチャネルＭＯＳＦＥＴ及びＮ
型ソース領域とＮ型ドレイン領域とを有するＮチャネル
ＭＯＳＦＥＴとが形成されている半導体装置であって、
ＰチャネルＭＯＳＦＥＴは、Ｐ型ソース領域とＰ型ドレ
イン領域とがそれぞれ複数のセルに分割されており、こ
の複数のセルは、Ｐ型ソース領域とＰ型ドレイン領域と
の対向面において、＜０１１▲バー▼＞方向に平行な対
向面の幅が、他の方向の対向面の幅よりも広く、Ｎチャ
ネルＭＯＳＦＥＴは、Ｎ型ソース領域とＮ型ドレイン領
域とがそれぞれ複数のセルに分割されており、この複数
のセルは、Ｎ型ソース領域とＮ型ドレイン領域との対向
面において、＜０１１▲バー▼＞方向に垂直な対向面の
幅が、他の方向の対向面の幅よりも広い半導体装置であ
ることにある。
【００１６】
【００１７】
【作用】上記構成により、正孔、電子の表面移動度の組
合せ値が最適化され、ＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴの合計チャネル抵抗が小さくなって負
荷に対する電流駆動能力が高められる。また、ＣＭＯＳ
回路に応用した場合、面積が小さくなる。
合せ値が最適化され、ＰチャネルＭＯＳＦＥＴとＮチャ
ネルＭＯＳＦＥＴの合計チャネル抵抗が小さくなって負
荷に対する電流駆動能力が高められる。また、ＣＭＯＳ
回路に応用した場合、面積が小さくなる。
【００１８】
【実施例】以下、この発明の実施例を図面に基づいて説
明する。
明する。
【００１９】図１及び図２は、この発明の第１実施例を
示す図である。
示す図である。
【００２０】まず、半導体装置の構成を説明すると、１
は表面が（０１１）面のＮ形半導体基板であり、その主
面には、Ｐ＋ソース領域２、Ｐ＋ドレイン領域３及びゲ
ート絶縁膜上に形成されたゲート電極４等によりＰＭＯ
Ｓ１０が構成されている。また、Ｎ形半導体基板１の主
面には、Ｐウェル５が形成され、そのＰウェル５内のＮ
＋ソース領域６、Ｎ＋ドレイン領域７及びゲート絶縁膜
上に形成されたゲート電極８等によりＮＭＯＳ２０が構
成されている。ＰＭＯＳ１０のＰ＋ソース領域２とＰ＋
ドレイン領域３とは、Ｎ形半導体基板１の＜０１１▲バ
ー▼＞方向に平行した方向に向い合うように配置され、
ＮＭＯＳ２０のＮ＋ソース領域６とＮ＋ドレイン領域７
とは、Ｎ形半導体基板１の＜０１１▲バー▼＞方向に直
交した方向に向い合うように配置されている。
は表面が（０１１）面のＮ形半導体基板であり、その主
面には、Ｐ＋ソース領域２、Ｐ＋ドレイン領域３及びゲ
ート絶縁膜上に形成されたゲート電極４等によりＰＭＯ
Ｓ１０が構成されている。また、Ｎ形半導体基板１の主
面には、Ｐウェル５が形成され、そのＰウェル５内のＮ
＋ソース領域６、Ｎ＋ドレイン領域７及びゲート絶縁膜
上に形成されたゲート電極８等によりＮＭＯＳ２０が構
成されている。ＰＭＯＳ１０のＰ＋ソース領域２とＰ＋
ドレイン領域３とは、Ｎ形半導体基板１の＜０１１▲バ
ー▼＞方向に平行した方向に向い合うように配置され、
ＮＭＯＳ２０のＮ＋ソース領域６とＮ＋ドレイン領域７
とは、Ｎ形半導体基板１の＜０１１▲バー▼＞方向に直
交した方向に向い合うように配置されている。
【００２１】上述の半導体装置は、公知のＮ形半導体基
板ＰウェルＣＭＯＳのプロセスによって製造することが
できる。
板ＰウェルＣＭＯＳのプロセスによって製造することが
できる。
【００２２】次に、上述のように構成された半導体装置
の作用を説明する。いま、この実施例の半導体装置で前
記図５に示したＨブリッジ型モータ制御回路を構成した
場合を考えると、ＰＭＯＳ１０の電流は、Ｐ＋ドレイン
領域３からＰ＋ソース領域２へ＜０１１▲バー▼＞方向
に平行に流れる。また、ＮＭＯＳ２０の電流は、Ｎ＋ド
レイン領域７からＮ＋ソース領域６へ＜０１１▲バー▼
＞方向に直交した方向に流れる。前記表１によると、こ
の組合せの合計チャネル抵抗は３．４Ｒとなって、（１
００）面基板、（１１１）面基板、又は（０１１）面基
板上にＰＭＯＳとＮＭＯＳの両電流が平行して流れる場
合のどの合計チャネル抵抗よりも低くなる。したがっ
て、負荷に対する電流駆動能力が向上し、またＨブリッ
ジ型回路の合計スイッチ抵抗が減少して発熱、スイッチ
損が減少する。
の作用を説明する。いま、この実施例の半導体装置で前
記図５に示したＨブリッジ型モータ制御回路を構成した
場合を考えると、ＰＭＯＳ１０の電流は、Ｐ＋ドレイン
領域３からＰ＋ソース領域２へ＜０１１▲バー▼＞方向
に平行に流れる。また、ＮＭＯＳ２０の電流は、Ｎ＋ド
レイン領域７からＮ＋ソース領域６へ＜０１１▲バー▼
＞方向に直交した方向に流れる。前記表１によると、こ
の組合せの合計チャネル抵抗は３．４Ｒとなって、（１
００）面基板、（１１１）面基板、又は（０１１）面基
板上にＰＭＯＳとＮＭＯＳの両電流が平行して流れる場
合のどの合計チャネル抵抗よりも低くなる。したがっ
て、負荷に対する電流駆動能力が向上し、またＨブリッ
ジ型回路の合計スイッチ抵抗が減少して発熱、スイッチ
損が減少する。
【００２３】また、この実施例の半導体装置をＣＭＯＳ
回路に応用した場合は、次のような作用、効果が得られ
る。即ち、一般的にＣＭＯＳ回路を設計するとき、ＰＭ
ＯＳとＮＭＯＳの電流駆動能力を等しくするため、ＰＭ
ＯＳとＮＭＯＳのチャネル幅をそれぞれ正孔、電子の表
面移動度に反比例するように設計する。したがって、そ
れぞれのＭＯＳＦＥＴを形成するのに必要な面積は、チ
ャネル幅に比例し、正孔、電子の表面移動度に反比例す
ることから前記表１中のＰＭＯＳ、ＮＭＯＳのチャネル
抵抗に比例することになる。このことから、表面が（０
１１）面の半導体基板１を用い、ＰＭＯＳ１０はその主
電流成分が＜０１１▲バー▼＞方向に平行するように配
置し、ＮＭＯＳ２０はその主電流成分が＜０１１▲バー
▼＞方向に直交するように配置することにより、ＣＭＯ
Ｓ回路を形成するのに必要な面積、即ちＰＭＯＳ１０と
ＮＭＯＳ２０を形成するのに必要な面積の和を小さくで
きる。 図３には、この発明の第２実施例を示す。
回路に応用した場合は、次のような作用、効果が得られ
る。即ち、一般的にＣＭＯＳ回路を設計するとき、ＰＭ
ＯＳとＮＭＯＳの電流駆動能力を等しくするため、ＰＭ
ＯＳとＮＭＯＳのチャネル幅をそれぞれ正孔、電子の表
面移動度に反比例するように設計する。したがって、そ
れぞれのＭＯＳＦＥＴを形成するのに必要な面積は、チ
ャネル幅に比例し、正孔、電子の表面移動度に反比例す
ることから前記表１中のＰＭＯＳ、ＮＭＯＳのチャネル
抵抗に比例することになる。このことから、表面が（０
１１）面の半導体基板１を用い、ＰＭＯＳ１０はその主
電流成分が＜０１１▲バー▼＞方向に平行するように配
置し、ＮＭＯＳ２０はその主電流成分が＜０１１▲バー
▼＞方向に直交するように配置することにより、ＣＭＯ
Ｓ回路を形成するのに必要な面積、即ちＰＭＯＳ１０と
ＮＭＯＳ２０を形成するのに必要な面積の和を小さくで
きる。 図３には、この発明の第２実施例を示す。
【００２４】この実施例は、負荷に対する電流駆動能力
をさらに高めるため、チャネル幅を長くしてストライプ
型パワーＭＯＳＦＥＴとしたものである。Ｐ＋ソース領
域１２、Ｐ＋ドレイン領域１３及びゲート絶縁膜上に形
成されたゲート電極１４等によりＰＭＯＳ３０が構成さ
れている。また、図示省略のＰウェル内のＮ＋ソース領
域１６、Ｎ＋ドレイン領域１７及びゲート絶縁膜上に形
成されたゲート電極１８等によりＮＭＯＳ４０が構成さ
れている。前記第１実施例と同様に、ＰＭＯＳ３０のＰ
＋ソース領域１２とＰ＋ドレイン領域１３とは、基板１
の＜０１１▲バー▼＞方向に平行した方向に向い合うよ
うに配置され、ＮＭＯＳ４０のＮ＋ソース領域１６とＮ
＋ドレイン領域１７とは、基板１の＜０１１▲バー▼＞
方向に直交した方向に向い合うように配置されている。
をさらに高めるため、チャネル幅を長くしてストライプ
型パワーＭＯＳＦＥＴとしたものである。Ｐ＋ソース領
域１２、Ｐ＋ドレイン領域１３及びゲート絶縁膜上に形
成されたゲート電極１４等によりＰＭＯＳ３０が構成さ
れている。また、図示省略のＰウェル内のＮ＋ソース領
域１６、Ｎ＋ドレイン領域１７及びゲート絶縁膜上に形
成されたゲート電極１８等によりＮＭＯＳ４０が構成さ
れている。前記第１実施例と同様に、ＰＭＯＳ３０のＰ
＋ソース領域１２とＰ＋ドレイン領域１３とは、基板１
の＜０１１▲バー▼＞方向に平行した方向に向い合うよ
うに配置され、ＮＭＯＳ４０のＮ＋ソース領域１６とＮ
＋ドレイン領域１７とは、基板１の＜０１１▲バー▼＞
方向に直交した方向に向い合うように配置されている。
【００２５】また、パワーＭＯＳＦＥＴの場合は、ＩＣ
用等の一般のＭＯＳＦＥＴより大電流をスイッチする必
要があり、２次降伏に対して強いことが要求されてい
る。このため、２次降伏に強くなるようにＮウェルコン
タクト領域１５及びＰウェルコンタクト領域１９が設け
られている。
用等の一般のＭＯＳＦＥＴより大電流をスイッチする必
要があり、２次降伏に対して強いことが要求されてい
る。このため、２次降伏に強くなるようにＮウェルコン
タクト領域１５及びＰウェルコンタクト領域１９が設け
られている。
【００２６】この実施例のストライプ型パワーＭＯＳＦ
ＥＴは、前記第１実施例と同様のＣＭＯＳプロセス、又
はパワーＭＯＳＦＥＴの製造方法としてよく用いられる
二重拡散法等によって製造することができる。
ＥＴは、前記第１実施例と同様のＣＭＯＳプロセス、又
はパワーＭＯＳＦＥＴの製造方法としてよく用いられる
二重拡散法等によって製造することができる。
【００２７】Ｈブリッジ型モータ制御回路に応用した場
合の基本的な作用は前記第１実施例のものとほぼ同様で
あるが、負荷に対する電流駆動能力を一層高めることが
できる。
合の基本的な作用は前記第１実施例のものとほぼ同様で
あるが、負荷に対する電流駆動能力を一層高めることが
できる。
【００２８】図４には、この発明の第３実施例を示す。
【００２９】この実施例は、前記第２実施例の変形例に
相当し、チャネル幅をさらに長くするためにソース領
域、ドレイン領域のストライプが分割されてチャネル密
度を高める工夫が施されている。
相当し、チャネル幅をさらに長くするためにソース領
域、ドレイン領域のストライプが分割されてチャネル密
度を高める工夫が施されている。
【００３０】図４には、ＮＭＯＳ５０のみが示されてい
る。１６ａ，１６ｂは分割されたＮ＋ソース領域、１７
ａ，１７ｂは分割されたＮ＋ドレイン領域、１８ａはゲ
ート絶縁膜上に形成されたゲート電極である。ＰＭＯＳ
の平面パターンについては、上記ＮＭＯＳ５０の形状と
類似する形状を９０°回転したパターンとなる。
る。１６ａ，１６ｂは分割されたＮ＋ソース領域、１７
ａ，１７ｂは分割されたＮ＋ドレイン領域、１８ａはゲ
ート絶縁膜上に形成されたゲート電極である。ＰＭＯＳ
の平面パターンについては、上記ＮＭＯＳ５０の形状と
類似する形状を９０°回転したパターンとなる。
【００３１】ソース領域、ドレイン領域をセル分割する
と電流の流れが複雑化し、一方向に流れなくなる。例え
ば、図４ではＱ，Ｒ，Ｔの各方向に電流が流れる。しか
し、Ｔ方向に直交しているソース領域とドレイン領域の
対向面が他の方向の対向面よりも幅が広いので主電流は
Ｔ方向に流れる。したがってＮＭＯＳ５０の主電流は、
基板の＜０１１▲バー▼＞方向に直交した方向に流れる
ことになる。この結果、基本的には、前記第２実施例と
ほぼ同様の作用が得られ、負荷に対する電流駆動能力が
さらに高められる。
と電流の流れが複雑化し、一方向に流れなくなる。例え
ば、図４ではＱ，Ｒ，Ｔの各方向に電流が流れる。しか
し、Ｔ方向に直交しているソース領域とドレイン領域の
対向面が他の方向の対向面よりも幅が広いので主電流は
Ｔ方向に流れる。したがってＮＭＯＳ５０の主電流は、
基板の＜０１１▲バー▼＞方向に直交した方向に流れる
ことになる。この結果、基本的には、前記第２実施例と
ほぼ同様の作用が得られ、負荷に対する電流駆動能力が
さらに高められる。
【００３２】なお、上述の各実施例においてＰＭＯＳと
ＮＭＯＳの平面パターンは類似のパターンとしたが、こ
れに限定されることなく、ＰＭＯＳとＮＭＯＳの各主電
流の方向が所定方向に規定できれば両ＭＯＳのパターン
は類似させる必要はない。実際には、Ｐ形不純物とＮ形
不純物の拡散速度の違い等に合せてＰＭＯＳ、ＮＭＯＳ
それぞれのパターン形状を設計することが必要である。
ＮＭＯＳの平面パターンは類似のパターンとしたが、こ
れに限定されることなく、ＰＭＯＳとＮＭＯＳの各主電
流の方向が所定方向に規定できれば両ＭＯＳのパターン
は類似させる必要はない。実際には、Ｐ形不純物とＮ形
不純物の拡散速度の違い等に合せてＰＭＯＳ、ＮＭＯＳ
それぞれのパターン形状を設計することが必要である。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板の表面を（０１１）面とし、Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとはＰチャネル
ＭＯＳＦＥＴを流れる主電流成分がＮチャネルＭＯＳＦ
ＥＴを流れる主電流成分に直交するように形成したた
め、正孔、電子の表面移動度の組合わせ値を大きくする
ことができてＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴの合計チャネル抵抗を小さくすることができ
る。したがって負荷に対する電流駆動能力を高めること
ができる。また、ＣＭＯＳ回路に応用した場合、その面
積を小さくすることができる。
ば、半導体基板の表面を（０１１）面とし、Ｐチャネル
ＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとはＰチャネル
ＭＯＳＦＥＴを流れる主電流成分がＮチャネルＭＯＳＦ
ＥＴを流れる主電流成分に直交するように形成したた
め、正孔、電子の表面移動度の組合わせ値を大きくする
ことができてＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴの合計チャネル抵抗を小さくすることができ
る。したがって負荷に対する電流駆動能力を高めること
ができる。また、ＣＭＯＳ回路に応用した場合、その面
積を小さくすることができる。
【００３４】特に、ＰチャネルＭＯＳＦＥＴとＮチャネ
ルＭＯＳＦＥＴとを、ＰチャネルＭＯＳＦＥＴを流れる
主電流成分が半導体基板の＜０１１▲バー▼＞方向に平
行し、ＮチャネルＭＯＳＦＥＴを流れる主電流成分が半
導体基板の＜０１１▲バー▼＞方向に直交するように形
成したときは、正孔、電子の表面移動度が最適値となっ
て、上記の効果を一層高めることができる。
ルＭＯＳＦＥＴとを、ＰチャネルＭＯＳＦＥＴを流れる
主電流成分が半導体基板の＜０１１▲バー▼＞方向に平
行し、ＮチャネルＭＯＳＦＥＴを流れる主電流成分が半
導体基板の＜０１１▲バー▼＞方向に直交するように形
成したときは、正孔、電子の表面移動度が最適値となっ
て、上記の効果を一層高めることができる。
【図面の簡単な説明】
【図１】この発明に係る半導体装置の第１実施例を示す
平面図である。
平面図である。
【図２】図１のＸ−Ｘ線断面図である。
【図３】この発明の第２実施例を示す平面図である。
【図４】この発明の第３実施例を示す平面図である。
【図５】従来の半導体装置を用いたＨブリッジ型モータ
制御回路を示す回路図である。
制御回路を示す回路図である。
【図６】従来の半導体装置を示す平面図である。
１ 半導体基板 １０，３０ ＰチャネルＭＯＳＦＥＴ ２０，４０，５０ ＮチャネルＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 基板表面が（０１１）面である同一の半
導体基板上に、Ｐ型ソース領域とＰ型ドレイン領域とを
有するＰチャネルＭＯＳＦＥＴ及びＮ型ソース領域とＮ
型ドレイン領域とを有するＮチャネルＭＯＳＦＥＴとが
形成されている半導体装置であって、 前記ＰチャネルＭＯＳＦＥＴは、前記Ｐ型ソース領域と
Ｐ型ドレイン領域とがそれぞれ複数のセルに分割されて
おり、この複数のセルは、Ｐ型ソース領域とＰ型ドレイ
ン領域との対向面において、＜０１１▲バー▼＞方向に
平行な対向面の幅が、他の方向の対向面の幅よりも広
く、 前記ＮチャネルＭＯＳＦＥＴは、前記Ｎ型ソース領域と
Ｎ型ドレイン領域とがそれぞれ複数のセルに分割されて
おり、この複数のセルは、Ｎ型ソース領域とＮ型ドレイ
ン領域との対向面において、＜０１１▲バー▼＞方向に
垂直な対向面の幅が、他の方向の対向面の幅よりも広
い、 ことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017916A JP3038939B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
| US07/827,319 US5317175A (en) | 1991-02-08 | 1992-01-29 | CMOS device with perpendicular channel current directions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017916A JP3038939B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04256356A JPH04256356A (ja) | 1992-09-11 |
| JP3038939B2 true JP3038939B2 (ja) | 2000-05-08 |
Family
ID=11957083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017916A Expired - Fee Related JP3038939B2 (ja) | 1991-02-08 | 1991-02-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5317175A (ja) |
| JP (1) | JP3038939B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| TW307948B (ja) * | 1995-08-29 | 1997-06-11 | Matsushita Electron Co Ltd | |
| JP2003115587A (ja) * | 2001-10-03 | 2003-04-18 | Tadahiro Omi | ＜１１０＞方位のシリコン表面上に形成された半導体装置およびその製造方法 |
| US6967351B2 (en) * | 2001-12-04 | 2005-11-22 | International Business Machines Corporation | Finfet SRAM cell using low mobility plane for cell stability and method for forming |
| US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
| JP4265882B2 (ja) | 2001-12-13 | 2009-05-20 | 忠弘 大見 | 相補型ｍｉｓ装置 |
| US6864520B2 (en) * | 2002-04-04 | 2005-03-08 | International Business Machines Corporation | Germanium field effect transistor and method of fabricating the same |
| US6794718B2 (en) | 2002-12-19 | 2004-09-21 | International Business Machines Corporation | High mobility crystalline planes in double-gate CMOS technology |
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| US7074656B2 (en) * | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
| US7087943B2 (en) | 2003-05-08 | 2006-08-08 | Intel Corporation | Direct alignment scheme between multiple lithography layers |
| US7148559B2 (en) * | 2003-06-20 | 2006-12-12 | International Business Machines Corporation | Substrate engineering for optimum CMOS device performance |
| US7005330B2 (en) * | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US7452778B2 (en) * | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
| US7521993B1 (en) * | 2005-05-13 | 2009-04-21 | Sun Microsystems, Inc. | Substrate stress signal amplifier |
| JP5128064B2 (ja) * | 2005-06-17 | 2013-01-23 | 国立大学法人東北大学 | 半導体装置 |
| KR101155097B1 (ko) * | 2005-08-24 | 2012-06-11 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치 |
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| WO2007063963A1 (ja) * | 2005-12-02 | 2007-06-07 | Tohoku University | 半導体装置 |
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| US7573104B2 (en) * | 2006-03-06 | 2009-08-11 | International Business Machines Corporation | CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type |
| JP4863752B2 (ja) * | 2006-03-31 | 2012-01-25 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| DE102006019835B4 (de) * | 2006-04-28 | 2011-05-12 | Advanced Micro Devices, Inc., Sunnyvale | Transistor mit einem Kanal mit Zugverformung, der entlang einer kristallographischen Orientierung mit erhöhter Ladungsträgerbeweglichkeit orientiert ist |
| FR2935539B1 (fr) * | 2008-08-26 | 2010-12-10 | Commissariat Energie Atomique | Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation |
| JP2009141376A (ja) * | 2009-01-05 | 2009-06-25 | Tadahiro Omi | 相補型ｍｉｓ装置 |
| US8605466B2 (en) * | 2009-12-28 | 2013-12-10 | Steven E. Summer | Radiation hardened motor drive stage |
| JP5553276B2 (ja) * | 2013-02-26 | 2014-07-16 | 国立大学法人東北大学 | 相補型ｍｉｓ装置の製造方法 |
| US9935106B2 (en) | 2016-04-01 | 2018-04-03 | Globalfoundries Inc. | Multi-finger devices in mutliple-gate-contacted-pitch, integrated structures |
| US10396766B2 (en) * | 2017-12-26 | 2019-08-27 | Texas Instruments Incorporated | Parasitic capacitance cancellation using dummy transistors |
| WO2023157627A1 (ja) * | 2022-02-18 | 2023-08-24 | ソニーセミコンダクタソリューションズ株式会社 | 比較器、光検出素子および電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3476991A (en) * | 1967-11-08 | 1969-11-04 | Texas Instruments Inc | Inversion layer field effect device with azimuthally dependent carrier mobility |
| US3603848A (en) * | 1969-02-27 | 1971-09-07 | Tokyo Shibaura Electric Co | Complementary field-effect-type semiconductor device |
| KR890004568B1 (ko) * | 1983-07-09 | 1989-11-15 | 후지쑤가부시끼가이샤 | 마스터슬라이스형 반도체장치 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6292361A (ja) * | 1985-10-17 | 1987-04-27 | Toshiba Corp | 相補型半導体装置 |
-
1991
- 1991-02-08 JP JP3017916A patent/JP3038939B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-29 US US07/827,319 patent/US5317175A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04256356A (ja) | 1992-09-11 |
| US5317175A (en) | 1994-05-31 |
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