本発明は電界効果型トランジスタを有する半導体装置、および当該半導体装置の製造方法に関する。
近年、携帯電話等のモバイル機器の需要が増大するにつれ、モバイル機器用LSIの市場規模が急速に拡大している。大部分のモバイル機器はバッテリー駆動であり、無駄な電力消費はバッテリーの大容量化を必要とし、またバッテリー寿命を短くする。このため、上記のモバイル機器に組み込まれるLSI等の半導体装置には、高速動作に加え、低消費電力であることが望まれている。
トランジスタを含む半導体装置の低消費電力化を図るためには、トランジスタのリーク電流を減少させることが好ましく、例えば、待機時のリーク電流(スタンバイリーク)を減少させることが好ましい。
図1はNMOSトランジスタの待機時のリーク電流を説明する図である。図1を参照するに、当該MOSトランジスタは、基板の素子形成領域(アクティブ領域)1に形成された、ソース領域2とドレイン領域3を有している。当該ソース領域2とドレイン領域3の間のチャネル上には、ゲート絶縁膜4を介してゲート電極5が形成されている。
例えば、待機リーク電流の成分としては、ドレイン領域3からソース領域2側に流れるサブスレッショルドリーク(IS)、ドレイン領域3から基板(素子形成領域1)側に流れる基板電流(IB)、および基板側からゲート電極5に流れるゲートリーク(IG)の3種類が知られている。また、ドレイン領域3から基板側に流れるIB成分には、ドレイン領域と基板のpn接合の逆バイアスリーク成分と、ゲート近傍のドレイン領域端部との間で作られる電界によってドレイン領域端部が空乏または反転することによって誘起されるゲート誘起ドレインリーク(Gate Induced Drain Leakage;GIDL)がある。
図2は、PMOSおよびNMOSトランジスタにおける上記のリーク電流の成分の内訳の一例を示すグラフである。図2に示すように、NMOSトランジスタとPMOSトランジスタのリーク電流の成分は、IS成分とGIDL(IB成分)が支配的である。LSIのプロセス技術により異なるが、例えば、0.18μmノードでは、IG成分はISやGIDL(IB)と比べて二桁程度小さく、全体のリーク電流としては無視できる。NMOS、PMOSのどちらにおいても、待機時(スタンバイ時)にゲートに対して高電圧となる領域から基板側に流れるリーク電流が問題となる。
例えば、上記のIS成分を抑制する場合に、例えば、ポケット領域と呼ばれる、素子形成領域と同じ導電型であって素子形成領域より不純物濃度の高い不純物拡散領域を形成する方法があることが知られている。上記のポケット領域が形成されることで、トランジスタの閾値電圧が制御されるとともにリーク電流のIS成分が抑制される効果を奏する。例えば、当該ポケット領域は、図1のソース領域2の近傍(ポケット領域2A)と、ドレイン領域3の近傍(ポケット領域3A)に、斜めに不純物(イオン)を注入することで(例えば特許文献1〜3参照)形成される。
特許第3394204号公報
特許第2787908号公報
特公平7−89587号公報
特開2000−156500号公報
しかし、上記のポケット領域を形成することによって、リーク電流のIS成分を低減させる一方でIB成分(GIDL)を増大させてしまう場合があり、リーク電流全体を低減させることが困難となる場合があった。
例えば、ポケット領域の不純物は、ゲート端部の基板内部領域で不純物濃度を高くするため、リーク電流のIB成分(GIDL)を増大させる原因となってしまい、リーク電流全体で考えるとリーク電流を低下させる効果は小さくなってしまうか、もしくは逆にリーク電流を増大させてしまう懸念がある。
この場合、ポケット領域をゲート領域側とドレイン領域側とで非対称に形成することで、リーク電流をより効果的に低減することができる。例えば、一般的なNMOSトランジスタ単体で考えると、ソース領域側には電圧が印加されない(低電圧である)ので、実質的にGIDLは発生することがない。そこで、電圧が印加されない(低電圧の)ソース領域側にポケット領域を形成し、電圧が印加される(高電圧の)ドレイン領域にはポケット領域を形成しないことで、IS成分を抑制するとともにIB成分(GIDL)の増大を抑制することができる。
このように、ゲート電極からみてチャネルのドレイン領域側とソース領域側で不純物濃度を変えた非対称チャネルMOSの構造が提案されていた(例えば特許文献4参照)。
しかし、複数のMOSトランジスタを含む従来の論理セル(論理回路ブロック)においては、複数のポケット領域が形成される領域(スタンバイ時に低電圧となる領域近傍)同士が、基板上ですべてゲート電極に対して同じ方向に存在するとは限らない。同様に、複数のポケット領域が形成されない領域(スタンバイ時に高電圧となる領域近傍)同士が、基板上ですべてゲート電極に対して同じ方向に存在するとは限らない。
例えば、ポケット領域を形成する部分とポケット領域を形成しない部分が同じ方向を向いている場合には、イオンの斜め注入において、ポケット領域を形成しない部分をマスクする必要が生じてしまう。このため、斜めイオン注入のための複雑な形状のマスクが必要となり、製造コストが増大してしまう。
また、ポケット領域を形成する複数の部分が同じ方向を向いていない場合には、ポケット領域を形成するための斜めイオン注入を、イオン注入の方向を変更して複数回行う必要が生じる。この場合、ポケット領域が形成されない部分のマスクもイオンの注入毎に行う必要が生じてしまい、製造コストが増大してしまう。
そこで、本発明は、上記の問題を解決した、新規で有用な半導体装置および半導体装置の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することである。
本発明の第1の観点では、上記の課題を、複数のPMOSトランジスタと複数のNMOSトランジスタとを含む半導体装置の製造方法であって、前記半導体装置はNAND回路またはNOR回路であり、前記複数のPMOSトランジスタと前記複数のNMOSトランジスタのうち、互いに直列に接続される導電型のMOSトランジスタにおいては、すべてのゲート電極が互いに同じ第1の方向に延伸し、かつ前記各々のゲート電極が、当該ゲート電極の延伸方向に直交する方向に並べられ、かつ前記各々のゲート電極に対してソース領域が同一の側に形成されており、前記複数のPMOSトランジスタと前記複数のNMOSトランジスタのうち、互いに並列に接続される導電型のMOSトランジスタにおいては、すべてのゲート電極が、前記互いに直列に接続された導電型のMOSトランジスタのゲート電極の延伸方向である前記第1の方向に対し直交する第2の方向に延伸しており、前記半導体装置の製造方法は、前記複数のPMOSトランジスタのゲート電極および前記複数のNMOSトランジスタのゲート電極をマスクとして、前記互いに直列に接続される導電型の各MOSトランジスタのゲート電極のソース側からイオンの斜め注入を1回行うことにより、前記互いに直列に接続された導電型の各MOSトランジスタのソース領域の近傍のみに、ポケット領域を形成する工程を特徴とする半導体装置の製造方法により、解決する。
本発明によれば、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
本発明によれば、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
本発明に係る半導体装置は、複数の素子形成領域と、前記複数の素子形成領域にわたって形成されるゲート電極と、前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第1の領域および第2の領域とを有し、前記ゲート電極は、第1の方向に延伸する部分が第1の素子形成領域上に、該第1の方向と異なる第2の方向に延伸する部分が第2の素子形成領域上にそれぞれ形成され、前記第1の素子形成領域の前記第1の領域と前記第2の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴としている。
上記の半導体装置では、前記第1の素子形成領域に、イオンの斜め注入によって前記ポケット領域を形成する場合に、前記第2の素子形成領域では、前記第1の方向と異なる前記第2の方向に延伸したゲート電極がマスクとなる。そのため、該第2の素子形成領域に実質的にポケット領域が形成されないようにすることができる。
このため、上記の半導体装置では、単純な構造のマスクを用いた1回の斜めイオン注入によって、前記低電圧領域近傍のポケット領域が容易に形成される。すなわち、ゲート電極が異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される効果を奏する。
例えば、図3は、素子形成領域にポケット領域を形成するためのイオンの斜め注入の工程を模式的に示す図である。図3を参照するに、素子形成領域101に形成された、ゲート絶縁膜102上にはゲート電極103が形成されている。また、前記素子形成領域101には、前記ゲート電極103を挟んで低濃度不純物拡散領域(LDD)104がそれぞれ形成されている。
ここで、ゲート電極103をマスクにして、基板(ゲート電極の上端)に対して斜めにイオンを注入することで、ポケット領域となる高濃度不純物拡散領域105が形成される。当該高濃度不純物拡散領域105は、低濃度不純物拡散領域104と異なる導電型であって、かつ、素子形成領域より濃度が高くなるように形成される。この場合、本発明による半導体装置では、ゲート電極が異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される。例えば、前記第1の方向と前記第2の方向が直交する方向とされることで、実質的に第1の素子形成領域にのみポケット領域が形成される。
本発明による半導体装置では、前記第1の素子形成領域では、待機時(スタンバイ時)、すなわちソース領域とドレイン領域が実質的に非導通状態である場合において、当該ソース領域とドレイン領域のうち、低電圧(電圧が印加されない)側の近傍にのみポケット領域が形成されている。また、待機時に高電圧となる側の近傍にはポケット領域が形成されていない。
なお、以下の文中では、トランジスタの待機時(スタンバイ時)、すなわちソース領域とドレイン領域が実質的に非導通状態である場合において、当該ソース領域とドレイン領域のうち、電圧が低い領域(または電圧が印加されない側)を低電圧領域、電圧が高い領域(または電圧が印加される領域)を高電圧領域という。
上記の第1の素子形成領域では、リーク電流のIS成分(ドレイン領域からソース領域側に流れるサブスレッショルドリーク)が抑制されるとともに、リーク電流のIB成分(ドレイン領域から基板側に流れる基板電流、例えばGIDLなど)の増大が抑制される。
一方で、前記第2の素子形成領域では、前記第1の素子形成領域にポケット領域が形成される場合のイオンの斜め注入において、前記ゲート電極がマスクとなってポケット領域が形成されることがない。このため、高電圧領域近傍にポケット領域が形成されることが防止され、リーク電流のIB成分が増大することが抑制される。
例えば上記の半導体装置は、半導体基板の複数の素子形成領域上に、第1の方向に延伸する部分が第1の素子形成領域上に、該第1の方向と異なる第2の方向に延伸する部分が第2の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、前記第1の素子形成領域と前記第2の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第1の領域および第2の領域をそれぞれ形成する領域形成工程と、前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第1の素子形成領域の前記第1の領域と前記第2の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を含む方法により、製造される。
上記の製造方法は、ポケット形成工程において、単純な構造のマスクを用いた1回の斜めイオン注入によって、低電圧領域近傍にポケット領域が容易に形成される特徴を有している。このため、従来に比べて、リーク電流が抑制された半導体装置を、単純な工程で製造コストを抑制して製造することが可能となる効果を奏する。
次に、上記の本発明による半導体装置の構成の例について、従来の半導体装置の構成を例にとってその差異を明らかにしながら説明する。
図4Aは、従来の半導体装置100のレイアウトを示す図であり、図4Bはその回路図である。図4A、4Bを参照するに、本図に示す半導体装置100では、2つのMOSトランジスタによりインバータ(CMOSインバータ)が構成されている。
半導体基板W1には、それぞれ導電型が異なる素子形成領域a1、a2が形成され、該素子形成領域a1、a2に渡って該素子形成領域a1、a2上に、ゲート電極g1が形成されている。前記素子形成領域a1には、ゲート電極g1を挟んで対向するようにソース領域s1とドレイン領域d1が形成され、(NMOS)トランジスタtr1が構成されている。同様に、前記素子形成領域a2には、ゲート電極g1を挟んで対向するようにソース領域s2とドレイン領域d2が形成され、当該トランジスタtr1と異なる導電型の(PMOS)トランジスタtr2が構成されている。
また、前記ゲート電極g1には、入力ライン(A)に接続される引き出し線l3が接続されている。また、前記ドレイン領域d1、d2には、出力ライン(X)に接続される共通の引き出し線l2が接続されている。
また、前記ソース領域s2には、電源ライン(DD)に接続される引き出し線l4が、前記ソース領域s1には、接地ライン(SS)に接続される引き出し線l1が、それぞれ接続されている。
上記の構造において、前記ソース領域s1、s2の近傍には、それぞれポケット領域p1、p2が形成されている。この場合、先に説明したように、高電圧領域となるドレイン領域d1、d2近傍にはポケット領域を形成せず、低電圧領域となるソース領域s1、s2近傍にポケット領域を形成することで、待機時のリーク電流を効果的に抑制することが可能になっている。
上記の論理セル(論理回路ブロック)においては、2つの素子形成領域において、ゲート電極に対してポケット領域が形成される部分(低電圧領域)が同じ側にあるため、図3に示したようなイオンの斜め注入を1回行うことによって、ポケット領域を形成することができる。
しかし、従来の論理セルのレイアウトでは、ポケット領域を形成する領域(低電圧領域)が同じ方向を向いていない場合があり、イオンの斜め注入が問題となる場合があった。この例について、図5A、図5Bに基づき説明する。
図5Aは、従来の半導体装置200のレイアウトを示す図であり、図5Bはその回路図である。図5A、5Bを参照するに、本図に示す半導体装置200では、4つのMOSトランジスタにより、2入力NAND(2NAND)回路が構成されている。
半導体基板W2には、それぞれ導電型が異なる素子形成領域a3、a4が形成され、該素子形成領域a3、a4に渡って該素子形成領域a3、a4上に、2つのゲート電極g3、g4が平行となるようにして形成されている。
前記素子形成領域a3には、前記ゲート電極g3を挟んで対向するようにソース領域s3とドレイン領域d3が形成され、(NMOS)トランジスタtr3が構成されている。また、当該素子形成領域a3には、ゲート電極g4を挟んで対向するようにソース領域s4とドレイン領域d4が形成され、当該トランジスタtr3と同じ導電型の(NMOS)トランジスタtr4が構成されている。この場合、当該ソース領域s3は、当該ドレイン領域d4を兼ねることになる。
一方で、前記素子形成領域a4には、前記ゲート電極g4を挟んで対向するようにソース領域s5とドレイン領域d5が形成され、(PMOS)トランジスタtr5が構成されている。また、当該素子形成領域a4には、ゲート電極g3を挟んで対向するようにソース領域s6とドレイン領域d6が形成され、当該トランジスタtr5と同じ導電型の(PMOS)トランジスタtr6が構成されている。この場合、当該ドレイン領域d5は、当該ドレイン領域d6を兼ねることになる。
上記の半導体装置200では、2つの前記ゲート電極g3、g4に、それぞれ、第1の入力ライン(A)に接続される引き出し線l7と、第2の入力ライン(B)に接続される引き出し線l8が接続されている。また、前記ドレイン領域d3と、前記ドレイン領域d5、d6には、出力ライン(X)に接続される共通の引き出し線l6が接続されている。
また、前記ソース領域s4には、接地ライン(SS)に接続される引き出し線l5が接続されている。また、前記ソース領域s5、s6には、電源ライン(DD)に接続される共通の引き出し線l9が接続されている。
上記の構造において、前記素子形成領域a3の、前記ソース領域s3、s4の近傍には、それぞれポケット領域p3、p4が形成されている。また、前記素子領域a4にもポケット領域を形成する場合には、前記ドレイン領域d5、d6の近傍に、対向するようにしてポケット領域p5、p6を形成してもよい。
上記の構造においては、例えば前記素子形成領域a3にポケット領域を形成する場合、前記素子形成領域a4の高電圧領域近傍にポケット領域が形成されないように、マスクを行う必要が生じてしまう。このため、イオンの斜め注入におけるマスクの形状が複雑になってしまう問題が生じていた。
そこで、上記の半導体装置200(2入力NAND)は、例えば、以下に図6を用いて説明するように構成することが好ましい。
図6は、半導体装置300のレイアウトを示す図であり、先に説明した図5Bの回路図に対応するものである。本図に示すトランジスタTR3〜TR6が、図5Bのtr3〜tr6にそれぞれ対応している。
図6を参照するに、本図に示す半導体装置300では、4つのMOSトランジスタにより、2NAND回路が構成されている。
半導体基板W3には、素子形成領域A3と、該素子形成領域A3と導電型が異なる素子形成領域A5、A6が形成されている。前記素子形成領域A3、A5に渡って、該素子形成領域A3、A5上にゲート電極G4が形成されている。また、前記素子形成領域A3、A6に渡って、該素子形成領域A3、A6上にゲート電極G3が形成されている。
本図に示す半導体装置300では、複数の素子形成領域上にまたがるように形成されたゲート電極が、それぞれの素子形成領域上で異なる方向に延伸する形状で形成されていることが特徴である。例えば、前記ゲート電極G3は、第1の方向に延伸する第1電極部G3Aと、該第1の方向と異なる第2の方向に延伸する第2電極部G3Bとより構成されている。この場合、前記第1電極部G3Aは前記素子形成領域A3上に、前記第2電極部G3Bは前記素子形成領域A6上にそれぞれ形成されている。
同様に、前記ゲート電極G4は、前記第1の方向に延伸する第1電極部G4Aと、該第1の方向と異なる前記第2の方向に延伸する第2電極部G4Bとより構成されている。この場合、前記第1電極部G4Aは前記素子形成領域A3上に、前記第2電極部G4Bは前記素子形成領域A5上にそれぞれ形成されている。
前記素子形成領域A3は、図5Aに示した素子形成領域a3と同様の構造を有している。前記素子形成領域A3には、前記ゲート電極G3(前記第1電極部G3A)を挟んで対向するようにソース領域S3とドレイン領域D3が形成され、(NMOS)トランジスタTR3が構成されている。また、当該素子形成領域A3には、ゲート電極G4(前記第2電極部G4A)を挟んで対向するようにソース領域S4とドレイン領域D4が形成され、当該トランジスタTR3と同じ導電型の(NMOS)トランジスタTR4が構成されている。この場合、当該ソース領域S3は、当該ドレイン領域D4を兼ねることになる。
また、前記素子形成領域A5には、前記ゲート電極G4(前記電極部G4B)を挟んで対向するようにソース領域S5とドレイン領域D5が形成され、(PMOS)トランジスタTR5を構成している。
また、前記素子形成領域A6には、前記ゲート電極G3(前記電極部G3B)を挟んで対向するようにソース領域S6とドレイン領域D6が形成され、(PMOS)トランジスタTR6を構成している。
また、前記ゲート電極G3、G4には、それぞれ、第1の入力ライン(A)に接続される引き出し線L7と、第2の入力ライン(B)に接続される引き出し線L8が接続されている。また、前記ドレイン領域D3と、前記ドレイン領域D5、D6には、出力ライン(X)に接続される共通の引き出し線L6が接続されている。
また、前記ソース領域S4には、接地ライン(SS)に接続される引き出し線L5が接続されている。また、前記ソース領域S5、S6には、電源ライン(DD)に接続される共通の引き出し線L9が接続されている。
上記の構造において、前記素子形成領域A3の、低電圧領域(前記ソース領域S3、S4)の近傍には、当該低電圧領域と異なる導電型のポケット領域P3、P4がそれぞれ形成されている。この場合、先に説明したように、高電圧領域となるドレイン領域D3、D4近傍にはポケット領域が形成されておらず、待機時のリーク電流を効果的に抑制することが可能な構造になっている。
また、本図に示す半導体装置300では、前記素子形成領域A5、A6には、ポケット領域は形成されていない。これは、前記ポケット領域P3、P4を形成するための、イオンの斜めの注入を1工程(1回の注入)で完了させているためである。また、上記のイオンの斜めの注入を行う場合、前記素子形成領域A5、A6上に形成された第2電極部G4B、G3Bがマスクとなって、当該素子形成領域A5、A6にはポケット領域は形成されることがない。このため、前記素子形成領域A5、A6の高電圧領域に、ポケット領域が形成されることが防止され、リーク電流のIB成分が増大することが抑制される。
また、上記の半導体装置300においては、前記素子形成領域A3では、複数のゲート電極(電極部G3A、G4A)に対して、低電圧領域側(ポケット領域が形成される側)がそれぞれ同じ側になるように構成されている。このため、前記素子形成領域A3にポケット領域を形成するための、イオンの斜めの注入を1回で完了させることが可能となる。
したがって、上記の半導体装置300は、単純な構造のマスクを用いた1回の斜めイオン注入によって、必要とされるポケット領域が容易に形成される構造を有している。すなわち、ゲート電極が、異なる素子形成領域上でそれぞれ異なる方向に延伸しているため、それぞれの素子形成領域のポケット領域の形成が制御される。
この場合、イオンの注入の方向は、半導体装置を平面視した場合に、前記電極部G3B、G4Bが延伸する方向と平行な方向になることが好ましい。また、前記電極部G3Aが延伸する方向と、前記電極部G3Bが延伸する方向は、直交することが好ましい。同様に、前記電極部G4Aが延伸する方向と、前記電極部G4Bが延伸する方向は、直交することが好ましい。
上記の半導体装置は、単純な構造であって、待機時のリーク電流が抑制される省電力型の半導体装置である特徴を有している。また、上記の半導体装置は、ポケット領域を形成する工程が単純であり、例えば、単純な構造のマスクを用いた1回のイオンの斜め注入により、ポケット領域へのイオンの注入を完了することができる。このため、半導体装置の製造が容易であって、製造コストが抑制される。また、このような半導体装置の製造方法の一例については、図6のA−A断面を例にとって後述する。
また、本発明による半導体装置は、上記の構造(回路ブロック)に限定されず、以下に説明するように、様々に構成することが可能である。
図7Aは、本発明の実施例2による半導体装置400のレイアウトを示す図であり、図7Bはその回路図である。図7A、7Bを参照するに、本図に示す半導体装置400では、4つのMOSトランジスタにより2NOR回路が構成されている。このようなNOR回路に対しても、上記のNAND回路の場合と同様に、本発明を適用することが可能である。
半導体基板W4には、素子形成領域A9と、該素子形成領域A9と導電型が異なる素子形成領域A7、A8が形成されている。前記素子形成領域A9、A7に渡って、該素子形成領域A9、A7上にゲート電極G5が形成されている。また、前記素子形成領域A9、A8に渡って、該素子形成領域A9、A8上にゲート電極G6が形成されている。
本実施例による半導体装置400においても、上記の半導体装置300と同様に、複数の素子形成領域上にまたがるように形成されたゲート電極が、それぞれの素子形成領域上で異なる方向に延伸する形状で形成されていることが特徴である。例えば、前記ゲート電極G5は、第1の方向に延伸する第1電極部G5Aと、該第1の方向と異なる第2の方向に延伸する第2電極部G5Bとより構成されている。この場合、前記第1電極部G5Aは前記素子形成領域A9上に、前記第2電極部G5Bは前記素子形成領域A7上にそれぞれ形成されている。
同様に、前記ゲート電極G6は、前記第1の方向に延伸する第1電極部G6Aと、該第1の方向と異なる前記第2の方向に延伸する第2電極部G6Bとより構成されている。この場合、前記第1電極部G6Aは前記素子形成領域A9上に、前記第2電極部G6Bは前記素子形成領域A8上にそれぞれ形成されている。
前記素子形成領域A9には、前記ゲート電極G5(前記第1電極部G5A)を挟んで対向するようにソース領域S9とドレイン領域D9が形成され、(PMOS)トランジスタTR9が構成されている。また、当該素子形成領域A9には、ゲート電極G6(第1電極部G6A)を挟んで対向するようにソース領域S10とドレイン領域D10が形成され、当該トランジスタTR9と同じ導電型の(PMOS)トランジスタTR10が構成されている。この場合、当該ソース領域S10は、当該ドレイン領域D9を兼ねることになる。
また、前記素子形成領域A7には、前記ゲート電極G5(前記第2電極部G5B)を挟んで対向するようにソース領域S7とドレイン領域D7が形成され、(NMOS)トランジスタTR7が構成されている。
また、前記素子形成領域A8には、前記ゲート電極G6(前記第2電極部G6B)を挟んで対向するようにソース領域S8とドレイン領域D8が形成され、(NMOS)トランジスタTR8が構成されている。
また、前記ゲート電極G5、G6には、それぞれ、第1の入力ライン(A)に接続される引き出し線L13と、第2の入力ライン(B)に接続される引き出し線L14が接続されている。また、前記ドレイン領域D10と、前記ドレイン領域D7、D8には、出力ライン(X)に接続される共通の引き出し線L15が接続されている。
また、前記ソース領域S9には、電源ライン(DD)に接続される引き出し線L16が接続されている。また、前記ソース領域S7、S8には、接地ライン(SS)に接続される共通の引き出し線L12が接続されている。
上記の構造において、前記素子形成領域A9の低電圧領域の近傍にのみ、それぞれポケット領域P9、P10が形成されている。このため、図6Aに示した半導体装置300のポケット領域P3、P4と同様の効果を奏する。
また、本図に示す半導体装置400では、先に説明した半導体装置300の場合と同様に、前記素子形成領域A7、A8には、ポケット領域は形成されていない。これは、前記ポケット領域P9、P10を形成するための、イオンの斜めの注入を1工程(1回の注入)で完了させているためである。また、上記のイオンの斜めの注入を行う場合、前記素子形成領域A7、A8上に形成された第2電極部G5B、G6Bがマスクとなって、当該素子形成領域A7、A8にはポケット領域は形成されることがない。このため、高電圧領域近傍にポケット領域が形成されることが防止され、リーク電流のIB成分が増大することが抑制される。
また、上記の半導体装置400においては、前記素子形成領域A9では、複数のゲート電極(電極部G5A、G6A)に対して低電圧領域(ポケット領域が形成される側)がそれぞれ同じ側になるように構成されている。このため、前記素子形成領域A9にポケット領域を形成するための、イオンの斜めの注入を1回で完了させることが可能となる。
したがって、上記の半導体装置400は、単純な構造のマスクを用いた1回の斜めイオン注入によって、必要とされるポケット領域が容易に形成される構造を有している。
この場合、イオンの注入の方向は、半導体装置を平面視した場合に、前記電極部5B、6Bが延伸する方向と平行な方向になることが好ましい。また、前記電極部G5Aが延伸する方向と、前記電極部G5Bが延伸する方向は、直交することが好ましい。同様に、前記電極部G6Aが延伸する方向と、前記電極部G6Bが延伸する方向は、直交することが好ましい。
上記の半導体装置は、先に説明した半導体装置300と同様の特徴を有している。すなわち、単純な構造であって、待機時のリーク電流が抑制される省電力型の半導体装置である特徴を有している。また、上記の半導体装置は、ポケット領域を形成する工程が単純であり、例えば、単純な構造のマスクを用いた1回のイオンの斜め注入により、ポケット領域へのイオンの注入を完了することができる。
また、図8Aは、本発明の実施例3による半導体装置500のレイアウトを示す図であり、図8Bはその回路図である。ただし図中、先に説明した部分には同一の符号を付し、説明を省略する。
図8A、8Bを参照するに、本実施例による半導体装置500は、図4A、4Bに示したCMOSインバータ回路に、トランジスタTR11、TR12によって構成されるトランスミッションゲートを追加(接続)した例である。前記トランジスタTR11は、素子形成領域A11上にゲート電極G11が形成されてなり、同様に前記トランジスタTR12は、素子形成領域A12上にゲート電極12が形成されてなる構成となっている。例えば、トランスミッションゲートでは、信号はソース領域とドレイン領域の電位関係を考えた場合、例えばNMOSトランジスタを例にとると、必ずしもドレイン領域側が高電圧となるわけではない。
このため、トランスミッションゲートを構成するトランジスタのゲート電極の延伸する方向は、前記ゲート電極g1の延伸する方向と異なる方向とされることが好ましく、直交する方向であることがさらに好ましい。すなわち、前記ゲート電極G11、12は、前記ゲート電極g1に対して、直交する方向に延伸するよう構成されることが好ましい。
この場合、トランスミッションゲートの、ソース領域とドレイン領域のうち、高電圧となる領域の近傍にポケット領域が形成されることを防止することが可能となる。このため、リーク電流のIB成分が増大することを抑制することが可能となる。
次に、上記に説明した本発明に係る半導体装置の製造方法について、図6に示した半導体装置300の場合を例にとり、図9A〜図9Jに基づき、手順を追って説明する。なお、図9A〜図9Jは、図6のA−A断面に相当する部分に対応する。また、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
まず、図9Aに示す工程において、例えばシリコン基板よりなる半導体基板11に、STI(シャロートレンチアイソレーション)とよばれる方法により、素子分離形成膜12を形成し、素子形成領域11(図6の素子形成領域A3に相当)が形成される。ここで、基板上には、複数の素子形成領域(例えば素子形成領域A3、A5、A6など)が形成される。
次に、図9Bに示す工程において、前記素子形成領域11にウェル注入(不純物の注入)を行う。PMOSトランジスタが形成される領域(図6の素子形成領域A5、A6)に、リン(P)イオンを、加速エネルギー500keV、ドーズ量1×1013cm−2で注入する。NMOSトランジスタが形成される素子形成領域11(素子形成領域A3)には、ボロン(B)イオンを加速エネルギー250keV、ドーズ量1×1013cm−2で注入し、ウェル領域13が形成される。
引き続き、チャネルの不純物注入を行う。PMOSトランジスタが形成される領域(素子形成領域A5、A6)には、砒素(As)イオンを加速エネルギー80keV、ドーズ量2×1012cm−2で注入し、NMOSトランジスタが形成される素子形成領域11(素子形成領域A3)には、ボロン(B)イオンを加速エネルギー20keV、ドーズ量5×1012cm−2で注入し、チャネル形成領域14が形成される。なお、これらの不純物イオン注入はイオン注入装置を用いて行う。また、不純物イオン注入は、リソグラフィ技術により形成されたマスクパターンを用いて、PMOSトランジスタが形成される領域とNMOSトランジスタが形成される領域とで打ち分けている。なお、p型不純物として例えばインジュウム(In)、n型不純物とし砒素(As)等の他の不純物イオンを用いてもよい。
次に、図9Cに示す工程において、それぞれの素子形成領域(A3、A5、A6)に熱酸化により膜厚3nmのゲート絶縁膜15を形成する。ここでは、ゲート絶縁膜として、酸化シリコンSiO2を用いているが、例えば、窒素を導入する工程を設けて作成された酸窒化シリコンSiON膜、ハフニウムオキサイド(HfO)、ハフニウムシリケート(HfSiO)、ハフニウム酸化アルミ(HfAlO)、酸化アルミ(AlO)などを用いてもよい。または、ゲート酸化膜としては、これらに窒素を加えたHfSiON、HfON、HfAlON、AlONなどを用いてもよい。
次に、図9Dに示す工程において、熱CVD(Chemical Vapor Deposition)により、ゲート絶縁膜15上に、膜厚200nmのポリシリコン(Poly Si)膜16を成膜する。このポリシリコン膜がゲート電極となる。
次に、図9Eに示す工程において、リソグラフィによるパターンニングによって、ポリシリコン膜16をプラズマエッチングし、さらにゲート絶縁膜15をエッチングして、図6に示したゲート電極G3、G4を形成する。
この場合、ゲート電極は、複数の素子形成領域上にまたがるように、また、それぞれの素子形成領域上で異なる方向に延伸する形状となるようにパターニングされる。例えば、図6に示したように、前記ゲート電極G3は、第1の方向に延伸する第1電極部G3Aと、該第1の方向と異なる第2の方向に延伸する第2電極部G3Bを有するようにパターニングされる。この場合、前記第1電極部G3Aは前記素子形成領域A3上に、前記第2電極部G3Bは前記素子形成領域A6上にそれぞれ形成される。
同様に、前記ゲート電極G4は、前記第1の方向に延伸する第1電極部G4Aと、該第1の方向と異なる前記第2の方向に延伸する第2電極部G4Bを有するようにパターニングされる。この場合、前記第1電極部G4Aは前記素子形成領域A3上に、前記第2電極部G4Bは前記素子形成領域A5上にそれぞれ形成される。
また、先に説明したように、前記電極部G3Aが延伸する方向と、前記電極部G3Bが延伸する方向は、直交することが好ましい。同様に、前記電極部G4Aが延伸する方向と、前記電極部G4Bが延伸する方向は、直交することが好ましい。
次に、図9Fに示すように、LDD領域17を形成するための不純物注入を行う。PMOSトランジスタが形成される領域(素子形成領域A5、A6)には、ボロンイオンを加速エネルギー20keV、ドーズ量2×1014cm−2で注入し、NMOSトランジスタが形成される素子形成領域11(素子形成領域A3)には、砒素イオンを加速エネルギー20keV、ドーズ量2×1014cm−2で注入する。また、同じ電導型の別の元素からなる不純物イオンを用いてもよい。
次に、図9Gに示す工程において、基板(素子形成領域)に対して斜めになるような方向からイオン注入(イオン打ち込み)を行って、ポケット領域を形成するための不純物拡散領域18を形成する。この場合、基板の法線に対する角度θは、例えば、45度となるようにする。また、図6に示したように、基板を平面視した場合の、イオンの注入の方向は、前記電極部3B、4Bが延伸する方向と平行な方向になることが好ましい。例えば、素子形成領域A3の場合(NMOSトランジスタの場合)、ボロンイオンを加速エネルギー20keV、ドーズ量3×1013cm−2で注入する。また、PMOSトランジスタにポケット領域を形成する場合には、例えば、リンイオンを加速エネルギー30keV、ドーズ量3×1013cm−2で注入する。
このように、一方向から斜めにイオン注入を行うことにより、ゲート電極が影となって、少なくとも高電圧領域側の近傍にはポケット領域が形成されることがない。例えば、本実施例の場合、素子形成領域A3の低電圧領域側の近傍にのみポケット領域が形成されることになる。なお、本実施例の場合、ポケットイオン注入の角度θは、45度の角度を使用したが、ゲート電極の高さにより影の長さが異なるので、0度から90度の範囲で最適な角度を選ぶことができる。
次に、図9Hに示す工程において、例えば熱CVDにより、基板上にコンファーマルにシリコン酸化膜を形成した後、異方性プラズマエッチングによってパターニングし、ゲート電極G3、G4の側壁にそれぞれスペーサー19を形成する。
次に、図9Iに示すように、ソース領域、およびドレイン領域形成用の不純物をイオン注入し、(高濃度)不純物領域20を形成する。PMOSトランジスタが形成される領域(素子形成領域A5、A6)には、ボロンイオンを加速エネルギー5keV、ドーズ量2×1015cm−2で注入し、NMOSトランジスタが形成される素子形成領域11(素子形成領域A3)には、リンイオンを加速エネルギー13keV、ドーズ量2×1015cm−2で注入する。また、同じ電導型の別の元素からなる不純物イオンを用いてもよい。ここで、不純物領域20、LDD領域17より構成される、ソース領域S3、S4、ドレイン領域D3、D4が構成される。また、ポケット領域P3、P4は、それぞれ低電圧領域(ソース領域S4、S4)近傍にのみ形成される。この場合、ポケット領域は、低電圧領域と異なる導電型となる。
次に、図9Jに示すように、スパッタリングによりコバルト(Co)膜を成膜し、さらに熱アニールすることにより、コバルトシリサイド(CoSi)によるシリサイド層mを形成する。当該シリサイド層mは、それぞれ、ソース領域S3、S4、ドレイン領域D3、D4、およびゲート電極G3、G4上に形成される。
なお、この後は、公知の一般的な半導体装置の製造で行われる配線工程により、半導体装置を製造することができる。
また、上記の製造方法と同様の製造方法により、先に説明した半導体装置400、500も製造することが可能である。
また、本発明は、上記に説明した構造(回路ブロック)に限定されるものではない。例えば、半導体基板に形成される様々な回路ブロック(論理セル)に対して適用することが可能である。また、半導体基板に形成される多数の回路ブロックのうち、必ずしもすべてに適用する必要はなく、一部の回路ブロックにのみ適用してもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
(付記1)
複数の素子形成領域と、
前記複数の素子形成領域にわたって形成されるゲート電極と、
前記ゲート電極により導通状態または非導通状態とされる、前記素子形成領域の第1の領域および第2の領域とを有し、
前記ゲート電極は、第1の方向に延伸する部分が第1の素子形成領域上に、該第1の方向と異なる第2の方向に延伸する部分が第2の素子形成領域上にそれぞれ形成され、
前記第1の素子形成領域の前記第1の領域と前記第2の領域のうち、非導通状態で低電圧となる低電圧領域の近傍には、該低電圧領域と異なる導電型のポケット領域が形成されていることを特徴とする半導体装置。
(付記2)
前記第1の方向と前記第2の方向は直交する方向であることを特徴とする付記1記載の半導体装置。
(付記3)
前記第1の素子形成領域上には、複数の前記ゲート電極が形成されていることを特徴とする付記1または2記載の半導体装置。
(付記4)
前記複数のゲート電極に対して、前記低電圧領域が形成される側がそれぞれ同じであることを特徴とする付記3記載の半導体装置。
(付記5)
前記第1の素子形成領域の導電型と、前記第2の素子形成領域の導電型が異なることを特徴とする付記1乃至4のうち、いずれか1項記載の半導体装置。
(付記6)
前記複数の素子形成領域が、論理回路のブロックを形成することを特徴とする付記1乃至5のうち、いずれか1項記載の半導体装置。
(付記7)
1つの前記第1の素子形成領域に対して、複数の前記第2の素子形成領域が形成されることを特徴とする付記6記載の半導体装置。
(付記8)
前記第1の領域と前記第2の領域のうち、非導通状態で高電圧となる高電圧領域の近傍には、前記ポケット領域が形成されないことを特徴とする付記1乃至7のうち、いずれか1項記載の半導体装置。
(付記9)
半導体基板の複数の素子形成領域上に、第1の方向に延伸する部分が第1の素子形成領域上に、該第1の方向と異なる第2の方向に延伸する部分が第2の素子形成領域上となるようにゲート電極を形成するゲート電極形成工程と、
前記第1の素子形成領域と前記第2の素子形成領域に、前記ゲート電極により導通状態または非導通状態とされる第1の領域および第2の領域をそれぞれ形成する領域形成工程と、
前記ゲート電極をマスクにして前記半導体基板に対して斜めに不純物を注入することで、前記第1の素子形成領域の前記第1の領域と前記第2の領域のうち、非導通状態で低電圧となる低電圧領域の近傍に、該低電圧領域と異なる導電型のポケット領域を形成するポケット形成工程と、を有することを特徴とする半導体装置の製造方法。
(付記10)
前記第1の方向と前記第2の方向は直交する方向であることを特徴とする付記9記載の半導体装置の製造方法。
(付記11)
前記ポケット形成工程では、前記不純物を注入する方向は、前記半導体基板を平面視した場合に前記第2の方向と平行な方向であることを特徴とする付記10記載の半導体装置の製造方法。
(付記12)
前記第1の素子形成領域上には、複数の前記ゲート電極が形成されることを特徴とする付記9乃至11のうち、いずれか1項記載の半導体装置の製造方法。
(付記13)
前記複数のゲート電極に対して、前記低電圧領域が形成される側がそれぞれ同じであることを特徴とする付記12記載の半導体装置の製造方法。
(付記14)
前記第1の素子形成領域の導電型と、前記第2の素子形成領域の導電型が異なることを特徴とする付記9乃至13のうち、いずれか1項記載の半導体装置の製造方法。
(付記15)
前記複数の素子形成領域により、論理回路のブロックが形成されることを特徴とする付記9乃至14のうち、いずれか1項記載の半導体装置の製造方法。
(付記16)
1つの前記第1の素子形成領域に対して、複数の前記第2の素子形成領域が形成されることを特徴とする付記15記載の半導体装置の製造方法。
(付記17)
前記第1の領域と前記第2の領域のうち、非導通状態で高電圧となる高電圧領域の近傍には、前記ポケット領域が形成されないことを特徴とする付記9乃至16のうち、いずれか1項記載の半導体装置の製造方法。
本発明によれば、リーク電流を低減した省電力型の半導体装置と、リーク電流を低減した省電力型の半導体装置を製造する製造方法を提供することが可能となる。
MOSトランジスタのリーク電流を示す図である。
待機時のリーク電流の内訳を示す図である。
ポケット領域の形成方法を示す図である。
従来の半導体装置のレイアウトを示す図(その1)である。
図4Aの回路図である。
従来の半導体装置のレイアウトを示す図(その2)である。
図5Aの回路図である。
実施例1による半導体装置のレイアウト図である。
実施例2による半導体装置のレイアウト図である。
図7Aの回路図である。
実施例3による半導体装置のレイアウト図である。
図8Aの回路図である。
実施例4による半導体装置の製造方法を示す図(その1)である。
実施例4による半導体装置の製造方法を示す図(その2)である。
実施例4による半導体装置の製造方法を示す図(その3)である。
実施例4による半導体装置の製造方法を示す図(その4)である。
実施例4による半導体装置の製造方法を示す図(その5)である。
実施例4による半導体装置の製造方法を示す図(その6)である。
実施例4による半導体装置の製造方法を示す図(その7)である。
実施例4による半導体装置の製造方法を示す図(その8)である。
実施例4による半導体装置の製造方法を示す図(その9)である。
実施例4による半導体装置の製造方法を示す図(その10)である。
符号の説明
100,200,300,400,500 半導体装置
W1,W2,W3,W4 基板
tr1,tr2,tr3,tr4,tr5,tr6,TR3,TR4,TR5,TR6,TR7,TR8,TR9,TR10,TR11,TR12 トランジスタ
a1,a2,a3,a4,A3,A5,A6,A7,A8,A9,A11,A12 素子形成領域
l1,l2,l3,l4,l5,l6,l7,l8,l9,L5,L6,L7,L8,L9,L12,L13,L14,L15,L16 引き出し線
s1,s2,s3,s4,S4,S4,S5,S6,S7,S8,S9,S10 ソース領域
d1,d2,d3,d4,D4,D4,D5,D6,D7,D8,D9,D10 ドレイン領域
p1,p2,p3,p4,P3,P4,P9,P10 ポケット領域