JP4265882B2 - 相補型ｍｉｓ装置 - Google Patents

相補型ｍｉｓ装置 Download PDF

Info

Publication number
JP4265882B2
JP4265882B2 JP2001380534A JP2001380534A JP4265882B2 JP 4265882 B2 JP4265882 B2 JP 4265882B2 JP 2001380534 A JP2001380534 A JP 2001380534A JP 2001380534 A JP2001380534 A JP 2001380534A JP 4265882 B2 JP4265882 B2 JP 4265882B2
Authority
JP
Japan
Prior art keywords
crystal plane
semiconductor structure
mis transistor
plane
channel mis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001380534A
Other languages
English (en)
Other versions
JP2003188273A (ja
JP2003188273A5 (ja
Inventor
忠弘 大見
光司 小谷
成利 須川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2001380534A priority Critical patent/JP4265882B2/ja
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to PCT/JP2002/012925 priority patent/WO2003054962A1/ja
Priority to EP07015129A priority patent/EP1848039B1/en
Priority to DE60235850T priority patent/DE60235850D1/de
Priority to CNB028075420A priority patent/CN1242480C/zh
Priority to AT02786074T priority patent/ATE426921T1/de
Priority to AU2002354136A priority patent/AU2002354136A1/en
Priority to AT07015129T priority patent/ATE463048T1/de
Priority to IL15735502A priority patent/IL157355A0/xx
Priority to US10/467,797 priority patent/US7202534B2/en
Priority to EP02786074A priority patent/EP1455393B1/en
Priority to CA002438214A priority patent/CA2438214A1/en
Priority to DE60231743T priority patent/DE60231743D1/de
Priority to KR1020047009114A priority patent/KR100557849B1/ko
Priority to TW091136130A priority patent/TW587337B/zh
Publication of JP2003188273A publication Critical patent/JP2003188273A/ja
Priority to IL157355A priority patent/IL157355A/en
Publication of JP2003188273A5 publication Critical patent/JP2003188273A5/ja
Priority to US11/606,181 priority patent/US7566936B2/en
Publication of JP4265882B2 publication Critical patent/JP4265882B2/ja
Application granted granted Critical
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Description

【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に係り、特にｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタの電子移動度を平衡させた相補型ＭＩＳ装置に関する。
【０００２】
ＣＭＯＳ回路はｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含む基本的な電子回路であり、かかるＣＭＯＳ回路を構成するＣＭＯＳ装置は様々な電子装置において広く使われている。
【０００３】
【従来の技術】
従来より、ＣＭＯＳ装置は、良質な熱酸化膜が形成できるＳｉ基板の（１００）面上に形成されている。
【０００４】
しかしＳｉ基板の（１００）面上では電子とホールの有効質量と格子散乱確率が著しく異なり、その結果、電子移動度がホール移動度よりも２〜３倍も大きくなってしまう。
【０００５】
図１は、典型的なＣＭＯＳインバータ１０の回路を示す。
【０００６】
図１を参照するに、ＣＭＯＳインバータ１０はｐチャネルＭＯＳトランジスタ１１とｎチャネルＭＯＳトランジスタ１２の直列接続により構成されており、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタに共通に入力信号が供給される構成となっている。
【０００７】
このようなＣＭＯＳインバータ１０では、先にも説明したようにｐチャネルＭＯＳトランジスタのホール移動度、従って電流駆動能力がｎチャネルＭＯＳトランジスタの電子移動度の１／２〜１／３にしか達しない。そこでＣＭＯＳ装置全体として十分な電流駆動能力および動作速度を実現するために、従来のＣＭＯＳインバータでは、ｐチャネルＭＯＳトランジスタ１１のチャネル幅Ｗ1を、ｎチャネルＭＯＳトランジスタのチャネル幅Ｗ2の２〜３倍に設定する必要があった。
【０００８】
【発明が解決しようとする課題】
しかしながら、かかる従来のＣＭＯＳ装置の構成では、ｐチャネルＭＯＳトランジスタのチャネル領域の面積が、ｎチャネルＭＯＳトランジスタのチャネル領域よりも大きくなってしまい、微細化された高速集積回路装置を設計する際に大きさの異なる素子を配列する必要があり、様々な困難が生じる。また面積の大きなｐチャネルＭＯＳトランジスタでは寄生容量も増大し、その結果動作速度が低下し、また消費電力が増大してしまう問題が生じる。
【０００９】
さらにこのようなＣＭＯＳ回路は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで特性がこのように非対称であるため、非線形動作特性を示し、線形動作が要求されるアナログ回路等への適用が制限される。
【００１０】
また従来のＣＭＯＳ回路を初めとする半導体装置は、先にも説明したようにＳｉ基板の（１００）面に形成されていたが、シリコン結晶の（１００）面は原子密度が低く、割れやすいため、ウェハの径を増大させた場合に、取り扱いが困難になる問題点もあった。
【００１１】
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１２】
本発明のより具体的な課題は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとの間で電流駆動能力を平衡させたＣＭＯＳ半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
第１の結晶面を主面として有し、ｐチャネルＭＩＳトランジスタ領域とｎチャネルＭＩＳトランジスタ領域とを画成された半導体基板と、
前記ｐチャネルＭＩＳトランジスタ領域中に前記半導体基板の一部として形成され、前記第１の結晶面とは異なった第２の結晶面により画成された一対の側壁面と、前記第２の結晶面とは異なった第３の結晶面により画成された頂面とよりなる第１の半導体構造と；前記ｐチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第１の半導体構造の側壁面および頂面を一様な厚さで覆う第１のゲート絶縁膜と；前記ｐチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第１の半導体構造の側壁面および頂面を、前記第１のゲート絶縁膜を介して連続的に覆う第１のゲート電極と；前記ｐチャネルＭＩＳトランジスタ領域内において、前記半導体基板中および前記第１の半導体構造中、前記第１のゲート電極の一方の側および他方の側に形成され、いずれも前記半導体基板主面および前記第１の半導体構造の側壁面および頂面に沿って連続的に延在する第１および第２のｐ型拡散領域とよりなるｐチャネルＭＩＳトランジスタと、
前記ｎチャネルＭＩＳトランジスタ領域中に前記半導体基板と一部として形成され、前記第１の結晶面とは異なった第４の結晶面により画成された一対の側壁面と、前記第４の結晶面とは異なった第５の結晶面により画成された頂面とよりなる第２の半導体構造と；前記ｎチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第２の半導体構造の側壁面および頂面を一様な厚さで覆う第２のゲート絶縁膜と；前記ｎチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第２の半導体構造の側壁面および頂面を、前記第２のゲート絶縁膜を介して連続的に覆う第２のゲート電極と；前記ｎチャネルＭＩＳトランジスタ領域内において、前記半導体基板中および前記第２の半導体構造中、前記第２のゲート電極の一方の側および他方の側に形成され、いずれも前記半導体基板主面および前記第２の半導体構造の側壁面および頂面に沿って連続的に延在する第１および第２のｎ型拡散領域とよりなるｎチャネルＭＩＳトランジスタとよりなり、
前記第１の半導体構造の頂面と側壁面の幅、および前記第２の半導体構造の頂面と側壁面の幅は、前記ｐチャネルＭＩＳトランジスタの電流駆動能力が、前記ｎチャネルＭＩＳトランジスタの電流駆動能力と平衡するように設定されていることを特徴とする相補型ＭＩＳ装置により、または
請求項２に記載したように、
前記第１結晶面と前記第３の結晶面と前記第５の結晶面とは同一の結晶面よりなり、前記第２の結晶面と前記第４の結晶面とは同一の結晶面よりなることを特徴とする請求項１記載の相補型ＭＩＳ装置により、または
請求項３に記載したように、
前記第１の半導体構造の頂面および側壁面の幅、および前記第２の半導体構造の頂面および側壁面の幅は、前記第１の半導体構造の頂面および側壁面の幅をそれぞれＷ1AおよびＷA、前記第２の半導体構造の頂面および側壁面の幅をＷ1BおよびＷB，前記主面上における前記第１のゲート電極のゲート幅をＷ2A、前記主面上における前記第２のゲート電極のゲート幅Ｗ2B、前記第１の結晶面上におけるホールの移動度をμp1，前記第２の結晶面上におけるホールの移動度をμp2，前記第１の結晶面上における電子の移動度をμn1，前記第２の結晶面上における電子の移動度をμn2として、式
μp1（Ｗ1A＋Ｗ2A）＋μp2ＷA＝μn1（Ｗ1A＋Ｗ2A）＋μn2ＷB
を満足するように設定されることを特徴とする請求項２記載の相補型ＭＩＳ装置により、または
請求項４に記載したように、
前記第１の結晶面はシリコンの（１００）面よりなり、前記第２の結晶面はシリコンの（１１０）面よりなることを特徴とする請求項２または３記載の相補型ＭＩＳ装置により、または
請求項５に記載したように、
前記第１および第２のゲート絶縁膜は酸化膜、窒化膜あるいは酸窒化膜よりなることを特徴とする請求項１〜４のうち、いずれか一項記載の相補型ＭＩＳ装置により、解決する。
【００１４】
【発明の実施の形態】
［原理］
図２は、本発明でゲート絶縁膜の形成に使われるマイクロ波基板処理装置２０の構成を示す。
【００１５】
図２を参照するに、マイクロ波基板処理装置２０は排気ポート２１Ａにおいて排気される処理容器２１を有し、前記処理容器２１中には被処理基板２４を保持する試料保持台２３が設けられる。前記排気ポート２１Ａは前記試料保持台２３の周囲を囲むように形成されており、前記排気ポート２１Ａに接続された真空ポンプを駆動することにより、余分なラジカルや基板処理に伴う副生成物が、被処理基板２４表面近傍の処理空間から、基板表面に沿って装置外に、一様に排出される。
【００１６】
また前記処理容器２１には、前記被処理基板２４に対向するように典型的にはＡｌ2Ｏ3または石英よりなる平板状のマイクロ波窓２２が、壁面の一部として形成されており、前記マイクロ波窓２２の内側には前記被処理基板２４に対向するように、処理ガスを一様に供給する平板状のシャワープレート２５が形成されている。
【００１７】
さらに前記処理容器２１の外側には、同軸導波管２７を介して給電されるラジアルラインスロットアンテナなどのマイクロ波アンテナ２６が前記マイクロ波窓２２に結合するように設けられており、前記マイクロ波アンテナ２６を９００ＭＨｚ〜１０ＧＨｚ、典型的には２．４５ＧＨｚのマイクロ波で駆動することにより、前記シャワーヘッドプレートの直下に、高密度でしかも低エネルギのプラズマが一様に形成される。
【００１８】
図２のマイクロ波基板処理装置２０は、シャワープレート２５から供給される処理ガスをプラズマにより励起し、その結果形成されたラジカルにより被処理基板２４の表面を処理する。
【００１９】
より具体的には、前記処理容器２１の内部を最初高真空状態に排気し、次に前記シャワープレート２５からＫｒとＯ2の混合ガスを導入し、前記処理容器２１の内圧を約１Ｔｏｒｒ（約１３３Ｐａ）に設定する。さらに被処理基板２４の温度を２００〜５５０℃、好ましくは４００℃に設定し、この状態で前記マイクロ波アンテナにマイクロ波を供給し、被処理基板２４の表面近傍に一様な高密度プラズマを形成する。
【００２０】
かかるプラズマ形成の結果、Ｋｒは中間励起状態に励起され、このように励起されたＫｒ*と酸素分子とが衝突することにより、前記被処理基板２４の表面近傍に原子状酸素Ｏ*が効率良く形成される。このようにして形成された原子状酸素Ｏ*により被処理基板表面を処理することにより、シリコン基板の（１００）面のみならず、（１１１）面および（１１０）面上にも、ゲート絶縁膜として適当な高品質な酸化膜を形成することが可能になる。
【００２１】
図３は、図２のマイクロ波基板処理装置２０によりシリコン基板の（１００）面、（１１１）面および（１１０）面を酸化した場合のＫｒ／Ｏ2プラズマ酸化膜の成長レートを、熱酸化膜の成長レートと比較して示す。
【００２２】
図３を参照するに、Ｋｒ／Ｏ2プラズマ酸化膜では熱酸化膜の場合よりもはるかに大きな成長レートが得られており、活性な原子状酸素Ｏ*を使ったＳｉ基板の酸化が非常に効率良く進むことが示されている。さらに図３より、Ｋｒ／Ｏ2プラズマ酸化膜では、Ｓｉ原子の面密度がより大きな（１１１）面，（１１０）面上での成長レートが、（１００）面上での成長レートよりも小さくなっていることがわかる。これは原料供給律速プロセスから導かれる帰結と一致しており、このようにして形成されたプラズマ酸化膜は、優れた膜質を有していることが示唆される。
【００２３】
これに対し、Ｓｉ基板の（１１１）面，（１１０）面上に熱酸化膜を形成した場合には、（１００）面上に熱酸化膜を形成した場合よりも酸化膜の成長レートが大きくなっており、（１１１）面，（１１０）面上に形成されている熱酸化膜は膜質が劣ることを示唆している。
【００２４】
図４は、このようにして形成されたＫｒ／Ｏ2プラズマ酸化膜と熱酸化膜とで界面準位密度を比較した結果を示す。
【００２５】
図４を参照するに、Ｋｒ／Ｏ2プラズマ酸化膜ではシリコンの（１００）面上に形成された場合でも（１１１）面，（１１０）面上に形成された場合でも、界面準位密度は（１００）面上に形成された熱酸化膜の界面準位密度よりも低く、非常に高品質な酸化膜が得られているのがわかる。
【００２６】
これに対し、シリコンの（１１１）面，（１１０）面上に形成された熱酸化膜では、図３の結果から予測された通り界面準位密度が非常に大きく、ＭＯＳトランジスタのゲート絶縁膜に使用した場合には、キャリアの捕獲によるしきい値電圧の変化やゲートリーク電流の増大など、様々な問題が生じると考えられる。
【００２７】
図５（Ａ）〜（Ｃ）は、シリコン基板のそれぞれ（１００）面，（１１１）面，および（１１０）面上に、図２の基板処理装置によりシリコン酸化膜を形成し、かかるシリコン酸化膜をゲート絶縁膜としてｐチャネルＭＯＳトランジスタを形成した場合のドレイン電圧対規格化ドレイン電流特性を示す。ただし図５（Ａ），（Ｂ）では、シリコン酸化膜を前記Ｋｒ／Ｏ2プラズマ処理により形成した場合と熱酸化処理により形成した場合の両方を示している。これに対し、図５（Ｃ）では、熱酸化処理では（１１０）面上に酸化膜が形成できないため、Ｋｒ／Ｏ2プラズマ処理により形成したゲート酸化膜の例のみを示している。図５（Ａ）の結果は、ゲート長が１０μｍでゲート幅が５０μｍのｐチャネルＭＯＳトランジスタについてのものであり、図５（Ｂ），（Ｃ）の結果は、ゲート長が１０μｍでゲート幅が３００μｍのｐチャネルＭＯＳトランジスタについてのものである。
【００２８】
図５（Ａ）〜（Ｃ）を参照するに、ｐチャネルＭＯＳトランジスタのドレイン電流、従って相互コンダクタンスないし電流駆動能力は、トランジスタをシリコンの（１００）面以外の結晶面、例えば（１１１）面あるいは（１１０）面上に形成することにより増大させることが可能であること、特にｐチャネルＭＯＳトランジスタをシリコンの（１１１）面上に形成した場合に（１００）面上に形成したｐチャネルＭＯＳトランジスタの約１．３倍の電流駆動能力が得られること、また（１１０）面上に形成した場合には約１．８倍の電流駆動能力が得られることがわかる。
［第１実施例］
図６，７は、本発明の第１実施例によるＣＭＯＳ装置３０の構成を示す。ただし図７は、図６の一部を取り出して示した図である。
【００２９】
図６，７を参照するに、ＣＭＯＳ装置３０は素子分離領域３１Ｃにより隔てられたｐ型領域Ａとｎ型領域Ｂとが形成された（１００）面を主面とするＳｉ基板３１上に形成されており、図７に示すように、前記領域Ａには幅がＷ1Aで高さがＨAの突出部３１Ａが、また領域Ｂには幅がＷ1Bで高さがＨBの突出部３１Ｂが両側壁面に形成されている。図７よりわかるように、前記突出部３１Ａ，３１Ｂの頂面は（１００）面により、側壁面は（１１０）面により画成されている。
【００３０】
図７のＳｉ基板３１上には、先に図２で説明した基板処理装置２０によりシリコン酸化膜が一様に形成されており、さらにその上に、図６に示すポリシリコンゲート電極３３Ａおよび３３Ｂが、それぞれ領域ＡおよびＢ上に形成されている。さらにかかるゲート電極３３Ａおよび３３Ｂのパターニングに伴って前記シリコン酸化膜もパターニングされ、前記ゲート電極３３Ａに対応してゲート絶縁膜３２Ａが、またゲート電極３３Ｂに対応してゲート絶縁膜３２Ｂが形成される。
【００３１】
さらに図６のＣＭＯＳ装置３０では、前記ｐ型領域Ａにおいて前記ゲート電極３３Ａを自己整合マスクにｎ型不純物をイオン注入することにより、前記ゲート電極３３Ａの両側に、前記突出部３１Ａをも含んでｎ型拡散領域３１ａおよび３１ｂが形成される。同様に、前記ｎ型領域Ｂにおいても前記ゲート電極３３Ｂの両側に、前記突出部３１Ｂをも含んでｐ型拡散領域３１ｃおよび３１ｄが形成される。その結果、前記Ｓｉ基板３１上には前記領域ＡにｎチャネルＭＯＳトランジスタが、また前記領域ＢにｐチャネルＭＯＳトランジスタが形成される。
【００３２】
図６のＣＭＯＳ装置では、ｎチャネルＭＯＳトランジスタはゲート長ＬｇAをまたｐチャネルＭＯＳトランジスタはゲート長ＬｇBを有し、前記ゲート電極３３Ａは、Ｓｉ基板３１の平坦部を、前記突出部３１Ａのそれぞれの側において、ゲート幅Ｗ2A／２で覆う。その結果、前記ゲート電極３３Ａの（１００）面上におけるゲート幅は、前記突出部３１Ａの頂部を含めて、Ｗ1A＋Ｗ2Aにより与えられる。これに対し、前記ゲート電極３３Ａの（１１０）面上におけるゲート幅ＷAは両側壁面に形成されているので２ＨAで与えられ、その結果、前記領域Ａに形成されるｎチャネルＭＯＳトランジスタの電流駆動能力は、式μ n1 （Ｗ 1A ＋Ｗ 2A ）＋２μ n2 Ｈ A により与えられる。ただしμ n1 は、（１００）面における電子移動度を、μ n2 は（１１０）面における電子移動度を表す。
【００３３】
同様に、前記領域Ｂに形成されるｐチャネルＭＯＳトランジスタの電流駆動能力は、式μ p1 （Ｗ 1A ＋Ｗ 2A ）＋２μ p2 Ｈ B により与えられる。ただしμ p1 は、（１００）面におけるホール移動度を、μ p2 は（１１０）面におけるホール移動度を表す。
【００３４】
そこで、本実施例のＣＭＯＳ装置３０では、ｎチャネルＭＯＳトランジスタも側壁部が両側壁面に形成されているので、その電流駆動能力とｐチャネルＭＯＳトランジスタの電流駆動能力とが平衡するように、前記突出部３１Ａ，３１Ｂの幅および高さを、式
μ n1 （Ｗ 1A ＋Ｗ 2A ）＋μ n2 Ｗ A ＝μ p1 （Ｗ 1A ＋Ｗ 2A ）＋μ p2 Ｗ B
が満足されるように設定する。ただし、ここでＷA＝２ＨA，ＷB＝２ＨBの関係を使った。
【００３５】
特にかかる構成では、前記突出部３１Ａ，３１Ｂの高さＨA，ＨBを設定することにより、同一の素子面積でありながら、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの電流駆動能力を平衡させることが可能になる。
【００３６】
側壁面へ形成するトランジスタは、両側壁面である必要はなく、片側壁面であってもよい。
【００３７】
なお、以上の説明ではゲート絶縁膜３２Ａ，３２Ｂをシリコン酸化膜としたが、図２の基板処理装置においてＡｒあるいはＫｒガスよりなる希ガスとＮＨ3ガス、あるいは前記希ガスとＮ2ガスとＨ2ガスの混合ガスプラズマを形成することにより、ゲート絶縁膜３２Ａ，３２Ｂとしてシリコン窒化膜を形成することも可能である。さらにこれにＯ2ガスを添加することにより、前記ゲート絶縁膜３２Ａ，３２Ｂをシリコン酸窒化膜により形成することも可能である。この場合には、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタの代わりに、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが得られる。
【００３８】
さらに、本実施例において前記基板３１はシリコンに限定されるものではなく、Ｓｉに他の元素、例えばＧｅを添加したＳｉＧｅ基板であってもよい。
［第２実施例］
図８は、本発明の第２実施例によるＣＭＯＳ装置４０の構成を示す。
【００３９】
図８を参照するに、ＣＭＯＳ装置４０は（１１１）面あるいは（１１０）面を主面とするＳｉ基板４１上に形成されており、前記Ｓｉ基板４１上において第１の方位に延在するゲート電極４２Ａを有するｎチャネルＭＯＳトランジスタ４０Ａと、前記Ｓｉ基板４１上において第２の異なった方位に延在するゲート電極４２Ｂを有するｐチャネルＭＯＳトランジスタ４０Ｂとよりなり、前記ゲート電極４０Ａの両側にはｎ型拡散領域４３Ａ，４４Ａが、また前記ゲート電極４０Ｂの両側にはｐ型拡散領域４３Ｂ，４４Ｂが形成されている。
【００４０】
その際、前記拡散領域４４Ａと拡散領域４３Ｂとを接続し、前記ゲート電極４２Ａと４２Ｂとを接続することにより、ＣＭＯＳ回路が形成される。
【００４１】
このようなＣＭＯＳ装置では、ｐチャネルＭＯＳトランジスタの電流駆動能力が、トランジスタのｎチャネルＭＯＳトランジスタに対する相対方位θによって変化する。（１１０）面方位のシリコンウェハでは、＜１１０＞方位にトランジスタのソース・ドレイン方向が向いたときに電流駆動能力が最大になり、またその１８０°回転方向では電流駆動能力が最小になる。その間の角度方向では、最大値と最小値の中間の値をとる。ｐチャネルトランジスタでは、最大値と最小値の比は約２．５である。またｎチャネルトランジスタでは、最大値と最小値の比は約１．４である。
【００４２】
よって前記相対方位θを最適化することにより、ｎチャネルＭＯＳトランジスタ４０ＡとｐチャネルＭＯＳトランジスタ４０Ｂとの電流駆動能力を平衡させることが可能である。
［第３実施例］
図９は、先のいずれかの実施例によるＣＭＯＳ回路を応用した３入力ＮＡＮＤ回路の構成を示す。
【００４３】
図９を参照するに、３入力ＮＡＮＤ回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたｎチャネルＭＯＳトランジスタＴｒ1〜Ｔｒ3を含み、出力ラインＶOUTと電源電圧ＶDDとの間には、ｐチャネルＭＯＳトランジスタＴｒ4〜Ｔｒ6が並列接続されている。ＭＯＳトランジスタＴｒ1とＴｒ4のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ2とＴｒ5のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ3とＴｒ6のゲートには入力論理信号Ｃが供給される。
【００４４】
図９の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＡＮＤ回路は１８の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ4〜Ｔｒ6の電流駆動能力が、図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＡＮＤ回路の相対面積は１２まで減少することになる。このように素子面積が減少する結果、かかるＮＡＮＤ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の８５５ＭＨｚから８７９ＭＨｚまで増大する
［第４実施例］
図１０は、先のいずれかの実施例によるＣＭＯＳ回路を応用した３入力ＮＯＲ回路の構成を示す。
【００４５】
図１０を参照するに、３入力ＮＯＲ回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたｎチャネルＭＯＳトランジスタＴｒ11〜Ｔｒ13を含み、出力ラインＶOUTと電源電圧ＶDDとの間には、ｐチャネルＭＯＳトランジスタＴｒ14〜Ｔｒ16が直列接続されている。ＭＯＳトランジスタＴｒ11とＴｒ14のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ12とＴｒ15のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ13とＴｒ16のゲートには入力論理信号Ｃが供給される。
【００４６】
図１０の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＯＲ回路は全体で３０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ4〜Ｔｒ6の電流駆動能力が、図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＯＲ回路の相対面積は１２まで減少することになる。このように素子面積が減少する結果、かかるＮＯＲ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の４４７ＭＨｚから８７９ＭＨｚまで増大する
［第５実施例］
図１１は、先のいずれかの実施例によるＣＭＯＳ回路を応用した５入力ＮＡＮＤ回路の構成を示す。
【００４７】
図１１を参照するに、５入力ＮＡＮＤ回路は出力端子に接続された出力ラインと接地ラインとの間に直列接続されたｎチャネルＭＯＳトランジスタＴｒ21〜Ｔｒ25を含み、出力ラインＶOUTと電源電圧ＶDDとの間には、ｐチャネルＭＯＳトランジスタＴｒ26〜Ｔｒ30が並列接続されている。ＭＯＳトランジスタＴｒ21とＴｒ26のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ22とＴｒ27のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ23とＴｒ28のゲートには入力論理信号Ｃが、ＭＯＳトランジスタＴｒ24とＴｒ29のゲートには入力論理信号Ｄが、ＭＯＳトランジスタＴｒ25とＴｒ30のゲートには入力論理信号Ｅが、供給される。
【００４８】
図１１の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＡＮＤ回路は４０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ26〜Ｔｒ30の電流駆動能力が図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＡＮＤ回路の相対面積は３０まで減少することになる。
［第６実施例］
図１２は、先のいずれかの実施例によるＣＭＯＳ回路を応用した５入力ＮＯＲ回路の構成を示す。
【００４９】
図１２を参照するに、５入力ＮＯＲ回路は出力端子に接続された出力ラインと接地ラインとの間に並列接続されたｎチャネルＭＯＳトランジスタＴｒ41〜Ｔｒ45を含み、出力ラインＶOUTと電源電圧ＶDDとの間には、ｐチャネルＭＯＳトランジスタＴｒ46〜Ｔｒ50が直列接続されている。ＭＯＳトランジスタＴｒ41とＴｒ46のゲートには入力論理信号Ａが、ＭＯＳトランジスタＴｒ42とＴｒ47のゲートには入力論理信号Ｂが、ＭＯＳトランジスタＴｒ43とＴｒ48のゲートには入力論理信号Ｃが、ＭＯＳトランジスタＴｒ44とＴｒ49のゲートには入力論理信号Ｄが、ＭＯＳトランジスタＴｒ45とＴｒ50のゲートには入力論理信号Ｅが、供給される。
【００５０】
図１１の各トランジスタに付記された数字は、各トランジスタの相対的な素子面積を示す。そこで、全てのトランジスタをシリコンの（１００）面上に形成した場合には、図示のＮＯＲ回路は全体で８０の相対面積を有することになるが、例えばｐチャネルＭＯＳトランジスタＴｒ46〜Ｔｒ50の電流駆動能力が図６あるいは図８に示す構成により３倍に増大した場合、必要な素子面積は１／３に減少し、その結果、ＮＯＲ回路の相対面積は３０まで減少することになる。このように素子面積が減少する結果、かかるＮＯＲ回路を３１段接続して形成したリング発振器では、各トランジスタのゲート長が０．２５μｍの場合に、発振周波数が従来の２０７ＭＨｚから４３１ＭＨｚまで増大する
［第７実施例］
図１３は、本発明の第７実施例によるＣＭＯＳスイッチの構成を示す。
【００５１】
図１３を参照するに、ＣＭＯＳスイッチは、入力端子ＶINと出力端子ＶOUTとの間に互いに並列に接続されたｐチャネルＭＯＳトランジスタＴｒ51とｎチャネルＭＯＳトランジスタＴｒ52とよりなり、それぞれのゲート電極に供給されるクロック信号ＣＬＫｐおよびＣＬＫｎに応じて入力端子ＶINに供給される信号をサンプリングする。
【００５２】
図１４（Ａ）は前記クロック信号ＣＬＫｐおよびＣＬＫｎの波形を、また図１４（Ｂ）は、前記ＣＭＯＳスイッチとしてシリコン基板の（１００）面上に形成された従来のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを使った場合の、出力端子ＶOUTに得られる出力信号の波形を示す。
【００５３】
図１４（Ａ），（Ｂ）を参照するに、クロック信号ＣＬＫｐおよびＣＬＫｎが遷移を生じた場合、ｎチャネルＭＯＳトランジスタＴｒ52およびｐチャネルＭＯＳトランジスタＴｒ51の導通が遮断されるが、その際、従来のｐチャネルＭＯＳトランジスタＴｒ51にはトランジスタＴｒ52よりも大きな素子面積に対応して大きな寄生容量Ｃｐが付随しており、その結果出力電圧が大きく低下してしまう。
【００５４】
これに対し、図１４（Ｃ）は、先に本発明の第１実施例あるいは第２実施例で説明したＣＭＯＳ装置を使った場合のＣＭＯＳスイッチの出力波形を示す。
【００５５】
図１４（Ｃ）を参照するに、本発明のＣＭＯＳ装置を使ったＣＭＯＳスイッチでは、ｐチャネルＭＯＳトランジスタＴｒ51の寄生容量ＣｐがｎチャネルＭＯＳトランジスタＴｒ52の寄生容量Ｃｎと同程度まで減少し、その結果、出力電圧のオフセットは激減することがわかる。
【００５６】
このように、本発明のＣＭＯＳ装置を使うことにより、非常に応答速度に優れたＣＭＯＳスイッチを実現することが可能になる。
［第８実施例］
図１５は、本発明の第８実施例によるｐチャネルＭＯＳトランジスタＴｒ61とｎチャネルＭＯＳトランジスタＴｒ62とを使ったＢ級プッシュプル増幅器の構成を示す。
【００５７】
図１５を参照するに、本実施例によるＢ級プッシュプル増幅器ではｐチャネルＭＯＳトランジスタＴｒ61とｎチャネルＭＯＳトランジスタＴｒ62とで動作特性および寄生素子特性が平衡し、広いダイナミックレンジ、広い周波数帯域および高調波歪のない増幅が可能になる。
【００５８】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００５９】
【発明の効果】
本発明によれば、シリコンの（１００）面以外の結晶面を使うことにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力を平衡させることが可能で、ＣＭＯＳ装置の微細化が促進され、また動作速度が向上する。
【図面の簡単な説明】
【図１】従来のＣＭＯＳ装置の構成を示す等価回路図である。
【図２】本発明で使われる基板処理装置の構成を示す図である。
【図３】図２の基板処理装置を使ったシリコン基板の酸化処理を示す図である。
【図４】図２の基板処理装置を使ってシリコンの様々な結晶面上に形成された酸化膜の膜質を熱酸化膜と比較して示す図である。
【図５】（Ａ）〜（Ｃ）は、様々な結晶面上に形成されたｐチャネルＭＯＳトランジスタのドレイン電流特性を示す図である。
【図６】本発明の第１実施例によるＣＭＯＳ装置の構成を示す図である。
【図７】図６のＣＭＯＳ装置の一部を示す図である。
【図８】本発明の第２実施例によるＣＭＯＳ装置の構成を示す図である。
【図９】本発明の第３実施例による３入力ＮＡＮＤ回路の構成を示す図である。
【図１０】本発明の第４実施例による３入力ＮＯＲ回路の構成を示す図である。
【図１１】本発明の第５実施例による５入力ＮＡＮＤ回路の構成を示す図である。
【図１２】本発明の第６実施例による５入力ＮＯＲ回路の構成を示す図である。
【図１３】本発明の第７実施例によるＣＭＯＳスイッチの構成を示す図である。
【図１４】（Ａ）〜（Ｃ）は、図１３のＣＭＯＳスイッチの動作を説明する図である。
【図１５】本発明の第８実施例によるプッシュプル増幅器の構成を示す図である。
【符号の説明】
１１ ｐチャネルＭＯＳトランジスタ
１２ ｎチャネルＭＯＳトランジスタ
２０ 基板処理装置
２１ 処理容器
２１Ａ 排気ポート
２２ マイクロ波窓
２３ 試料保持台
２４ 被処理基板
２５ シャワープレート
２６ ＲＬＳＡアンテナ
２７ 同軸導波管
３０，４０ ＣＭＯＳ装置
３１，４１ Ｓｉ基板
３１Ａ，３１Ｂ 突出部
３１Ｃ 素子分離構造
３１ａ，３１ｂ，４３Ａ，４４Ａ ｎ型拡散領域
３１ｃ，３１ｄ，４３Ｂ，４４Ｂ ｐ型拡散領域
３２Ａ，３２Ｂ ゲート絶縁膜
３３Ａ，３３Ｂ，４２Ａ，４２Ｂ ゲート電極

Claims (5)

  1. 第１の結晶面を主面として有し、ｐチャネルＭＩＳトランジスタ領域とｎチャネルＭＩＳトランジスタ領域とを画成された半導体基板と、
    前記ｐチャネルＭＩＳトランジスタ領域中に前記半導体基板の一部として形成され、前記第１の結晶面とは異なった第２の結晶面により画成された一対の側壁面と、前記第２の結晶面とは異なった第３の結晶面により画成された頂面とよりなる第１の半導体構造と；前記ｐチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第１の半導体構造の側壁面および頂面を一様な厚さで覆う第１のゲート絶縁膜と；前記ｐチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第１の半導体構造の側壁面および頂面を、前記第１のゲート絶縁膜を介して連続的に覆う第１のゲート電極と；前記ｐチャネルＭＩＳトランジスタ領域内において、前記半導体基板中および前記第１の半導体構造中、前記第１のゲート電極の一方の側および他方の側に形成され、いずれも前記半導体基板主面および前記第１の半導体構造の側壁面および頂面に沿って連続的に延在する第１および第２のｐ型拡散領域とよりなるｐチャネルＭＩＳトランジスタと、
    前記ｎチャネルＭＩＳトランジスタ領域中に前記半導体基板と一部として形成され、前記第１の結晶面とは異なった第４の結晶面により画成された一対の側壁面と、前記第４の結晶面とは異なった第５の結晶面により画成された頂面とよりなる第２の半導体構造と；前記ｎチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第２の半導体構造の側壁面および頂面を一様な厚さで覆う第２のゲート絶縁膜と；前記ｎチャネルＭＩＳトランジスタ領域上に形成され、前記主面および前記第２の半導体構造の側壁面および頂面を、前記第２のゲート絶縁膜を介して連続的に覆う第２のゲート電極と；前記ｎチャネルＭＩＳトランジスタ領域内において、前記半導体基板中および前記第２の半導体構造中、前記第２のゲート電極の一方の側および他方の側に形成され、いずれも前記半導体基板主面および前記第２の半導体構造の側壁面および頂面に沿って連続的に延在する第１および第２のｎ型拡散領域とよりなるｎチャネルＭＩＳトランジスタとよりなり、
    前記第１の半導体構造の頂面と側壁面の幅、および前記第２の半導体構造の頂面と側壁面の幅は、前記ｐチャネルＭＩＳトランジスタの電流駆動能力が、前記ｎチャネルＭＩＳトランジスタの電流駆動能力と平衡するように設定されていることを特徴とする相補型ＭＩＳ装置。
  2. 前記第１結晶面と前記第３の結晶面と前記第５の結晶面とは同一の結晶面よりなり、前記第２の結晶面と前記第４の結晶面とは同一の結晶面よりなることを特徴とする請求項１記載の相補型ＭＩＳ装置。
  3. 前記第１の半導体構造の頂面および側壁面の幅、および前記第２の半導体構造の頂面および側壁面の幅は、前記第１の半導体構造の頂面および側壁面の幅をそれぞれＷ1AおよびＷA、前記第２の半導体構造の頂面および側壁面の幅をＷ1BおよびＷB，前記主面上における前記第１のゲート電極のゲート幅をＷ2A、前記主面上における前記第２のゲート電極のゲート幅Ｗ2B、前記第１の結晶面上におけるホールの移動度をμp1，前記第２の結晶面上におけるホールの移動度をμp2，前記第１の結晶面上における電子の移動度をμn1，前記第２の結晶面上における電子の移動度をμn2として、式
    μp1（Ｗ1A＋Ｗ2A）＋μp2ＷA＝μn1（Ｗ1A＋Ｗ2A）＋μn2ＷB
    を満足するように設定されることを特徴とする請求項２記載の相補型ＭＩＳ装置。
  4. 前記第１の結晶面はシリコンの（１００）面よりなり、前記第２の結晶面はシリコンの（１１０）面よりなることを特徴とする請求項２または３記載の相補型ＭＩＳ装置。
  5. 前記第１および第２のゲート絶縁膜は酸化膜、窒化膜あるいは酸窒化膜よりなることを特徴とする請求項１〜４のうち、いずれか一項記載の相補型ＭＩＳ装置。
JP2001380534A 2001-12-13 2001-12-13 相補型ｍｉｓ装置 Expired - Fee Related JP4265882B2 (ja)

Priority Applications (17)

Application Number Priority Date Filing Date Title
JP2001380534A JP4265882B2 (ja) 2001-12-13 2001-12-13 相補型ｍｉｓ装置
DE60231743T DE60231743D1 (de) 2001-12-13 2002-12-10 Komplementär-mis-bauelement
EP07015129A EP1848039B1 (en) 2001-12-13 2002-12-10 Complementary mis device
CNB028075420A CN1242480C (zh) 2001-12-13 2002-12-10 互补型mis器件
AT02786074T ATE426921T1 (de) 2001-12-13 2002-12-10 Komplementar-mis-bauelement
AU2002354136A AU2002354136A1 (en) 2001-12-13 2002-12-10 Complementary mis device
AT07015129T ATE463048T1 (de) 2001-12-13 2002-12-10 Komplementäre mis-vorrichtung
IL15735502A IL157355A0 (en) 2001-12-13 2002-12-10 Complementary mis device
KR1020047009114A KR100557849B1 (ko) 2001-12-13 2002-12-10 상보형 ｍｉｓ 장치
EP02786074A EP1455393B1 (en) 2001-12-13 2002-12-10 Complementary mis device
PCT/JP2002/012925 WO2003054962A1 (fr) 2001-12-13 2002-12-10 Dispositif mis complementaire
DE60235850T DE60235850D1 (de) 2001-12-13 2002-12-10 Komplementäre MIS-Vorrichtung
US10/467,797 US7202534B2 (en) 2001-12-13 2002-12-10 Complementary MIS device
CA002438214A CA2438214A1 (en) 2001-12-13 2002-12-10 Complementary mis device
TW091136130A TW587337B (en) 2001-12-13 2002-12-13 Complementary MIS device
IL157355A IL157355A (en) 2001-12-13 2003-08-12 Complementary SIM device
US11/606,181 US7566936B2 (en) 2001-12-13 2006-11-30 Complementary MIS device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001380534A JP4265882B2 (ja) 2001-12-13 2001-12-13 相補型ｍｉｓ装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2009000368A Division JP2009141376A (ja) 2009-01-05 2009-01-05 相補型ｍｉｓ装置

Publications (3)

Publication Number Publication Date
JP2003188273A JP2003188273A (ja) 2003-07-04
JP2003188273A5 JP2003188273A5 (ja) 2004-07-08
JP4265882B2 true JP4265882B2 (ja) 2009-05-20

Family

ID=19187189

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001380534A Expired - Fee Related JP4265882B2 (ja) 2001-12-13 2001-12-13 相補型ｍｉｓ装置

Country Status (12)

Country Link
US (2) US7202534B2 (ja)
EP (2) EP1455393B1 (ja)
JP (1) JP4265882B2 (ja)
KR (1) KR100557849B1 (ja)
CN (1) CN1242480C (ja)
AT (2) ATE426921T1 (ja)
AU (1) AU2002354136A1 (ja)
CA (1) CA2438214A1 (ja)
DE (2) DE60235850D1 (ja)
IL (2) IL157355A0 (ja)
TW (1) TW587337B (ja)
WO (1) WO2003054962A1 (ja)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7449719B2 (en) 2003-06-04 2008-11-11 Tadahiro Ohmi Semiconductor device and method of manufacturing the same
JP4723797B2 (ja) * 2003-06-13 2011-07-13 財団法人国際科学振興財団 Ｃｍｏｓトランジスタ
JP2005006227A (ja) * 2003-06-13 2005-01-06 Toyota Industries Corp 低雑音増幅器
US7095065B2 (en) * 2003-08-05 2006-08-22 Advanced Micro Devices, Inc. Varying carrier mobility in semiconductor devices to achieve overall design goals
WO2005020325A1 (ja) * 2003-08-26 2005-03-03 Nec Corporation 半導体装置及びその製造方法
JPWO2005022637A1 (ja) * 2003-08-28 2007-11-01 日本電気株式会社 フィン型電界効果トランジスタを有する半導体装置
JP4852694B2 (ja) 2004-03-02 2012-01-11 独立行政法人産業技術総合研究所 半導体集積回路およびその製造方法
DE102004020593A1 (de) * 2004-04-27 2005-11-24 Infineon Technologies Ag Fin-Feldeffekttransistor-Anordnung und Verfahren zum Herstellen einer Fin-Feldeffektransistor-Anordnung
JP2005354023A (ja) 2004-05-14 2005-12-22 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
JP4442454B2 (ja) * 2005-02-16 2010-03-31 株式会社日立製作所 不揮発性半導体メモリの製造方法
JP2006253181A (ja) 2005-03-08 2006-09-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7521993B1 (en) * 2005-05-13 2009-04-21 Sun Microsystems, Inc. Substrate stress signal amplifier
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP2007149942A (ja) * 2005-11-28 2007-06-14 Nec Electronics Corp 半導体装置およびその製造方法
WO2007063963A1 (ja) * 2005-12-02 2007-06-07 Tohoku University 半導体装置
US7573104B2 (en) * 2006-03-06 2009-08-11 International Business Machines Corporation CMOS device on hybrid orientation substrate comprising equal mobility for perpendicular devices of each type
JP4461154B2 (ja) 2007-05-15 2010-05-12 株式会社東芝 半導体装置
US20080283910A1 (en) * 2007-05-15 2008-11-20 Qimonda Ag Integrated circuit and method of forming an integrated circuit
US20090057846A1 (en) * 2007-08-30 2009-03-05 Doyle Brian S Method to fabricate adjacent silicon fins of differing heights
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
US7906802B2 (en) * 2009-01-28 2011-03-15 Infineon Technologies Ag Semiconductor element and a method for producing the same
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
WO2013146108A1 (ja) 2012-03-27 2013-10-03 千住金属工業株式会社 摺動部材
CN103378152B (zh) * 2012-04-24 2016-02-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9728464B2 (en) 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
CN103579234A (zh) * 2012-08-03 2014-02-12 中国科学院微电子研究所 一种半导体结构及其制造方法
EP2913125B1 (en) 2012-10-25 2018-10-03 Senju Metal Industry Co., Ltd Sliding member and production method for same
JP5553276B2 (ja) * 2013-02-26 2014-07-16 国立大学法人東北大学 相補型ｍｉｓ装置の製造方法
CN105529241A (zh) * 2014-09-29 2016-04-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102255174B1 (ko) * 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
US9865603B2 (en) * 2015-03-19 2018-01-09 Globalfoundries Inc. Transistor structure having N-type and P-type elongated regions intersecting under common gate

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461361A (en) * 1966-02-24 1969-08-12 Rca Corp Complementary mos transistor integrated circuits with inversion layer formed by ionic discharge bombardment
US3476991A (en) 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
US3603848A (en) * 1969-02-27 1971-09-07 Tokyo Shibaura Electric Co Complementary field-effect-type semiconductor device
JPS57166071A (en) * 1981-04-06 1982-10-13 Matsushita Electric Ind Co Ltd Semiconductor device
JPS59132646A (ja) 1983-01-19 1984-07-30 Fuji Electric Corp Res & Dev Ltd Ｃｍｏｓインバ−タ
JPS6169165A (ja) * 1984-09-12 1986-04-09 Toshiba Corp 相補型半導体装置及びその製造方法
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
JPS6292361A (ja) * 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
EP0261666B1 (en) 1986-09-24 1992-08-05 Nec Corporation Complementary type insulated gate field effect transistor
JPS63131565A (ja) * 1986-11-21 1988-06-03 Hitachi Ltd 半導体装置
JP3038939B2 (ja) 1991-02-08 2000-05-08 日産自動車株式会社 半導体装置
JPH04256369A (ja) * 1991-02-08 1992-09-11 Nissan Motor Co Ltd 半導体装置
JP3017860B2 (ja) 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH05110083A (ja) 1991-10-15 1993-04-30 Oki Electric Ind Co Ltd 電界効果トランジスタ
US5391506A (en) 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
JP3179350B2 (ja) * 1996-09-09 2001-06-25 日本電気株式会社 レベルシフト回路
US6436748B1 (en) * 1999-08-31 2002-08-20 Micron Technology, Inc. Method for fabricating CMOS transistors having matching characteristics and apparatus formed thereby
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置

Also Published As

Publication number Publication date
CA2438214A1 (en) 2003-07-03
EP1848039A2 (en) 2007-10-24
US20070096175A1 (en) 2007-05-03
TW200307371A (en) 2003-12-01
US20040245579A1 (en) 2004-12-09
WO2003054962A1 (fr) 2003-07-03
EP1848039B1 (en) 2010-03-31
JP2003188273A (ja) 2003-07-04
AU2002354136A1 (en) 2003-07-09
ATE426921T1 (de) 2009-04-15
US7566936B2 (en) 2009-07-28
DE60231743D1 (de) 2009-05-07
DE60235850D1 (de) 2010-05-12
IL157355A0 (en) 2004-02-19
EP1848039A3 (en) 2007-11-07
ATE463048T1 (de) 2010-04-15
EP1455393B1 (en) 2009-03-25
CN1500291A (zh) 2004-05-26
TW587337B (en) 2004-05-11
IL157355A (en) 2009-07-20
EP1455393A1 (en) 2004-09-08
CN1242480C (zh) 2006-02-15
EP1455393A4 (en) 2006-01-25
KR100557849B1 (ko) 2006-03-10
KR20040065262A (ko) 2004-07-21
US7202534B2 (en) 2007-04-10

Similar Documents

Publication Publication Date Title
JP4265882B2 (ja) 相補型ｍｉｓ装置
KR100614822B1 (ko) 〈110〉 면방위의 실리콘 표면상에 형성된 반도체 장치 및그 제조 방법
US7564073B2 (en) CMOS and HCMOS semiconductor integrated circuit
US5866445A (en) High density CMOS circuit with split gate oxide
US8314449B2 (en) MIS transistor and CMOS transistor
TWI294212B (en) Switched capacitor circuit and semi-conductor integrated circuit thereof
KR20030077436A (ko) 반도체 장치의 제조 방법 및 반도체 제조 장치
JP5553276B2 (ja) 相補型ｍｉｓ装置の製造方法
JP2009141376A (ja) 相補型ｍｉｓ装置
US20070142017A1 (en) Mixer circuit
KR100692946B1 (ko) 저잡음 증폭기
KR100692945B1 (ko) 리미터 회로 및 그 반도체 집적 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080715

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080910

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20081028

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090105

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090210

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090212

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150227

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees