KR100692945B1 - 리미터 회로 및 그 반도체 집적 회로 - Google Patents

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Abstract

높이 HB 및 폭 WB을 갖는 직육면체 돌출부 (21) 는 실리콘 기판상에 형성되고, 게이트 산화막은 돌출부 (21) 의 상면 및 측면의 일부 상에 형성된다. 소스 및 드레인은 게이트 전극 (26) 의 양 대향측 상에 형성됨으로써, MOS 트랜지스터를 형성한다. MOS 트랜지스터 (61 및 62) 를 포함하는 차동 증폭 회로는 리미터 회로를 구성하는데 이용된다. 이러한 방식으로, 리미터 회로는 더 큰 이득을 나타낼 수 있다.
리미터 회로, 차동 증폭 회로

Description

리미터 회로 및 그 반도체 집적 회로{LIMITER CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT THEREOF}
기술분야
본 발명은 반도체 집적 회로 기판상에 형성된 리미터 (limiter) 회로 및 반도체 집적 회로에 관한 것이다.
배경기술
종래, MOS 트랜지스터의 제조 프로세스에서, 열 산화막은 800℃의 고온에서 실리콘 면상에 형성되고, MOS 트랜지스터는 게이트 절연막으로서 열 산화막을 이용하여 제조된다.
반도체의 제조 수율을 향상시키기 위해 저온 환경에서 산화막을 형성하는 것이 요청된다. 이 요청을 실현하기 위해, 예를 들어, 특허 문헌 (1) 은 저온 플라즈마 분위기에서 절연막을 형성하는 기술을 개시한다.
FM 수신기 (receiver) 는 FM-변조 신호의 일정한 진폭을 획득하기 위해 리미터 회로를 이용한다.
특허 문헌 (2) 은 실리콘 기판상에 3차원 구조의 게이트를 형성하는 것을 설명한다.
특허 문헌 1: 일본특허공개공보 제 2002-261091호
특허 문헌 2: 일본특허공개공보 제 2002-110963호 (도 1)
리미터 회로에서 증폭 회로에 의해 발생하는 DC 오프셋의 감소에 대한 요구가 있어 왔다.
리미터 회로가 직렬로 접속된 복수의 증폭 회로로 구성된 경우, 이전 단계에서 증폭된 DC 오프셋은 후속하는 단계에서 증폭 회로를 포화시키는 문제가 있어 왔다. 따라서, 종래의 기술에서, 커패시터 (capacitor) 는 증폭 회로 사이로 삽입되어, DC 성분을 차단한다. 또한, 리미터의 이득은 제한된다.
발명의 개시
본 발명은 리미터 회로의 큰 이득을 획득하고, 리미터 회로에서 신호의 왜곡을 감소시키는 것을 목적로 한다.
반도체 집적 회로의 기판상에 형성되는 본 발명에 따른 리미터 회로는, 제 1 결정면을 주면으로서 가지고 제 2 결정면을 측면으로서 가지는 실리콘 기판에 의해 돌출부가 형성되고, 실리콘 면상의 종단 수소가 불활성 가스의 플라즈마 분위기에서 제거되고, 그 후, 게이트 절연막이 플라즈마 분위기에서 약 550 ℃ 이하의 온도로 돌출부의 상면 및 측면의 적어도 일부에 형성되고, 게이트가 게이트 절연막상에 형성되며, 드레인 (drain) 및 소스가 돌출부의 게이트 절연막을 둘러싸는 양측에 형성되는 MIS 전계 효과 트랜지스터 (field-effect transistor) 를 포함한다.
불활성 가스는, 예를 들어 아르곤, 크립톤, 크세논 등에 의해 형성된다.
본 발명에 따르면, 평탄도가 향상될 수 있고, MIS 전계 효과 트랜지스터의 특성 (예를 들어, 임계 전압 등) 의 편차가 감소될 수 있다. 그 결과, 리미터 회로에서 발생되는 DC 오프셋 및 1/f 노이즈는 감소될 수 있기 때문에, 리미터 회 로의 이득은 크게 설계될 수 있다. DC 성분을 차단하기 위해 리미터 회로에 커패시터를 제공할 필요는 없다.
또한, 3차원 구조의 게이트를 형성하고 저온 플라즈마 분위기에서 게이트 절연막을 형성함으로써 채널 길이 변조 효과의 영향은 억제될 수 있고 리미터 회로에서의 신호의 왜곡은 감소될 수 있다.
또한, 3차원 구조의 상이한 결정면상에 게이트 절연막을 형성함으로써, MIS 전계 효과 트랜지스터의 전류 구동 능력은 개선되고, 실리콘 기판의 주면상에 MIS 전계 효과 트랜지스터의 디바이스 면적은 더 작아질 수 있다.
상술한 발명에서, 채널이 돌출부의 상면의 제 1 결정면 및 측면의 제 2 결정면상에 형성될 수 있고, MIS 전계 효과 트랜지스터의 채널 폭은 적어도 상면의 채널 폭과 측면의 채널 폭의 총합이다.
상술한 구성으로, 채널이 2 개의 결정면상에 형성됨으로써, MIS 전계 효과 트랜지스터의 특성 및 전류 구동 능력을 개선시킨다.
본 발명의 돌출부에서, 상면은 실리콘의 면 (100) 에 의해 형성되고, 측면은 실리콘의 면 (110) 에 의해 형성되며, 소스 및 드레인은 게이트를 둘러싸는 돌출부의 우측 및 좌측 영역에, 그리고 실리콘 기판의 돌출부에 형성된다.
상술한 구성으로, 채널이 실리콘 기판의 면 ((100) 및 (110)) 상에 형성됨으써, MIS 전계 효과 트랜지스터의 전류 구동 능력을 개선시킬 수 있다.
상술한 발명에서, 리미터 회로는 p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터를 포함하고, p-채널 MIS 전계 효과 트랜지스터의 돌 출부의 상면 및 측면의 게이트 폭은, p-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력이 n-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 설정된다.
상술한 구성으로, p-채널 MIS 전계 효과 트랜지스터의 기생 용량은 n-채널 MIS 전계 효과 트랜지스터의 기생 용량과 실질적으로 동일할 수 있다. 따라서, 증폭 회로의 특성은 개선될 수 있고, 노이즈는 스위칭 동안 감소될 수 있다.
상술한 발명에서, 리미터 회로는, 차동 증폭 회로를 형성하고 게이트에서 FM-변조 신호를 수신하는 제 1 및 제 2의 MIS 전계 효과 트랜지스터, 및 제 1 및 제 2의 MIS 전계 효과 트랜지스터의 소스 또는 드레인에 공통으로 접속된 정전류 회로를 형성하는 제 3의 MIS 전계 효과 트랜지스터를 포함한다.
상술한 구성으로, 제 1 및 제 2의 MIS 전계 효과 트랜지스터에 의해 형성되는 차동 증폭 회로 및 제 3의 MIS 전계 효과 트랜지스터에 의해 형성되는 정전류 회로의 DC 오프셋 및 1/f 노이즈는 감소될 수 있고, 회로의 채널 길이 변조 효과의 영향도 감소될 수 있다.
본 발명의 반도체 집적 회로는, 동일한 실리콘 기판상에, 제 1 결정면을 주면으로서 갖고 제 2 결정면을 측면으로서 갖는 실리콘 기판에 의해 돌출부가 형성되고, 실리콘 면상의 종단 수소가 불활성 가스의 플라즈마 분위기에서 제거되고, 그 후, 게이트 절연막이 플라즈마 분위기에서 약 550 ℃ 이하의 온도로 돌출부의 상면 및 측면의 적어도 일부에 형성되고, 게이트가 게이트 절연막상에 형성되며, 드레인 및 소스가 돌출부의 게이트 절연막을 둘러싸는 양측에 형성되는 p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터를 포함하는 회로; 및 p-채널 MIS 전계 효과 트랜지스터 또는 n-채널 MIS 전계 효과 트랜지스터를 포함하는 차동 증폭 회로를 갖는 리미터 회로를 포함한다.
본 발명에 따르면, 리미터 회로에서 발생되는 DC 오프셋 및 1/f 노이즈가 감소될 수 있기 때문에, 리미터 회로의 이득은 크게 설계될 수 있다. DC 성분을 차단하기 위해 리미터 회로에 커패시터를 제공할 필요는 없다.
또한, 채널 길이 변조 효과의 영향은 억제될 수 있고 다른 회로 및 리미터 회로에서의 신호의 왜곡은 3차원 구조의 게이트와 저온 플라즈마 분위기에서 게이트 절연막을 형성함으로써 감소될 수 있다.
다른 회로의 p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터의 특성이 준비될 수 있기 때문에, 다른 회로의 DC 오프셋 및 1/f 노이즈는 감소될 수 있다.
또한, 3차원 구조의 상이한 결정면상에 게이트 절연막을 형섬함으로써, MIS 전계 효과 트랜지스터의 전류 구동 능력은 개선될 수 있고, 실리콘 기판의 주면상에 MIS 전계 효과 트랜지스터의 디바이스 면적은 더 작아질 수 있다.
상술한 발명에서, p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터의 상면 및 측면의 게이트 폭은, p-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력이 n-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력과 실질적으로 동일하도록 설정된다.
상술한 발명에서, 리미터 회로는 p-채널 MIS 전계 효과 트랜지스터 및 n-채 널 MIS 전계 효과 트랜지스터를 포함하는 CMOS 회로에 의해 구성된다.
상술한 구성으로, p-채널 MOS 트랜지스터의 기생 용량은 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있다. 따라서, 예를 들어, 스위칭 동안의 노이즈는 양 및 음의 영역 사이에 대칭적으로 설정함으로써 감소시킬 수 있다.
도면의 간단한 설명
도 1은 레이디얼 라인 (radial line) 의 슬롯 안테나를 이용하는 플라즈마 디바이스의 단면도이다.
도 2는 계면 준위 밀도의 비교를 나타낸 것이다.
도 3은 본 발명의 일 실시형태에 따른 반도체 제조 프로세스에서 제조된 실리콘 기판의 구조를 나타낸 것이다.
도 4는 본 발명의 일 실시형태에 따른 반도체 제조 프로세스에서 제조된 MOS 트랜지스터의 구조를 나타낸 것이다.
도 5는 리미터 회로를 나타낸 것이다.
발명을 실시하기 위한 최상의 형태
이하, 본 발명의 실시형태를 첨부 도면을 참조하여 설명한다. 먼저, 플라즈마 상태에서 불활성 가스를 이용하여 저온에서 실리콘 기판상에 게이트 절연막 (예를 들어, 산화막) 을 형성하고, MIS (metal insulator semiconductor) 전계 효과 트랜지스터를 제조하는 반도체 제조 프로세스를 설명한다. 게이트 절연막을 형성하기 위한 방법은 일본특허공개공보 제 2002-261091호에 개시되어 있다.
도 1은 반도체 제조 프로세스에 이용되는, 레이디얼 라인의 슬롯 안테나를 이용하는 플라즈마 디바이스의 단면도이다.
진공은 진공 컨테이터 (11; 처리 챔버) 에서 제조되고, 샤워 플레이트 (12; shower plate) 로부터 아르곤 가스 (Ar) 가 유입되고, 아르곤 가스는 아웃렛 (11A) 으로부터 배출되며, 그 가스는 크립톤 가스로 스위칭된다. 처리 챔버 (11) 에서의 압력은 133 ㎩ (1 Torr) 로 설정된다.
그 후, 실리콘 기판 (14) 은 가열 메커니즘을 가지는 샘플 테이블 (13) 상에 배열되고, 샘플의 온도는 약 400℃로 설정된다. 실리콘 기판 (14) 의 온도는 200℃ 내지 550℃이면, 다음의 결과는 거의 동일하다.
실리콘 기판 (14) 은 직전에 수행된 전처리 프로세스에서 희귀 (noble) 플루오르산으로 세척되고, 그 결과, 면상의 실리콘의 미결합수 (unused coupling) 는 수소로 종단된다.
다음으로, 2.45 ㎓의 주파수의 마이크로파는 동축 도파관 (15) 으로부터 레이디얼 라인의 슬롯 안테나 (16) 로 공급되고, 마이크로파는 벽 부분에 제공되는 유전체 플레이트 (17) 를 통해 레이디얼 라인의 슬롯 안테나 (16) 로부터 처리 챔버 (11) 로 유입된다. 유입된 마이크로파는 샤워 플레이트 (12) 로부터 처리 챔버 (11) 로 유입된 Kr 가스를 펌핑한다. 그 결과, 샤워 플레이트 (12) 바로 하부에 고밀도 Kr 플라즈마가 형성된다. 공급된 마이크로파의 주파수가 900 ㎒ 와 10 ㎓ 사이이면, 다음의 결과는 거의 동일하다.
도 1에 도시된 구성으로, 샤워 플레이트 (12) 와 실리콘 기판 (14) 사이의 간격은 약 6 ㎝ 로 설정된다. 막은 더 작은 간격으로 고속으로 형성될 수 있다.
플라즈마 디바이스를 레이디얼 라인의 슬롯 안테나를 이용하는 디바이스로 제한하지 않는 또 다른 방법을 이용하여, 플라즈마는 처리 챔버로 마이크로파를 유입함으로써 펌핑될 수 있다.
실리콘 기판 (14) 를 Kr 가스에 의해 펌핑되는 플라즈마에 노출함으로써, 실리콘 기판 (14) 의 면은 저 에너지의 Kr 이온의 조사 (irradiation) 을 받고, 면 종단 수소는 제거된다.
그 후, 97/3의 분압 비를 가지는 Kr/O2 혼합 가스는 샤워 플레이트 (12) 로부터 유입된다. 이때, 처리 챔버에서의 압력은 약 133 ㎩ (1 Torr) 로 유지되게 한다. Kr 가스와 O2 가스의 혼합가스로서 고밀도 펌핑된 플라즈마에서, 중간 펌핑 상태의 Kr* 과 O2 분자는 서로 충돌하고, 많은 양의 산소 원자 O*가 효율적으로 발생할 수 있다.
본 실시형태에서, 실리콘 기판 (14) 의 면은 산소 원자 O*에 의해 산화된다. 종래의 열 산화 방법에서, O2 분자 및 H2O 분자에 의해 산화가 수행되고, 800 ℃ 이상의 매우 높은 처리 온도가 필요하다. 본 실시형태에서 수행되는 산소 원자를 이용하는 산화 프로세스에서는, 약 400℃의 매우 낮은 온도에서 산화 프로세스가 수행될 수 있다. Kr* 과 O2 사이의 충돌 가능성을 확대시키기 위해, 처리 챔버 에 더 높은 압력이 유지되는 것이 요구된다. 그러나, 압력이 너무 높으면, 발생한 O*는 서로 충돌하고 O2 분자로 돌아간다. 따라서, 최적의 가스 압력이 유지되어야 한다.
실리콘 산화막 (실리콘 화합물 층) 의 원하는 두께의 막이 형성된 경우, 마이크로파 파워의 유입이 멈춰져서 플라즈마 펌핑을 종결시키고, Kr/O2 혼합 가스는 Ar 가스로 치환됨으로써, 산화 프로세스를 종결한다. 퍼지 (purge) 가스로서 Kr 보다 덜 비싼 가스를 이용하기 위해, Ar 가스가 본 프로세스 이전 및 이후에 이용된다. 이 프로세스에서 이용된 Kr 가스는 재활용을 위해 회수된다.
상술한 산화막을 형성한 이후에, 전극 형성 프로세스, 보호막 형성 프로세스, 수소 신터링 (sintering) 프로세스 등이 수행되어, 트랜지스터와 커패시터를 포함하는 반도체 집적 회로를 발생시킨다.
상술한 절차에서 형성된 실리콘 산화막에서의 수소 함유량을 측정한 결과로서, 수소 함유량은 3㎚ 의 막 두께의 실리콘 산화막 상에서 면 밀도 환산으로 1012/㎠ 보다 더 낮다. 특히, 작은 리크 (leak) 전류을 가지는 산화막 상에서, 실리콘 산화막에서의 수소 함유량은 면 밀도 환산으로 1011/㎠ 이하이다. 한편, 산화막을 형성하기 이전에 Kr 플라즈마에 노출되지 않은 산화막은 면 밀도 환산으로 1012/㎠ 이상의 수소를 함유한다.
상술한 바와 같이, Kr 플라즈마의 조사에 의해 종단 수소를 제거한 후에 유 입된 Kr/O2 가스로 산화 프로세스가 수행되는 경우, 종래의 마이크로파 플라즈마 산화에 의해 형성된 실리콘 산화막과 동일한 전압에서의 리크 전류은, 리크 전류의 2 또는 3 단위 (digit) 감소해서, 매우 우수한 낮은 리크 특성을 획득한다. 리크 전류 특성의 개선은 약 1.7 ㎚까지의 막 두께를 가지는 실리콘 산화막을 이용하는 집적 회로의 제조에서 확인되었다.
실리콘/실리콘 산화막 계면 준위 밀도의 면 방향 의존도가 상술한 반도체 제조 프로세스에서 획득되는 실리콘 산화막에 대해 측정되는 경우, 약 1×1010 eV-1㎝-2의 매우 낮은 계면 준위 밀도가 실리콘 면의 임의의 면 방향에 대해 획득된다.
도 2는 상술한 반도체 제조 프로세스에 의해 실리콘 기판의 각 면 ((100), (110), 및 (111)) 상에 형성된 Kr/O2 막과, 종래의 열 산화막의 계면 준위 밀도를 측정한 결과를 도시한 것이다.
도 2에 도시된 바와 같이, Kr/O2 막이 발생하는 경우, 임의의 면 ((100), (110), 및 (111)) 상의 반도체의 계면 준위 밀도는 1×1010 eV-1㎝-2 이하이다. 한편, 종래 800℃ 보다 더 높은 분위기에서 형성된 열 산화막의 계면 준위 밀도는 면 (100) 상에서 1.1배 이상 더 크고, 상술한 반도체 제조 프로세스에서, 낮은 계면 준위 밀도의 높은 품질의 절연막이 형성될 수 있다.
계면 준위 밀도를 낮춤으로써, 캐리어를 재결합시킬 가능성은 감소될 수 있어서, 이에 의해 1/f 노이즈를 낮출 수 있다.
내압 특성, 핫 캐리어 내성 (hot carrier resistance), 스트레스 전류가 흐르는 경우의 실리콘 산화막의 파괴에 이르기까지의 전하량 QBD (charge-to-breakdown) 등 및 신뢰도 특성과 같은 전기적 특성에 대하여, 반도체 제조 프로세스에서 형성된 산화막은 종래의 열 산화막과 동등하거나 더 좋은 특성을 나타낸다.
상술한 바와 같이, 면 종단 수소를 제거한 후에, Kr/O2 고밀도 플라즈마를 이용한 실리콘 산화 프로세스를 수행함으로써, 400℃의 저온에서 모든 면 방향의 실리콘 상에서 우수한 실리콘 산화 프로세스가 달성될 수 있다. 상술한 효과는 종단 수소를 제거함으로써 산화막에서의 수소 함유량을 감소시키고, 산화막에서의 불활성 가스 (예를 들어, Kr) 를 함유함으로써 획득될 수 있다. 산화막에서의 소량의 수소에 의해, 실리콘 산화막에서의 원소의 약한 결합이 없고, Kr을 함유함으로써, 막에서의 또는 Si/SiO2 계면상에서의 스트레스는 완화된다. 그 결과, 실리콘 산화막의 전기적 특성은 크게 개선될 수 있다.
상술한 반도체 제조 프로세스에서, 면 밀도 환산으로 1012/㎠ 이하, 또는 원하는 조건으로서는 1011/㎠ 이하의 수소 밀도, 및 5×1011/㎠ 이하의 Kr은 실리콘 산화막의 전기적 특성 및 신뢰도 특성의 개선에 기여한다고 가정한다.
상술한 반도체 프로세스에서, 실리콘 질화막과 실리콘 산질화막은 불활성 가스와 NH3 가스의 혼합가스 및 불활성 가스, O2, 및 NH3의 혼합가스을 이용하여 형성될 수 있다.
질화막을 형성함으로써 획득된 효과는, 면 종단 수소를 제거한 후에도 플라즈마에서의 수소의 존재에 주로 기초한다. 플라즈마에서의 수소에 의해, 실리콘 질화막 내 및 계면상에서의 댕글링 본드 (dangling bond) 는, Si-H와 N-H의 결합을 형성하고, 종단되며, 그 결과, 실리콘 질화막 내 및 계면상에서의 전자 트랩은 없어진다.
산질화막을 형성함으로써 획득되는 효과는, 종단 수소를 제거함으로써 산질화막에서의 수소 함유량의 감소에 의해 발생할 뿐만 아니라, 산질화막에 함유된 질소의 일정 퍼센트에 의해 발생한다. 산질화막에서의 Kr 함유량은 산화막에서의 함유량의 1/10 이하이고, 질소의 함유량은 Kr의 함유량보다 더 크다. 즉, 수소 함유량은 산질화막에서 작기 때문에, 실리콘 질화막에서의 약한 결합의 비율은 감소하고, 함유된 질소는 막 또는 Si/SiO2에서, 또는 계면 상에서 스트레스를 완화한다. 그 결과, 막에서의 전하 및 계면 준위 밀도는 감소하고, 산질화막의 전기적 특성은 크게 개선되었다.
산화막 또는 산질화막을 형성함으로써 획득되는 원하는 결과는, 종단 수소를 제거함으로써 발생할 뿐만 아니라, 질화막 또는 산질화막에서 Ar 또는 Kr를 함유함으로써 발생한다. 즉, 상술한 반도체 제조 프로세스에서 획득되는 질화막에서, 질화막에서의 Ar 또는 Kr은 질화막 내 또는 실리콘/질화막 계면 상에서의 스트레스를 완화된다. 그 결과, 실리콘 질화막에서의 고정 전하 및 계면 준위 밀도는 감소하고, 전기적 특성, 특히 1/f 노이즈가 감소함으로써, 신뢰도를 크게 개선시킨 다.
상술한 반도체 제조 프로세스에서 이용된 불활성 가스는 Ar 가스 또는 Kr 가스에 제한되지 않고, 크세논 (Xe) 가스도 이용될 수 있다.
또한, 실리콘 산화막 및 실리콘 산질화막을 형성한 후에, 진공 컨테이너 (11) 에서의 압력은 133 ㎩ (1 Torr) 로 유지되고, 98/2의 분압 비의 Kr/NH3의 혼합 가스가 샤워 플레이트 (12) 로부터 유입되며, 약 0.7 ㎚ 실리콘 질화막이 실리콘 산화막 및 실리콘 산질화막의 면 상에 형성될 수 있다.
따라서, 면상에 실리콘 질화막이 형성된 실리콘 산화막, 또는 실리콘 산질화막이 획득될 수 있다. 따라서, 높은 유전상수를 갖는 절연막이 형성될 수 있다.
상술한 반도체 제조 프로세스를 실현하기 위해, 도 1에서 도시한 디바이스 이외에, 플라즈마를 이용하여 저온 산화막을 형성할 수 있는 또 다른 플라즈마 프로세스 디바이스가 이용될 수 있다. 예를 들어, 플라즈마를 펌핑하기 위한 Ar 또는 Kr 가스를 방출하는 제 1 가스 방출 구조, 및 제 1 가스 방출 구조와 상이하고, O2, NH3, 또는 N2/H2 가스를 방출하는 제 2 가스 방출 구조를 가지는 2-스테이지 샤워 플레이트 타입 플라즈마 프로세스 디바이스를 이용하는 것이 가능하다.
이하, 본 발명의 실시형태에 따른 반도체 제조 프로세스를 설명한다. 반도체 프로세스는 면 (100) 및 면 (110) 상에 MIS 전계 효과 트랜지스터의 게이트 절연막을 형성한다.
p-채널 트랜지스터가 면 (111) 상에 형성되는 경우, 면 (110) 의 전류 구동 능력의 1.3 배가 획득된다. p-채널 트랜지스터가 면 (110) 상에 형성되는 경우, 면 (100) 의 전류 구동 능력의 1.8 배가 획득된다.
도 3은, 본 발명의 실시형태에 따른 반도체 제조 프로세스에서 실리콘 기판 (22) 상에 면 ((100) 및 (110)) 을 가지는 돌출부 (23 및 24) 를 형성하는 상태를 도시한 것이다. 도 4는, 본 발명의 실시형태에 따른 반도체 제조 프로세스에서 제조된 n-채널 MOS 트랜지스터 (20) 및 p-채널 MOS 트랜지스터 (21) 의 구조를 도시한 것이다. 도 4는 게이트 산화막의 하부에 형성된 채널을 도시한 것이고, 빗금에 의해 나타난다.
도 3에 도시된 바와 같이, 주면으로서 면 (100) 을 가지는 실리콘 기판 (22) 은 디바이스 분리 영역 (22c) 에 의해 p-타입 영역 (A) 및 n-타입 영역 (B) 으로 분리된다. 영역 (A) 에서, HA의 높이 및 W1A의 폭을 가지는 직육면체 돌출부 (23) 는 면 (100) 의 기준상에 형성된다. 유사하게, 영역 (B) 에서, HB의 높이 및 W1B의 폭을 가지는 돌출부 (24) 가 형성된다.
도 4에 도시된 바와 같이, 실리콘 산화막은 반도체 제조 프로세스에서 실리콘 기판 (22) 의 면, 돌출부 (23 및 24) 의 상면 및 측면상에 형성된다.
실리콘 산화막 상에서, 폴리실리콘 게이트 전극 (25 및 26) 이 형성되고, 폴리실리콘 게이트 전극 (25 및 26) 이 형성되는 경우, 실리콘 산화막은 패터닝되며, 게이트 절연막 (27 및 28) 은 폴리실리콘 게이트 전극 (25 및 26) 하부에 형성된 다.
또한, n-타입 불순물 이온을 p-타입 영역 (A) 의 게이트 전극 (25) 의 양 측면의 영역으로 주입함으로써, 돌출부 (23) 를 포함하는 n-타입 확산 영역 (29 및 30) 을 형성한다. n-타입 확산 영역 (29 및 30) 은 n-채널 MOS 트랜지스터 (20) 의 소스 및 드레인을 구성한다. 또한, n-타입 영역 (B) 에서, p-타입 불순물 이온을 게이트 전극 (26) 의 양 측면의 영역으로 주입함으로써, 돌출부 (24) 를 포함하는 p-타입 확산 영역 (31 및 32) 을 형성한다. p-타입 확산 영역 (31 및 32) 은 p-채널 MOS 트랜지스터 (21) 의 소스 및 드레인을 구성한다.
p-채널 MOS 트랜지스터 (21) 및 n-채널 MOS 트랜지스터 (20) 의 게이트 전극 (25 및 26) 에 소정의 전압이 인가되는 경우, 도 4에 도시된 빗금에 의해 나타나는 채널은 게이트 산화막 (27 및 28) 하부에 형성된다.
n-채널 MOS 트랜지스터 (20) 의 면 (100) 의 게이트 폭은, 돌출부 (23) 의 상면 (돌출부 (23) 의 상면) 상에서는 W1A 이고, 돌출부 (23) 의 하방 우측 및 좌측의 실리콘 기판 (22) 의 플랫 (flat) 부분상에서는 W2A/2이다. 따라서, 총합 W1A + W2A 이다. 유사하게, n-채널 MOS 트랜지스터 (20) 의 면 (110) 의 게이트 폭, 즉, 돌출부 (23) 의 좌측 및 우측 측면상의 게이트 폭은 HA 이다. 따라서, 총합 2HA 이다. 게이트 폭은 채널 폭에 상당한다. n-채널 MOS 트랜지스터 (20) 의 게이트 길이는 LgA 이다.
따라서, n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 μn1 (W1A + W2A) + μn2·2HA로 표현된다. μn1는 면 (100) 상의 전자 이동도를 나타내고, μn2는 면 (110) 상의 전자 이동도를 나타낸다.
유사하게, p-채널 MOS 트랜지스터 (21) 의 면 (100) 의 게이트 폭은, 각각 돌출부 (24) 의 상면상에서는 W1B이고, 돌출부 (24) 의 하방 좌측 및 우측의 실리콘 기판 (22) 의 플랫 부분에서는 W2B/2 이다. 따라서, 총합 W1B + W2B 이다. p-채널 MOS 트랜지스터 (21) 의 면 (110) 의 게이트 폭, 즉 돌출부 (24) 의 좌측 및 우측 측면상의 게이트 폭은 HB 이다. 그 결과, 게이트 폭은 총합 2HB 이다. 게이트 폭은 채널 폭에 상당한다. p-채널 MOS 트랜지스터 (21) 의 게이트 길이는 LgB 이다.
따라서, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력은 μp1 (W1B + W2B) + μp2·2HB 로 표현될 수 있다. μp1는 면 (100) 상의 홀 (Hall) 이동도를 나타내고, μp2는 면 (110) 상의 홀 이동도를 나타낸다.
따라서, 돌출부 (23 및 24) 의 각각의 높이 (HA 및 HB) 를 설정함으로써, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력과 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 평형 맞춰질 수 있다. 이 조건은 다음의 식에 의해 표현될 수 있다.
Figure 112005072778055-pct00001
HA 및 HB를 상기 식을 만족하는 값으로 설정함으로써, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력과 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력은 평형 맞춰질 수 있다. 이 경우에, p-채널 MOS 트랜지스터 (21) 의 주면 (예를 들어, 면 (100)) 의 채널 폭이 n-채널 MOS 트랜지스터 (20) 의 면 (100) 상의 채널 폭보다 아주 더 커야 할 필요는 없다. 따라서, 이들 사이의 게이트 절연막에 의한 기생 용량의 차는 더 작을 수 있다. 따라서, CMOS 구조의 회로가 p-채널 MOS 트랜지스터 (21) 및 n-채널 MOS 트랜지스터 (20) 를 이용하여 구성되는 경우, 게이트 산화막에 의해 기생 용량이 충전되거나 방전되는 때에 발생되는 전류 값 불평형은 감소될 수 있고, CMOS 구조의 트랜지스터가 스위칭 되는 때에 야기되는 노이즈 레벨은 낮춰질 수 있다.
n-채널 MOS 트랜지스터 (20) 의 게이트의 높이 (HA) 를 "0"으로 설정한 후에, p-채널 MOS 트랜지스터 (21) 의 전류 구동 능력이 n-채널 MOS 트랜지스터 (20) 의 전류 구동 능력과 실질적으로 동일하도록, p-채널 MOS 트랜지스터 (21) 의 높이 (HB) 가 설정될 수 있다.
p-채널 MOS 트랜지스터 (21) 또는 n-채널 MOS 트랜지스터 (20) 가 개별적으로 형성되는 경우, p-채널 또는 n-채널 MOS 트랜지스터의 실리콘 기판의 주면 (예를 들어, 면 (100)) 상의 게이트 절연막의 면적은, 종래의 반도체 제조 프로세스에서 보다 더 작을 수 있기 때문에, p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스 터의 실리콘 기판상의 주면상의 면적은 더 작을 수 있어서, 이에 의해 반도체 회로의 집적도를 향상시킬 수 있다. 또한, p-채널 또는 n-채널 MOS 트랜지스터의 기생 용량이 더 작을 수 있기 때문에, MOS 트랜지스터의 스위칭 속도는 증가할 수 있고, 스위칭 시의 전력 소비량은 감소할 수 있다.
실리콘 면상에 형성된 절연막은 산화막에 제한되지 않고, 실리콘 질화막 또는 실리콘 산질화막 등이 형성될 수 있다.
이하, 상술한 반도체 제조 프로세스에서 리미터 회로가 반도체 회로 기판상에 형성되는 경우를 설명한다.
도 5는 리미터 회로의 실시예를 나타낸 것이다. MOS 트랜지스터 (61) 의 게이트에, 전원 전압 (VDC) 을 저항기, (R1 및 R2), 다이오드 (D1), 및 저항기 (R3) 로 분할함에 따라 획득되는 전압 (도 5에 도시된 점 (A) 에서의 전압) 이 저항기 (R4) 를 통해 인가된다.
또한, n-채널 MOS 트랜지스터 (62) 의 게이트에, 전원 전압 (VDC) 을 저항기 (R1 및 R2), 다이오드 (D1), 및 저항기 (R3) 로 분할함에 따라 획득되는 전압이 저항기 (R5) 를 통해 인가된다. MOS 트랜지스터 (62) 의 게이트에, 커패시터 (C1) 의 일 단자가 접속되고, 커패시터 (C1) 의 다른 단자는 접지된다.
입력 전압 (Vin) 은 MOS 트랜지스터 (61) 의 게이트에 입력되고, 입력 전압 (Vin) 은 직렬로 접속된 저항기 (R4 및 R5) 를 통해 MOS 트랜지스터 (62) 의 게이트에 입력된다. 이러한 MOS 트랜지스터 (61 및 62) 는 차동 증폭 회로를 구성한다.
p-채널 MOS 트랜지스터 (64) 의 드레인 및 게이트는 MOS 트랜지스터 (61) 의 드레인에 접속되고, MOS 트랜지스터 (64) 의 소스는 전원 전압 (VDC) 에 접속된다.
p-채널 MOS 트랜지스터 (65) 의 드레인은 MOS 트랜지스터 (62) 의 드레인에 접속되고, MOS 트랜지스터 (65) 의 게이트는 MOS 트랜지스터 (64) 의 게이트에 접속된다. MOS 트랜지스터 (65) 의 소스는 전원 전압 (VDC) 에 접속된다. MOS 트랜지스터 (64 및 65) 는 MOS 트랜지스터 (61 및 62) 의 부하로서 정전류 회로를 구성한다.
전원 전압 (VDC) 을 저항기 (R1 및 R2), 다이오드 (D1), 및 저항기 (R3) 로 분할함으로써 획득되는 (도 5에 도시된 점 (B) 에서의) 전압이 n-채널 MOS 트랜지스터 (63) 의 게이트에 인가된다. MOS 트랜지스터 (63) 의 소스가 접지된다. MOS 트랜지스터 (63) 는 정전류원으로서 기능한다.
상술한 회로의 동작을 다음과 같이 설명한다. 즉, 입력 전압 (Vin) 은 MOS 트랜지스터 (61) 의 게이트에 입력되고, 입력 전압 (Vin) 으로부터 획득되는, 저항기 (R4 및 R5) 및 커패시터 (C1) 에 의존하는 위상차를 갖는 전압은 MOS 트랜지스터 (62) 의 게이트에 입력된다. MOS 트랜지스터 (62) 의 게이트에 입력된 입력 전압 (Vin) 의 진폭이 양의 일정 값 이상인 경우, MOS 트랜지스터 (62) 의 드레인 전압의 양의 진폭은 일정 값으로 제한되고, 게이트에 입력된 입력 전압 (Vin) 의 진폭이 음의 일정 값 이하인 경우, 드레인 전압의 진폭은 음의 일정 값으로 제한된다. 따라서, 입력 전압 (Vin) 의 진폭을 제한함으로써 획득되는 전압은 MOS 트랜지스터 (62) 의 드레인으로부터 출력된다.
리미터 회로의 MOS 트랜지스터의 게이트를 3차원으로 구성하고, 저온 플라즈마 분위기에서 게이트 산화막을 형성함으로써, MOS 트랜지스터 (61 및 62) 를 포함하는 차동 증폭 회로의 채널 길이 변조 효과의 영향은 감소될 수 있고, 리미터 회로에서의 신호의 왜곡은 감소될 수 있다. 차동 증폭 회로의 부하로서 기능하는 드레인에서의 (MOS 트랜지스터 (64 및 65) 를 포함하는) 전류 미러 회로 및 소스에서의 (MOS 트랜지스터 (64) 를 포함하는) 정전류 회로의 채널 길이 변조 효과의 영향이 감소될 수 있기 때문에, 드레인 전압의 변화에 의존하는 드레인 전류의 변동은 감소될 수 있다.
리미터 회로는 보통 복수의 직렬로 접속된 증폭 회로에 의해 구성된다. 각 증폭 회로는 차동 증폭 회로, 부하로서 기능하는 정전류 회로, 차동 증폭 회로의 접지 단자에 공통으로 접속되는 정전류 회로 등을 포함한다.
상술한 리미터 회로에 의하면, 실리콘 면상의 손상을 감소시키고, 면을 평탄화함으로써, MOS 트랜지스터의 특성 (예를 들어, 임계 전압 등) 의 편차가 감소될 수 있다.
따라서, 리미터 회로에서 발생하는 DC 오프셋 및 1/f 노이즈는 감소될 수 있고, 리미터 회로의 이득은 크게 설계될 수 있다.
또한, 3차원 구조의 게이트를 형성하고 저온 플라즈마 분위기에서 게이트 절연막을 형성함으로써 MOS 트랜지스터에 의해 형성된 증폭 회로 및 정전류 회로의 채널 길이 변조 효과의 영향은 억제될 수 있고, 리미터 회로에서의 신호의 왜곡은 감소될 수 있다.
또한, 리미터 회로의 MOS 트랜지스터의 전류 구동 능력은 개선될 수 있고, 실리콘 기판의 주면상의 트랜지스터의 디바이스 면적은 더 작아질 수 있다.
또한, 리미터 회로는, n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터를 포함하는 CMOS 회로에 의해 구성될 수 있다. 이 경우에, p-채널 MOS 트랜지스터의 기생 용량은 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있다. 따라서, 트랜지스터가 온 또는 오프되는 경우의 전류의 불평형으로 인한 노이즈는 감소될 수 있다.
리미터 회로 이외에, 예를 들어, DC 증폭기, A/D 변환 회로, 디지털 회로 등에 이용되는 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터는 상술한 반도체 프로세스에서 제조될 수 있다.
상술한 구성으로, 다른 회로의 p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터의 특성이 준비될 수 있기 때문에, 전체 회로의 DC 오프셋 및 1/f 노이즈는 감소될 수 있다.
또한, 리미터 회로 또는 다른 회로의 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터의 채널은 실리콘의 상이한 결정면 (예를 들어, 면 (100) 및 (110)) 상에 형성될 수 있고, 채널 폭은, p-채널 MOS 트랜지스터의 전류 구동 능력이 n-채널 MOS 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 설계될 수 있다.
상술한 구성으로, p-채널 MOS 트랜지스터의 기생 용량은 n-채널 MOS 트랜지스터의 기생 용량과 실질적으로 동일할 수 있다. 따라서, 스위칭 특성이 개선될 수 있고, MOS 트랜지스터가 온 또는 오프되는 경우에 전류에 의해 발생되는 노 이즈는 감소될 수 있다.
본 발명은 상술한 실시형태에 제한되지 않고, 또한 다음과 같이 구성될 수 있다.
리미터 회로는 상술한 실시형태에 따른 회로에 제한되지 않고, 임의의 다른 공지된 회로일 수 있다.
실리콘의 결정면은 면 ((100) 및 (110)) 의 조합에 제한되지 않고, 면 ((100) 및 (111)) 과 같이 또 다른 결정면과의 조합일 수 있다.
본 발명에 따르면, 리미터 회로에서 발생되는 DC 오프셋 및 1/f 노이즈가 감소될 수 있기 때문에, DC 성분을 차단하기 위한 커패시터 등은 요구되지 않는다. 또한, 채널 길이 변조 효과의 영향은 감소될 수 있고, 리미터 회로에서의 신호의 왜곡은 감소될 수 있다. 또한, 리미터 회로에 접속된 다른 회로의 DC 오프셋 및 1/f 노이즈는 또한 감소될 수 있다.

Claims (8)

  1. 반도체 집적 회로 기판상에 형성된 리미터 회로로서,
    제 1 결정면을 주면으로서 가지고 제 2 결정면을 측면으로서 가지는 실리콘 기판에 의해 돌출부가 형성되고, 실리콘 면상의 종단 수소가 불활성 가스의 플라즈마 분위기에서 제거되고, 그 후, 게이트 절연막이 플라즈마 분위기에서 약 550 ℃ 이하의 온도로 상기 돌출부의 상면 및 상기 측면의 적어도 일부에 형성되고, 게이트가 상기 게이트 절연막상에 형성되며, 드레인 (drain) 및 소스가 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 형성되는 MIS 전계 효과 트랜지스터를 포함하는 차동 증폭 회로를 구비하는, 리미터 회로.
  2. 제 1 항에 있어서,
    상기 돌출부의 상면의 제 1 결정면 및 상기 측면의 상기 제 2 결정면상에 채널이 형성되고,
    상기 MIS 전계 효과 트랜지스터의 채널 폭은 상기 상면과 상기 측면상의 채널 폭의 총합인, 리미터 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 돌출부는, 실리콘 면 (100) 을 포함하는 상기 상면 및 실리콘 면 (110) 을 포함하는 상기 측면을 가지며,
    상기 소스 및 드레인은, 상기 게이트를 둘러싸는 상기 돌출부상에, 그리고 상기 실리콘 기판의 상기 돌출부의 좌측 및 우측 영역에 형성되는, 리미터 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 리미터 회로는, p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터를 포함하며,
    상기 p-채널 MIS 전계 효과 트랜지스터의 돌출부의 상기 상면 및 상기 측면의 게이트 폭은, 상기 p-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력이 상기 n-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 설정되는, 리미터 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 리미터 회로는, FM-변조 신호를 게이트에서 수신하기 위한 차동 증폭 회로를 형성하는 제 1 및 제 2의 MIS 전계 효과 트랜지스터, 및 상기 제 1 및 제 2의 MIS 전계 효과 트랜지스터의 소스 또는 드레인에 공통으로 접속된 정전류 회로를 형성하는 제 3의 MIS 전계 효과 트랜지스터를 포함하는, 리미터 회로.
  6. 동일한 회로 기판상에,
    제 1 결정면을 주면으로서 가지고 제 2 결정면을 측면으로서 갖는 실리콘 기판에 의해 돌출부가 형성되고, 실리콘 면상의 종단 수소가 불활성 가스의 플라즈마 분위기에서 제거되고, 그 후, 게이트 절연막이 플라즈마 분위기에서 약 550 ℃ 이하의 온도로 상기 돌출부의 상기 상면 및 상기 측면의 적어도 하나에 형성되고, 게이트가 상기 게이트 절연막상에 형성되며, 드레인 및 소스가 상기 돌출부의 상기 게이트 절연막을 둘러싸는 양측에 형성되는 p-채널 MIS 전계 효과 트랜지스터 및 n-채널 MIS 전계 효과 트랜지스터를 포함하는 회로; 및
    상기 p-채널 MIS 전계 효과 트랜지스터 또는 상기 n-채널 MIS 전계 효과 트랜지스터를 갖는 차동 증폭 회로를 포함하는 리미터 회로를 구비하는, 반도체 집적 회로.
  7. 제 6 항에 있어서,
    상기 p-채널 MIS 전계 효과 트랜지스터 및 상기 n-채널 MIS 전계 효과 트랜지스터의 상기 상면 및 상기 측면의 게이트 폭은, 상기 p-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력이 상기 n-채널 MIS 전계 효과 트랜지스터의 전류 구동 능력과 실질적으로 동일할 수 있도록 설정되는, 반도체 집적 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 리미터 회로는, 상기 p-채널 MIS 전계 효과 트랜지스터 및 상기 n-채널 MIS 전계 효과 트랜지스터를 갖는 CMOS 회로를 포함하는, 반도체 집적 회로.
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