TWI286414B - Limiter circuit and semiconductor integrated circuit thereof - Google Patents

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TWI286414B
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Takefumi Nishimuta
Hiroshi Miyagi
Tadahiro Ohmi
Shigetoshi Sugawa
Akinobu Teramoto
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Niigata Seimitsu Co Ltd
Tadahiro Ohmi
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Description

1286414 九、發明說明： 【發明所屬之技術領域】 本發明係關於在半導體積體電路基材上形成的限幅器 電路及其半導體積體電路。 【先前技術】 以往、MOS電晶體的製程是在800度C的高溫環境下 使矽表面形成熱氧化膜，再將該熱氧化膜當作閘極絕緣膜 而製造成MOS電晶體。 爲了提高半導體的生產效率，總希望改在比較低溫的 環境下來形成氧化膜。爲實現此要望，下述專利文獻1， 即是揭露在低溫的電漿（plasma)環境下絕緣膜的形成技術的 一例。 於FM接收機內，爲使頻率調變信號的振幅保持一定 ，通常有必要使用限幅器電路。 再者，下述專利文獻2則是在矽基材上形成立體構造 / 的閘極的有關記載。 〈專利文獻1〉日本專利特開2002-26 1 09 1號公報 〈專利文獻2〉日本專利特開2002- 1 1 0963 (圖1 ) 至於限幅器電路方面，由放大電路所發生的直流偏移 (DC offset)，也被要求減低。 再者，將複數個放大電路串接而構成限幅器電路的場 合，由於前段放大電路的直流偏移也有放大作用，因而引 起後段放大電路飽和的問題。因此，以往會在放大電路之 間插入電容器，把直流成分剪除。然而，限幅器電路的增 1286414 益，也被限制了。 【發明內容】 本發明的課題是，提高限幅器電路的增益。再者，另 外的課題是，減少限幅器電路信號的失真。 本發明之限幅器電路，乃係在半導體積體電路基材上 形成的限幅器電路，其係由：在以第1結晶面做爲主面的 矽基材上形成一以第2結晶面作爲側壁面的突出部，於惰 性氣體的電漿環境中將上述矽表面之終端氫氣除去後，在 電漿環境中以約5 5 0度C以下的溫度使前述突出部的頂面 及側壁面的至少一部分處、形成有閘極絕緣膜，再於該閘 極絕緣膜上形成閘極，而於前述突出部之將前述閘極絕緣 膜包夾的兩側處形成汲極及源極而形成的MIS場效電晶體 ，所構成者。 上述惰性氣體，由例如氬氣、氪氣、氙氣等組成。1 經由本發明，矽表面的平坦度可提高，MIS場效電晶 體的特性（例如、臨界値電壓等）零散的情形可減少。經 由此，由於限幅器電路內部發生的直流偏移（DC offset)及1/f 雜訊可降低，限幅器電路的增益可予以設計提高。再者， 爲剪除直流成分的電容器，也不必裝設於限幅器電路內。 進而，將閘極作成立體構造、於低溫電漿環境中形成 ' * ------- 鬧極絕緣膜則可把通道（channel)長度調變效果的影臀農低 ，也就是可以減少限幅器電路信號的失真。 再者’於立體構造的不问結晶面處形成聞極絕緣膜’ 除可提高MIS場效電晶體的電流驅動能力外，矽基材的主 1286414 面處、Μ I S場效電晶體的元件面積也可減小。 上述發明中，前述突出部頂面之第1結晶面與側壁面 之第2結晶面處使形成通道（channel)，前述MIS場效電晶 體的通道寬度，其至少係由前述頂面的通道寬度和前述側 壁面的通道寬度之總和組成的。 經由上述的構成，由於在二個結晶面形成通道，可以 提高ΜI S場效電晶體的特性與電流驅動能力。 上述發明中，前述突出部之頂面係由矽之（100)面構成 、側壁面係由矽之（U 〇)面構成，前述源極及汲極係在將前 述閘極包夾的前述突出部及矽基材的前述突出部的左右之 領域處形成者。 經由上述的構成，由於矽基材的（1〇〇)面與（110)面處可 形成通道，MIS場效電晶體的電流驅動能力可以提高。 上述發明中，前述限幅器電路係由P通道MIS場效電 晶體及η通道MIS場效電晶體所構成，前述p通道MIS場 效電晶體的突出部的頂面及側壁面的閘極寬度，係令前述 p通道MIS場效電晶體與η通道MIS場效電晶體的電流驅 動能力大約相同而來設定的。 經由上述的構成，可使P通道MIS場效電晶體及η通 道MIS場效電晶體的寄生電容大約相等。經由此，放大電 路的特性可改善。又，切換時的雜訊可減低。 上述發明中，前述限幅器電路係由·· FM信號由其閘極 輸入、構成差動放大電路的第1及第2 MIS場效電晶體； 以及與前述第1及第2 MIS場效電晶體的源極和汲極有共 1286414 通接線、構成定電流電路的第3 MIS場效電晶體所組成的 0 經由上述的構成，第1及第2 MIS場效電晶體所構成 的差動放大電路、第3 MIS場效電晶體所構成的定電流電 路，彼等的直流偏移與1 /f雜訊可予以減少。再者，彼等 電路內通道長度調變效果的影響，可予以減低。 本發明之半導體積體電路，其係由：在以第1結晶面 做爲主面的矽基材上形成一以第2結晶面作爲側壁面的突 出部，於惰性氣體的電漿環境中將上述矽表面之終端氫氣 鲁 除去後，再於電漿環境中以約5 5 0度C以下的溫度、使前 述突出部的頂面及側壁面的至少一部份處形成閘極絕緣膜 ，再於該閘極絕緣膜上形成閘極，而於前述突出部之將前 述閘極絕緣膜包夾的兩側處形成汲極及源極而形成的P通 道MIS電晶體及η通道MIS電晶體所組成之電路；以及其 含有由前述P通道MIS電晶體及η通道MIS電晶體所組成 之差動放大電路的限幅器電路，於同一半導體基材上形成 者。 鲁 經由本發明，由於限幅器電路的直流偏移及1 /f雜訊 可以減低，故可將限幅器電路的增益予以設計提高。再者 ，爲剪除直流成分的電容器，也不必裝設於限幅器電路內 〇 進而，將閘極作成立體構造、於低溫電漿環境中形成 閘極絕緣膜則可把通道長度調變效果的影響降低，對於其 他電路或限幅器電路、可以減少其信號的失真。 1286414 再者，由於可使其他電路的p通道MIS電晶體及η通 道MIS電晶體的特性趨於一致，該其他電路的直流偏移與 Ι/f雜訊可以減低。 再者，於立體構造的不同結晶面處形成閘極絕緣膜， 除可提高MIS場效電晶體的電流驅動能力外，於矽基材的 主面處的MIS場效電晶體、其元件面積也可減小。 上述發明中，前述P通道MIS場效電晶體與η通道MIS 場效電晶體的頂面及側壁面的閘極寬度，係令前述P通道 MIS場效電晶體的電流驅動能力與η通道MIS場效電晶體 的電流驅動能力大約相同而來設定的。 上述發明中，前述限幅器電路係由前述P通道MIS場 效電晶體與η通道MIS場效電晶體所組成的CMOS電路所 構成者。 一 經由上述的構成，可使p通道MIS場效電晶體及n通 道MIS場效電晶體的寄生電容大約相等。經由此，譬如切 換時的雜訊、可使其正負對稱而把該雜訊減低。 【實施方式】 以下、即參照圖式來說明本發明之實施例。首先，要 說明的是有關使用電漿狀態的惰性氣體於低溫下在矽基材 上形成閘極絕緣膜（例如氧化膜）、進而製造MIS (metal insulator semiconductor)電場效應電晶體的半導體製程。關 於閘極絕緣膜的形成方法，特開2 0 0 2 - 2 6 1 0 9 1號公報已有 所揭露。 第1圖係半導體製程所使用之應用輻射狀隙縫天線 -10- 1286414 (radical line slot antenna)的電漿處理裝置之斷面圖。 、 第1圖中，真空容器（處理室）內先抽成真空，其 次由簇射板（shower plate)12導入氬氣（Ar)後，氬氣由排出 口 11A排出，接著由氪氣（κ〇接替。處理室11的壓力設定 在 133Pa(lT〇H)左右。 其次，將矽基材1 4放置於具有加熱機構的試料台1 3 上，試料的溫度設定於400度C左右。矽基材14的溫度只 要設定於200-5 5 0度C範圍內，幾乎皆可得到以下所述的 結果。 ^ 矽基材14，其前處理工程係使用稀釋氫氟酸洗淨之， 其結果是表面的矽未結合子會被氫氣所終端之。 其次，由同軸導波管I5將頻率2.45GHz的微波供給到 輻射狀隙縫天線1 6，微波由輻射狀隙縫天線1 6經由設置 於處理室1 1的一部份壁面的介電體板1 7而被導入處理室 1 1內。被導入的微波，會將由簇射板i 2導入處理室1 1內 的氪氣予以激發，其結果是在簇射板1 2的正下方有高密度 的氪電漿形成。所供給的微波，其頻率如果在900MHz附 鲁 近以上、1 0 G Η z附近以下的範圍，也幾乎皆可得到以下所 述的結果。 第1圖中的構成，簇射板12與砂基材14的間隔設定 於大約6cm。該間隔狹窄的話，則可能比較高速成膜。 又’本發明之實施不限於利用輻射狀隙縫天線的電漿 裝置，利用其他方法將微波導入處理室內激發惰性氣體使 產生電漿也可以。 -11- 1286414 矽基材14由於暴露在氪氣被激發的電漿區中，矽基材 1 4的表面受到低能量氪離子的照射，其表面的終端氫氣可 被除去。 其次，由簇射板12導入分壓比97/3的氪/氧混合氣 體。此時，處理室內的壓力維持在133Pa(lTorr)附近。氪 氣和氧氣混合後的高密度激發電漿區內、中間激發狀態的 氪離子和氧分子碰撞，就會高效率地大量產生氧離子。 在本實施例中，由於氧離子而使矽基材14的表面氧化 。以往技術的矽表面熱氧化法，是藉由氧分子或水分子進 行氧化，需要8〇〇度C以上相當高的處理溫度；而本實施 例藉由氧離子進行氧化處理，只需要400度C左右很低的 溫度即可。要增加氪離子與氧分子的碰撞機會，有必要提 高處理室的氣壓；但若氣壓過高，產生的氧離子之間發生 同志碰撞反而變回氧分子，因而存在有一最適氣壓。 當矽氧化膜（矽化合物層）形成到所希望的厚度時， 微波的導入即行停止、電漿的激發也告終止。進而，將氪 /氧混合氣體以氬氣置換之，如此氧化工程即告終了。本 工程前後使用的氬氣，比氪氣要便宜，故而當作洗淨氣體 (purge gas)之用。而本工程所使用過的氪氣，通常予以回 收再利用。 在上述氧化膜形成之後，接著經過電極形成工程、保 護膜形成工程、氫渣處理工程等，如此即可作成包含有電 晶體或電容器的半導體積體電路。 由上述步驟形成的政氧化膜中之氫含有量，經升溫放 -12- 1286414 出測定換算，對於膜厚3nm的矽氧化膜，表面密度是l〇12/cm2 ' 以下。特別是對於泄放電流（1 e a k c u r r e n t)小的砂氧化膜， 其膜內的氫含有量，有達到表面密度lO^/cm2以下的。另 一方面’在氧化膜形成之前、未暴露於Kr電漿區的氧化膜 ’其氫的含有量則是超過表面密度l〇12/cm2以上。 如上所述，先施以Kr電漿照射除去終端氫氣後再導入 Kr/02氣體進行氧化的方法、比起以往用微波電榮氧化法， 彼等所形成的矽氧化膜，在同一電壓下的泄放電流，前者 的値要比後者的小2〜3位數、可以得到很好的低泄放特 馨 性。除了泄放電流的改善外，也可以得到薄至1 · 7nm膜厚 的矽氧化膜，這在積體電路製造領域，已獲致確認。 再者’經由上述半導體製程所獲得的矽氧化膜，在測 定矽/矽氧化膜界面準位密度的面方位依存特性時，任何 面方位的矽表面，皆測得大約lx lO^cm^eV·1的很低的界 面準位密度。 第2圖係對於矽基材的（100)面、（11〇)面、及（ln)面 的各平面，在施以上述半導體製程所形成的Kr/02膜、與 鲁 以往例熱氧化膜的界面準位密度測定結果的比較圖。 如第2圖所示，Kr/02膜形成的場合，對於（1〇〇)面、（1 1〇) 面、及（1 1 1)面的任一平面，其矽的界面準位密度皆在 101()cnr2eV“以下。相對地，以往技術在8〇〇度c以上環境 所形成的熱氧化膜的界面準位密度，即使在（1 00)面，也是 前述數値的1 · 1倍以上。因此，可知經由本發明的上述半 導體製程’可形成界面準位密度低、高品質的絕緣膜。 -13- 1286414 界面準位密度低，則載子（carrier)的再結合機率也減低 ，因而由此引起的Ι/f雜訊也可減低。 至於耐壓特性、熱載子（hot carrier)特性、以及應力 (s t r e s s )電流引起5夕氧化膜破壞的電荷量 QBD(Charge-to-Breakdown)等與信賴性有關的電氣特性，本發明實施例之 半導體製程所形成的氧化膜，和以往技術的熱氧化膜比較 ，有同等或更良好的特性。 如上所述，表面終端氫氣被除去後再於Kr/02高密度 電漿內進行矽氧化工程，在400度C的低溫環境下，可形 馨 成矽的各面方位優質的矽氧化膜。其所以可得這樣的效果 ’推想是由於終端氫氣被除去、以致氧化膜中的氫氣含量 減少’以及由於氧化膜中含有惰性氣體（例如Kr )之故。 由於氧化膜中的氫氣減少，矽氧化膜內的元素之間的弱結 合也減少；再者，由於含有Kr，膜中及8丨/3丨02界面的應 力會緩和，膜中電荷及界面準位密度會減低。其結果，矽 氧化膜的電氣特性會大幅度獲得改善。 上述的半導體製程，若使表面密度換算的氫氣濃度在 ® 1012/cm2以下、或最好在i〇ii/cm2以下，以及使K]r的含量 在5 X 1 〇 11 /cm2以下，則能寄望矽氧化膜的電氣特性、信賴 特性皆能獲致改善。 再者’上述的半導體製程，使用惰性氣體與氨氣（nh3) 的混合氣體，或惰性氣體與氧氣、氨氣的混合氣體而形成 石夕氮化膜、矽氧氮化膜也可以。 形成的氮化膜其得到的效果，即使表面終端氫氣已被 -14- 1286414 除去，電漿中若存在有氫氣卻是一項重要的影響因素。由 於電漿中存在有氫氣，矽氮化膜中以及界面的懸掛鏈 (dangling bond)形成Si-H、N-H結合而被終端之，其結果 是砂氮化膜及其界面的電子陷阱（electron trap)消失。 再者，經由形成氧氮化膜所得到的效果，不僅由於終 端氫氣被除去引起氧氮化膜中的氫氣含量減少，氧氮化膜 中含有幾成以下的氮氣也被認爲是原因之一。氧氮化膜的 Kr含有量和氧化膜比較的話、大約是1/1〇以下，取代Kr 的是，氮氣的含量增加。亦即，爲使氧氮化膜中的氫氣減 · 少，必須於矽氮化膜中減少弱結合的比率；再者、由於含 有氮氣，膜中Si/Si02或界面的應力會緩和，其結果是膜中 電荷及界面準位密度會減少，氧氮化膜的電氣特性可獲致 大幅改善。 在電漿環境中形成氧化膜、或氧氮化膜因而得到的良 好結果，其原因不僅是終端氫氣被除去的緣故，氧化膜、 氧氮化膜中含有Ar或Kr也是大有關係的。亦即，經由上 述半導體製程獲得的氮化膜，其膜中及矽/氮化膜界面的 馨 應力，會由於氮化膜中含有的Ar或Kr而趨緩和；其結果 是矽氮化膜中的固定電荷及界面準位密度減低，電氣特性 的1 /f雜訊減低，信賴性則大幅改善。 上述半導體製程中使用的惰性氣體不限於氬氣、氪氣 ，使用氙氣（Xe)也可以。 進而，在矽氧化膜、矽氧氮化膜形成之後，將真空容 器11內的壓力保持在133Pa(lTo:n:)附近，並由簇射板12 -15- 1286414 導入分壓比98/2的Kr/NH3混合氣體，然後在矽氧化膜、 矽氧氮化膜的表面再形成厚約0 · 7 nm的矽氮化膜也可以。 經由此過程，所獲得的是表面形成有砂氮化膜的砂氧 化膜、或矽氧氮化膜，因而可形成相對誘電率比較高的絕 緣膜。 爲實現上述的半導體製程，除第1圖的裝置外，只要 是利用了電漿而可在低溫下形成氧化膜，則使用別的電漿 製程裝置也無所謂。例如，也可以使用一種二段簇射板型 電漿製程裝置，其具有：由微波激發電漿而將氬氣或氪氣 放出的第1氣體放出機構，以及將氧氣、氨氣、或氮/氫 混合氣體放出而和前述第1氣體放出機構相異的第2氣體 放出機構。 其次，要說明有關本發明實施例之半導體製程。該半 導體製程係關於在矽基材的（100)面和（1 10)面處形成MIS 場效電晶體的閘極絕緣膜。 於矽材的（111)面處形成P通道電晶體的話，可獲得的 電流驅動能力比在（100)面處形成的約1.3倍大；在（110)面 處形成的話，則可獲得的電流驅動能力比在（100)面處形成 的約1 . 8倍大。 第3圖係表示，經由本發明實施例之半導體製程，於 矽基材22之（100)面和（110)面處所形成的突出部23及24 的情形。再者，第4圖則是經由本發明實施例之半導體製 程所製造之η通道MOS電晶體20及p通道MOS電晶體21 的構造示意圖。又第4圖中，於閘極氧化膜下部所形成的 • 16 - 1286414 通道，以斜線標示出來。 · 如第3圖所示，以（1〇〇)面爲主面的矽基材22，由元件 分離領域2k將p型領域a與^型領域B隔開。在領域A ’以（1〇〇)面爲基準形成有高HA、寬W1A的直方體形狀的突 出部23，而在領域B同樣形成有高Hb、寬W1B的直方體形 狀的突出部2 4。 如第4圖所示，在矽基材22的表面、以及突出部23 和突出部24的表面及側壁面處，經由上述的半導體製程， 形成有矽氧化膜。 φ 接著，在該矽氧化膜上面，使之形成多晶矽（poly-silicon) 閘極電極25及26，閘極電極25及26被形成之際，矽氧 化膜也須經模式化，閘極電極25及26的下部處，選擇性 地形成有閘極絕緣膜27及28。 進而，在P型領域A的閘極電極25的兩側領域處注入 η型不純物離子，形成包含有突出部23的η型擴散領域29 及30。此η型擴散領域29及30，構成了 η通道MOS電晶 體2 0的源極和汲極。對於η型領域Β，同樣在閘極電極2 6 ® 的兩側領域處注入Ρ型不純物離子’形成包含有突出部24 的ρ型擴散領域3 1及3 2。此ρ型擴散領域3 1及3 2，構成 了 ρ通道Μ Ο S電晶體2 1的源極和汲極。 ρ通道MOS電晶體21及η通道MOS電晶體20的閘極 電極26及25，若施加一所定的電壓’則閘極氧化膜28及 2 7的下部處，形成有如第4圖斜線部份所示的通道。 η通道MOS電晶體20的（1〇〇)面的閘極寬度，是以突 -17- 1286414 出部23的頂面（突出部23的上面）寬W1A、突出部23的 下部左右邊的矽基材22的平坦部各以寬W2A/2予以合計而 得到W1A + W2A。再者，η通道MOS電晶體20的（110)面的 閘極寬度，亦即突出部2 3的左右邊的側壁面的閘極寬、各 以Ha合計而得到2ΗΑ。該閘極的寬度相當於通道的寬度。 η通道1^1〇3電晶體20的閘極長度，則是1^八。 從而，η通道MOS電晶體20的電流驅動能力，可用以 nl(W1A + W2A)+#n2 · 2ΗΑ 表示。其中，//η1 表示在（100)面的 電子移動度，//η2則是在（110)面的電子移動度。 ϋ 同樣地，Ρ通道MOS電晶體21的（100)面的閘極寬度 ，是以突出部24的頂面寬W1B、突出部24的下部左右邊 的矽基材 22的平坦部各以寬 W2B/2予以合計而得到 W1B + W2B。再者，p通道MOS電晶體21的（1 10)面的閘極寬 度，亦即突出部24的左右邊的側壁面的閘極寬、各以Hb 合計而得到閘極寬度2Hb。該閘極的寬度相當於通道的寬 度。P通道MOS電晶體21的閘極長度，則是LgB。 從而，P通道MOS電晶體21的電流驅動能力，可用// ^ pi(W1B + W2B)+//p2· 2HB 表示。其中，Mpi 表示在（100)面的 電洞（hole)移動度，則是在（110)面的電洞移動度。 由以上的說明，如將突出部23及24的高度Ha及Hb 設定於適當値，則可使p通道MOS電晶體21的電流驅動 能力和η通道MOS電晶體20的電流驅動能力達到平衡。 該平衡條件若用式子表示，則如下所示： m(W1A + W2A)-f//n2 - 2ΗΑ=//pl(W1B + W2B)+//ρ2 · 2Hb -18 - 1286414 經由設定Ha和HB的値來滿足上面的式子，即可平衡 P通道MOS電晶體21的電流驅動能力和η通道MOS電晶 體2 0的電流驅動能力。在此場合，ρ通道Μ 0 S電晶體2 1 的主面（例如（1〇〇)面）所在的通道寬度，其和η通道MOS 電晶體20的（100)面所在的通道寬度比較，並不必大幅加 寬，因此、兩者的絕緣膜所引起的寄生電容的差異可以縮 小。經由此，Ρ通道MOS電晶體21和η通道MOS電晶體 20構成CMOS電路之場合，兩者的閘極氧化膜所引起寄生 電容在充放電時的電流値不平衡的情況可減少，CMOS構 造的電晶體在切換時所發生的雜訊準位亦可減小。 再者，若先把η通道MOS電晶體20的閘極的高度Ha 設爲「〇」，與該η通道MOS電晶體20的電流驅動能力大 約相同地來設定P通道MOS電晶體21的閘極高度HB也是 可以的。 又，ρ通道MOS電晶體21或η通道MOS電晶體20單 獨形成的場合，不論是Ρ通道或η通道MOS電晶體的矽基 材的主面（例如（100)面）所在的閘極絕緣膜之面積比起以 往的半導體製程所製造者要小。因此，ρ通道MOS電晶體 及η通道MOS電晶體的矽基材的主面其所佔的面積也小。 由於此，半導體電路的集積度也會提高。進而，ρ通道或η 通道MOS電晶體的寄生電容可變小、動作速度變快、切換 時的消耗電力也變得較小。 再者，於矽表面形成的絕緣膜不限於氧化膜，形成矽 氮化膜、矽氧氮化膜也是可以的。 -19- 1286414 其次，要說明有關利用上述半導體製程將限幅器電路 形成在半導體電路基材上的情形。 第5圖係表示限幅器電路之一例。η通道MO S電晶體 6 1的閘極，其電源係由電源電壓Vd C經過電阻R1、電阻 R2、二極體D1以及電砠R3分壓之後的電壓（第5圖Α點 的電壓），再透過電阻R4施加而來。 η通道MOS電晶體62的閘極，同樣、其電源係由電 源電壓VDC經過電阻R1、電阻R2、二極體D1以及電阻R3 分壓之後的電壓再透過電阻R5施加而來。再者，MOS電 晶體62的閘極連接有電容器C1的一端，電容器C1的另 一端則接地。 MOS電晶體61的閘極有輸入電壓Vin輸入，該輸入 電壓Vin經由串接電阻R4及R5也輸入至MOS電晶體62 的閘極。此等MOS電晶體61及62構成一差動放大電路。 MOS電晶體61的汲極連接至p通道MOS電晶體64的 汲極及閘極，MOS電晶體64的源極，則接至電源VDC。 MOS電晶體62的汲極連接至p通道MOS電晶體65的 汲極，MOS電晶體65的閘極連接至MOS電晶體64的閘極 。從而，MOS電晶體65的源極，連接至電源電壓VDC。 此等MOS電晶體64及65，構成了把MOS電晶體61及62 看作負載的定電流電路。 η通道MOS電晶體63的閘極，其電源係由電源電壓VDC 經過電阻R1及R2、與二極體D1及電阻R3分壓之後的電 壓（第5圖Β點的電壓）施加而來。MOS電晶體63的源 1286414 極接地。該Μ 0 S電晶體6 3的機能是當作定電流電源。 — 接著說明上述電路的動作，Μ Ο S電晶體6 1的閘極有 輸入電壓Vin輸入，MOS電晶體62的閘極則有輸入電壓Vin 經由電阻R4、R5及電容器c 1所決定的相位差的電壓輸入 。MOS電晶體62的汲極電壓，當MOS電晶體62的閘極的 輸入電壓Vin的振幅在正的一定値以上時，汲極電壓振幅 被限制於正的一定値；閘極的輸入電壓Vin的振幅在負的 一定値以下時，汲極電壓的振幅被限制於負的一定値。經 由此，輸入電壓Vin的振幅被限制後的電壓，由Μ0S電晶 · 體62的汲極輸出之。 由於上述限幅器電路的MOS電晶體的閘極被作成立體 構造、且在低溫電漿環境形成閘極氧化膜，MOS電晶體61 及62所組成的差動放大電路的通道長度調變效果的影響會 變小，限幅器電路信號的失真亦會減小。再者，作爲上述 差動放大電路的負載之汲極側的電流鏡（c u r r e n t m i r r 〇 r)電 路（MOS電晶體64及65所組成的電路）、以及源極的定 電流電路（MOS電晶體64所組成的電路），由於彼等的通 ® 道長度調變效果的影響也會變小，因此、汲極電壓變化所 引起汲極電流的變化，也會減小。 限幅器電路，通常係由複數個放大電路串接構成的。 各個放大電路係由差動放大電路、具有負載機能的定電流 電路、以及與差動放大電路的接地側有共通接線的定電流 電路等所組成的。 經由上述的限幅器電路，由於矽表面的毀損減少、表 -21- 1286414 面平坦化之故，MOS電晶體特性（例如，臨界値電壓等） ^ 的零散情形可減少。經由此，限幅器電路內部所發生的直 流偏移以及1 /f雜訊可減低，限幅器電路的增益也可被設 計爲較大的値。 進而，由於閘極是立體構造、且在低溫電漿環境形成 閘極氧化膜，Μ Ο S電晶體所組成的放大電路、定電流電路 的通道長度調變效果的影響會變小，限幅器電路內信號的 失真也會減小。 又，除可提高限幅器電路的MOS電晶體的電流驅動能 · 力外，矽基材的主面處電晶體的元件面積亦可減小。 對於限幅器電路，例如亦可能由η通道MOS電晶體與 ρ通道MOS電晶體構成CMOS電路，來組成之。在此場合 ，由於可使η通道MOS電晶體與p通道MOS電晶體的寄 生電容値大約相同，因而電晶體在導通、斷路時的電流不 平衡所引起的雜訊可以減低。 再者，除限幅器電路以外的電路，例如DC放大器、A/D 變換電路、數位電路等的P通道MOS電晶體與η通道MOS · 電晶體，也可經由上述半導體製程來製造。 以如此的電路構成，由於可將其他電路的Ρ通道MOS 電晶體與η通道MOS電晶體的特性使歸於一致，全體電路 的直流偏移、1 /f雜訊皆可減低。再者，彼等電路之通道長 度調變效果的影響會變小，信號的失真也會減小。 進而，將限幅器電路、或其他的電路的ρ通道MO S電 晶體與η通道MOS電晶體的通道於矽的相異結晶面（例如 -22- 1286414 (10^^^ ( i 1 ο ) ®. X、處形成，—彼等的通道寬度，先令p通道 ， MOS電晶體與η通道MOS電晶體的電流驅動能力大約相等 再來設計出該寬度亦可。 以如此的電路構成，由於可使η通道MOS電晶體與ρ 通道Μ Ο S電晶體的寄生電容値大約相同，因而可使切換特 性提高外，MOS電晶體在導通、斷路時由於電流變化所引 起的雜訊也可以減低。 本發明不限於上述實施例，例如，該限幅器電路亦可 以使用一般公知的其他電路。 φ 又，矽的結晶面並不限於（100)面與（110)面的組合，利 用（1〇〇)面與（111)面等的其他結晶面的組合亦可。 經由本發明，由於限幅器電路內部發生的直流偏移及 Ι/f雜訊可減低，因而爲切除直流成分的電容器等、可以免 用。進而，通道長度調變效果的影響變小，限幅器電路內 信號的失真也減小。再者，連接於限幅器電路的其他電路 的直流偏移與1 /f雜訊亦可減小。 【圖式簡單說明】 φ 第1圖係利用有輻射狀隙縫天線之電漿裝置之斷面圖 〇 第2圖係界面準位密度的比較圖。 第3圖係根據本發明實施例之半導體製程所製造矽基 材的構造示意圖。 第4圖係根據本發明實施例之半導體製程所製造MO S 電晶體的構造示意圖。 -23- 1286414 第5圖係限幅器電路的示意圖。 元件符號說明： 11 處理室 1 1 A 排出口 12 簇射板 13 試料台 14 矽基材 15 同軸導波管 16 輻射狀隙縫天線 17 介電體板 22 矽基材 22C 元件分離領域 23,24 突出部 25,26 閘極電極 27,28 閘極絕緣膜 29,30 η型擴散領域 3 1,32 Ρ型擴散領域 61，62,63 η通道MOS電晶體 64,65 ρ通道MOS電晶體 D1 二極體 R1 ,R2，R3，R4，R5，R7 電阻
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Claims (1)

1286414 十、申請專利範圍： - 1. 一種在半導體積體電路基材上形成的限幅器電路，其具 有： 由MIS場效電晶體所組成的差動放大器，該MIS場 效電晶體係在以第1結晶面做爲主面的矽基材上形成一 以第2結晶面作爲側壁面的突出部，於惰性氣體的電漿 環境中將上述矽表面之終端氫氣除去後，再於電漿環境 中以約5 5 0度C以下的溫度使前述突出部的頂面及側壁 面的至少一部分處、形成閘極絕緣膜，再於該閘極絕緣 φ 膜上形成閘極，而於前述突出部之將前述閘極絕緣膜包 夾的兩側處形成汲極及源極而形成者。 2 ·如申請專利範圍第1項之限幅器電路，其中前述突出部 之頂面之第1結晶面與側壁面之第2結晶面處形成有通 道，前述MIS場效電晶體的通道寬度，至少係由前述頂 面上之通道寬度與前述側壁面之通道寬度的總和構成者 〇 3 ·如申請專利範圍第1項之限幅器電路，其中前述突出部 φ 頂面係由砂材之（1 0 0)面構成、側壁面係由砂材之（1 1 〇)面 構成，前述源極及汲極係在將前述閘極包夾的前述突出 部及矽基材之該突出部之左右之領域處形成者。 4 ·如申請專利範圍第1或2項之限幅器電路，其中前述限 幅器電路係由p通道MIS場效電晶體及^通道MIS場效 電晶體所構成，前述P通道ΜIS場效電晶體的突出部之 頂面及側壁面的閘極寬度、係由先令前述ρ通道ΜIS場 -25- 1286414 效電晶體及η通道MIS場效電晶體的電流驅動能力大約 相等而予以設定者。 5 ·如申請專利範圍第1或2項之限幅器電路，其中前述限 幅器電路係由FM信號由其閘極輸入、構成差動放大電路 的第1及第2 MIS場效電晶體，以及構成定電流電路的 第3 Μ IS場效電晶體所組成，該定電流電路與前述第1及 第2 MIS場效電晶體的源極或汲極有共通接線者。 6. —種半導體積體電路，其係具有： 在以第1結晶面做爲主面的矽基材上形成一以第2 結晶面作爲側壁面的突出部，於惰性氣體的電漿區環境 中將上述矽表面之終端氫氣除去後，再於電漿區環境中 以約5 5 G度C以下的溫度、使前述突出部的頂面及側壁 面的至少一部分處形成閘極絕緣膜，再於該閘極絕緣膜 上形成閘極，而於前述突出部之將前述閘極絕緣膜包夾 的兩側處形成汲極及源極而形成的p通道MIS電晶體及 η通道MIS電晶體所組成之電路；以及 其含有由前述p通道MIS電晶體及n通道MIS電晶 體所組成之差動放大電路的限幅器電路，在同一電路基 材上形成者。 7. 如申請專利範圍第6項之半導體積體電路，其中前述p 通道MIS場效電晶體及η通道MIS場效電晶體之頂面及 側壁面的閘極寬度，係由先令前述p通道MIS場效電晶 體及η通道ΜIS場效電晶體的電流驅動能力大約相等而 予以設定者。 -26- 1286414 8 .如申請專利範圍第6或7項之半導體積體電路，其中前 述限幅器電路係由前述P通道MIS電晶體及η通道MIS 電晶體所形成之CMOS電路所構成者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6996858B2 (ja) 2017-03-29 2022-01-17 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
KR102034371B1 (ko) * 2018-02-12 2019-10-18 이태순 병원성 미생물에 대한 항균 활성을 갖는 신균주 락토바실러스 브레비스 bnt 11 및 이의 용도

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5475342A (en) * 1993-04-19 1995-12-12 Nippon Telegraph And Telephone Corporation Amplifier for stably maintaining a constant output
JP3262887B2 (ja) * 1993-04-19 2002-03-04 日本電信電話株式会社 リミッタ増幅器
JP3173268B2 (ja) * 1994-01-06 2001-06-04 富士電機株式会社 Ｍｉｓ電界効果トランジスタを備えた半導体装置
US5923203A (en) * 1997-04-08 1999-07-13 Exar Corporation CMOS soft clipper
JP4017248B2 (ja) * 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
JP3802239B2 (ja) * 1998-08-17 2006-07-26 株式会社東芝 半導体集積回路
JP2002118255A (ja) * 2000-07-31 2002-04-19 Toshiba Corp 半導体装置およびその製造方法
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
JP3993473B2 (ja) * 2002-06-20 2007-10-17 株式会社ルネサステクノロジ 半導体集積回路装置
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof

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