KR100769067B1 - Ｍｉｓ 트랜지스터 및 ｃｍｏｓ 트랜지스터 - Google Patents

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다다히로 오미
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Abstract

반도체 기판의 주면에 대하여, 표면이 적어도 2 개의 상이한 결정면을 갖는 볼록부 (704, 910B) 를 갖는 반도체 기판 (702, 910), 볼록부의 표면을 구성하는 결정면 각각의 적어도 일부를 커버하는 게이트 절연막 (708, 920B), 그 게이트 절연막을 경유하여 결정면 각각에 형성되는 게이트 전극 (706, 930B), 각각의 결정면에 면하여 볼록부에 형성되고 게이트 절연 전극의 양측에 형성되는 동일한 도전형의 확산 영역 (710a, 710b, 910c, 910d) 을 포함하며, 실리콘 기판에 형성되는 MIS 트랜지스터가 개시되어 있다. 이러한 구성을 가짐으로써, MIS 트랜지스터는 장치 면적의 증가를 억제하면서 증가된 채널 폭을 가질 수 있다.

Description

ＭＩＳ 트랜지스터 및 ＣＭＯＳ 트랜지스터{MIS TRANSISTOR AND CMOS TRANSISTOR}
기술분야
본 발명은 MIS (Metal-Insulator-Semiconductor) 트랜지스터의 게이트 폭을 조정하는 기술에 관한 것이다.
배경기술
MIS (Metal-Insulator-Semiconductor) 트랜지스터는 종래부터 반도체 장치로서 공지되어 있다.
MIS 트랜지스터에 구성되는 게이트 절연물의 다양한 제조 방법이 존재하며, 일례로는, 산소 분자 및 물 분자를 사용하여 대략 800℃ 이상의 열산화 처리를 실시하는 열산화 기술이 있다.
그러한 열산화 기술에 의하면, 게이트 절연물을 형성하는 열산화 프로세스의 프리프로세스 (preprocess) 로서, 유기물, 금속, 및 파티클 (particle) 과 같은 표면 부착 오염물을 제거하기 위한 프로세싱을 행한 후, 묽은 불산 (hydrofluoric acid) 및 수소 첨가수를 이용하여 세정하여, 게이트 절연물이 형성될 실리콘 기판 (게르마늄과 같이 다른 반도체 기판이 존재함) 의 표면 상의 실리콘 미결합수 (dangling bonds) 가 수소에 의해 종단되며, 실리콘 기판의 표면 상의 자연 산화막 형성을 억제하여, 청정한 표면을 갖는 실리콘 기판이 후속 열산화 프로세스에 도입 된다.
이러한 열산화 프로세스에서는, 아르곤 (At) 과 같은 불활성 가스 분위기 (atmosphere) 에서 실리콘 기판의 가열이 수행된다. 이러한 가열 프로세스에 있어서, 실리콘 기판의 표면 상의 실리콘 미결합수를 종단시키는 표면-종단 수소가 약 600℃ 이상의 온도로 제거되며, 산소 분자 또는 물 분자가 도입되는 분위기에서, 실리콘 기판의 표면의 산화는 약 800℃ 이상의 온도에서 수행된다.
이러한 열산화 기술을 이용하여 실리콘 기판의 표면 상에 실리콘 산화막이 형성될 경우, 그 표면이 (100)면 방위의 결정면 (crystal plane) 인 실리콘 기판에 있어서, 산화막/실리콘 계면 특성, 산화막의 내압 특성, 누설 전류 특성 등이 양호하게 된다. 상기 열산화 기술에 대한 또 다른 기술 또한 동등한 효과를 산출해야 한다.
또한, 실리콘 기판에 대하여 MIS 트랜지스터를 구성할 시, 상기 열산화 기술과 같은 기술에 기초하여, (100)면이 주면인 실리콘 기판의 표면 ((100)면) 상에 게이트 절연물이 형성되며, 그 절연물은 MIS 구성을 갖는 트랜지스터 (p-채널 MIS 트랜지스터나 n-채널 MIS 트랜지스터) 에 구성된다.
또한, 상기 열산화 기술과 같은 기술을 이용하여 게이트 절연물 상에 산화막을 형성함으로써, p-채널 MOS (Metal-Oxide-Semiconductor) 트랜지스터 및 n-채널MOS 트랜지스터를 포함하는 상보형 MOS 트랜지스터 (이하, CMOS 트랜지스터라고 지칭함) 가 실리콘 기판의 (100)면 상에 집적될 수 있다.
한편, 특유의 게이트 구성의 MOS 트랜지스터를 갖는 반도체장치가 점점 더 나타나고 있다.
이들 장치의 일예로는, 반도체 기판 상에 형성된 볼록부의 하나의 결정면 ((100)면) 에 상기 열산화 프로세싱을 적용하여 게이트 절연물을 형성하고, 반도체 기판의 볼록부의 측벽면에 채널을 형성함으로써 구성되는 단일 도전형 (p-채널 또는 n-채널) MOS 트랜지스터가 있다 (일본 공개특허공보 제 2002-110963 호).
일반적으로, 하나의 결정면 ((100)면) 에 대하여 게이트 절연물을 형성함으로써 구성되는 MIS 트랜지스터에 게이트 전압이 인가될 경우, 실리콘 기판 내에 채널이 형성된다. 그때, 그 채널의 폭은, 하나의 결정면을 따라 형성된 채널을 통과하는 전자 또는 정공의 이동 방향과 직교하는 방향의 길이에 의해 제공된다.
상기 MIS 트랜지스터의 전류 구동 능력을 향상시키기 위하여, 상기 채널의 전자 전송 또는 정공 전송이 향상될 필요가 있으며, 이것을 실현하기 위하여, 상기 채널 폭을 길게 하고, 그 채널 내에서 전자 및 정공의 낭비를 감소시키도록 하는 설계가 요구된다.
특허문헌 1: 일본 공개특허공보 제 2002-110963 호
그러나, MIS 트랜지스터의 일반적인 구성에서는, 채널 폭이 증가함에 따라 MIS 트랜지스터의 소자 면적도 증가하기 때문에, 반도체 기판 상의 소자의 집적도를 향상시키기가 어렵게 된다. 일본 공개특허공보 제 2002-110963 호에 개시되어 있는 기술을 채용한 경우, 채널이 형성되는 반도체 기판 볼록부에 의해 표시되는 면 방위에 의존하여 잉여 전자 및 정공이 낭비되며, 채널 폭의 각 단위 길이용으로 사용되는 트랜지스터를 구동시키기 위해서 유효한 에너지량이, 예를 들어, (100) 결정면에서 최적이더라도, 다른 결정면에서는 현저히 저감된다.
CMOS 트랜지스터를 구성할 경우에, 전자 이동도는 정공 이동도보다 2배 또는 3배 더 큰 값을 가지며, 이에 따라, 전류 구동 능력을 서로 일치시키기 위하여, 작은 전류 구동 능력을 갖는 p-채널 MOS 트랜지스터의 소자 면적을 n-채널 MOS 트랜지스터의 소자 면적보다 더 크게 하여, p-채널 MOS 트랜지스터의 채널 폭이 커지게 한다. 반대로, 소자 면적을 일치시키려고 할 시에, 채널 폭은 동일하게 되며, 따라서, 전류 구동 능력은 일치하지 않는다.
발명의 개시
본 발명의 목적은, 소자 면적의 증대를 억제함과 동시에 채널 폭을 증가시킬 수 있고, 또한, 채널에서의 채널 폭의 각 단위 길이에 대한, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 저하를 억제할 수 있는 MIS 트랜지스터를 제공하는 것이며, 본 발명의 다른 목적은, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 소자 면적이 동일하며 전류 구동 능력 또한 일치하는 CMOS 트랜지스터를 제공하는 것이다. MIS 트랜지스터는 다음의 구성을 가진다.
본 발명의 MIS 트랜지스터의 일 양태는, 반도체 기판 상에 형성되는 MIS 트랜지스터로서, 표면이 적어도 2 개의 상이한 결정면인 볼록부를 주면에 대하여 갖는 반도체 기판, 그 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물, 반도체 기판으로부터 전기적으로 절연되도록 게이트 절연물에 의해 구성되고, 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극, 및 볼록부의 표면 을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 볼록부에 형성되고, 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역 (예를 들어, n형 또는 p형의 도전형, 그리고, 단일 도전형 확산 영역은 상기 게이트 전극의 양측에 형성되는 영역이 동일한 도전형의 확산 영역을 가짐을 의미함) 을 포함한다.
이 때, 게이트 전극의 양측에 개별적으로 형성된 단일 도전형 확산 영역 사이에서 게이트 절연물을 따라 생성되는 채널의 채널 폭은, 상기 적어도 2 개의 상이한 결정면을 따라 생성되는 각 채널의 채널 폭의 총합으로 표시되는 것이 바람직하다.
또한, 게이트 절연물은, 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하여, 상기 적어도 2 개의 상이한 결정면이 연속적으로 커버되게 하는 것이 바람직하다.
본 발명의 MIS 트랜지스터의 다른 양태는, 반도체 기판 상에 형성되는 MIS 트랜지스터로서, 표면이 적어도 2 개의 상이한 결정면인 볼록부를 주면에 대하여 갖는 반도체 기판, 주면 및 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물, 반도체 기판으로부터 전기적으로 절연되도록 게이트 절연물에 의해 구성되어, 주면 및 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극, 및 주면 및 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 볼록부에 형성되고, 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역을 포함한다.
이 때, 주면을 따라 생성되는 채널의 채널 폭은, 상기 적어도 2 개의 결정면 중 주면과 상이한 결정면을 따라 생성되는 채널의 채널 폭으로 보충될 수도 있다.
상기 게이트 절연물은, 주면 및 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하여, 주면 및 상기 적어도 2 개의 상이한 결정면이 연속적으로 커버되게 하는 것이 바람직하다.
또한, 상기 각 양태의 MIS 트랜지스터는 단일 트랜지스터를 포함하는 것이 바람직하다.
또한, 상기 각 양태의 MIS 트랜지스터는, 반도체 기판이 실리콘 기판이며, 주면 및 상기 적어도 2 개의 상이한 결정면이 (100)면, (110)면 및 (111)면으로부터의 임의의 2 개의 상이한 결정면인 것을 특징으로 하는 구성을 갖는 것이 바람직하다.
이러한 구성에 의해, MIS 트랜지스터의 게이트 절연물을 따라 생성되는 채널은 상기 적어도 2 개의 상이한 결정면을 따라 생성된다. 이러한 구성을 갖는 MIS 트랜지스터에 있어서, 그 소자면적을 직접적으로 확대하는 결정면과 상이한 방향에서 채널 폭이 획득될 수 있다. 게이트 절연물을 따라 생성되는 채널에서, 채널 폭의 각 단위 길이에 대하여, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 감소를 억제할 수 있다.
또한, 상기 각 양태의 MIS 트랜지스터에 있어서, 실리콘 기판의 표면을 소정의 불활성 가스의 플라즈마에 노출시켜 수소를 제거함으로써 게이트 절연물이 형성되며, 실리콘 기판과 게이트 절연물의 계면에서의 수소 함유량은 면 밀도 단위로 1011/cm2 이하인 것이 바람직하다.
이러한 구성은, 게이트 절연물을 따라 생성되는 채널에서, 채널 폭의 각 단위 길이에 대하여, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 감소의 억제를 가능케 한다.
또한, 볼록부를 따르는 채널의 형성에 의해, 트랜지스터 특성에 있어서의 포화 영역에서의 핀치-오프 (pinch-off) 포인트 (채널 캐리어 밀도가 대략 0 이 되는 포인트) 의 시프트에 의해 야기되는 실효 게이트 길이의 감소 및 드레인 전류의 증가라는 채널 길이 변조 효과를 억제할 수 있다.
본 발명의 CMOS 트랜지스터의 일 양태는, n-채널 MOS 트랜지스터가 오직 반도체 기판의 주면에 대해서만 형성되는 것으로 가정하고, 상기 각 양태의 MIS 트랜지스터에 있어서, p-채널 MOS 트랜지스터는, 게이트 절연물을 산화막으로서 포함하고, 단일 도전형 확산 영역을 p형 확산 영역으로서 포함한다.
본 발명의 CMOS 트랜지스터의 다른 양태는, n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터가 (100)면을 그 주면으로서 갖는 실리콘 기판 상에 구성되는 것으로 가정하며, n-채널 MOS 트랜지스터는, 주면의 일부만을 커버하는 게이트 산화막, 실리콘 기판으로부터 전기적으로 절연되도록 게이트 산화막에 의해 주면에 구성되는 게이트 전극, 및 주면에 면하여 실리콘 기판에 형성되고, 게이트 전극의 양측에 형성되는 n형 확산 영역을 포함하며, p-채널 MOS 트랜지스터는, 상술한 각 양태의 MIS 트랜지스터에서 단일 도전형 확산 영역에 상당하는 p형 확산 영역, 상술 한 각 양태의 MIS 트랜지스터에서 게이트 절연물에 상당하는 게이트 산화막, 및 (100) 결정면을 포함하며, 제 2 의 결정면은 상술한 각 양태의 MIS 트랜지스터에서 상기 적어도 2 개의 결정면에 대응하는 (110) 결정면이다.
p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 전류 구동 능력이 서로 동일하고, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 소자면적이 동일하도록 상기 CMOS 트랜지스터의 각 양태를 구성하는 것이 바람직하다.
이러한 구성에 의해, CMOS 트랜지스터의 소자 면적을 직접적으로 크게 하는 p-채널 MOS 트랜지스터에 있어서, CMOS 트랜지스터의 소자 면적을 직접적으로 크게 하는 결정면과는 상이한 방향으로 배향된 결정면에 게이트 절연물이 형성될 수 있다. 그러한 이유로, p-채널 MOS 트랜지스터에 있어서, 게이트 절연물을 따라 생성되는 채널의 채널 폭은, 소자 면적을 직접적으로 크게 하는 방향과 상이한 방향으로 생성될 수 있다. 또한, p-채널 MOS 트랜지스터의 전류 구동 능력과 n-채널 MOS 트랜지스터의 전류 구동 능력은, MOS 트랜지스터들 간의 소자 면적을 변동시키지 않고도 일치될 수 있다.
p-채널 MOS 트랜지스터에 있어서 상기 적어도 2 개의 상이한 결정면을 따라 채널 폭이 획득될 수 있기 때문에, 오직 주면 상에 형성되는 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터의 소자 면적 및 전류 구동 능력을 대략적으로 일치시키는 것이 가능하다.
도면의 간단한 설명
본 발명은 첨부도면과 함께 다음의 상세한 설명으로부터 더 명백하게 된다.
도 1 은 라디얼 라인 슬롯 안테나를 사용한 플라즈마 프로세싱 장치의 일예를 나타낸 단면도이다.
도 2 는 적외선 분광기에 의해, 도 1 의 실리콘 기판 (103) 표면 상의 실리콘-수소 결합의 분석 결과이다.
도 3 은 프로세싱 챔버 내의 Kr/O2 의 압력비를 97/3 으로 유지하면서, 도 1 의 프로세싱 챔버 (101) 내의 가스압력이 변경될 경우에 형성되는 산화막의 두께와 프로세싱 챔버 내의 압력 간의 관계이다.
도 4 는 Kr/O2 플라즈마 산화막의 성장 레이트를 건식 열산화막의 성장 레이트와 비교하는 도면이다.
도 5 는 Kr/O2 플라즈마 산화막의 계면준위 밀도 (Dit at midgap) 를 건식 열산화막의 계면준위 밀도와 비교하는 도면이다.
도 6 은 p-채널 MOS 트랜지스터의 구성의 일예이다.
도 7 은 도 6 으로부터 추출된 일부의 도면이다.
도 8 은 CMOS 트랜지스터의 구성의 일예이다.
도 9 는 도 8 로부터 추출된 일부의 도면이다.
도 10a 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
도 10b 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
도 10c 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
발명의 실시를 하기 위한 최선의 형태
다음 설명에서는, 본 발명의 바람직한 실시형태의 세부사항을 첨부도면을 참조하여 설명한다.
본 발명의 실시형태의 트랜지스터는 MIS (Metal-Insulator-Semiconductor) 구성을 가진다.
MIS 트랜지스터의 게이트 절연물은, 일본 공개특허공보 제 2002-261091 호에 개시된 바와 같이, MIS 트랜지스터의 박형의 게이트 절연물이 고성능의 전기적 특성을 갖게 형성되는 게이트 절연물 박막 형성 기술에 기초하여 형성된다.
우선, MIS 트랜지스터의 게이트 절연물 박막 형성 방법을 설명한다.
MIS 트랜지스터의 게이트 절연물의 유형에 관해서는, 일본 공개특허공보 제 2002-261091 호에 개시된 산화막, 질화막, 산질화막과 같이 다양하게 존재하며, 또한, 반도체 기판의 경우, 실리콘 및 게르마늄과 같이 상이한 결정면을 갖는 반도체 기판 등으로 다양하다. 임의의 상기 게이트 절연물 또는 반도체 기판이 본 발명의 실시형태에서 이용될 수 있지만, 설명의 이해를 쉽게 하기 위해서, 다음의 설명에서는, 반도체 기판으로서 (100) 결정면, (110) 결정면, 및 (111) 결정면 중 적어도 2 개의 결정면의 표면을 갖는 실리콘 (Si) 기판, 및 게이트 절연물로서 산화막을 갖는 MOS (Metal-Oxide-Semiconductor) 구성의 트랜지스터를 예로 취한다.
도 1 은 라디얼 라인 슬롯 안테나를 사용한 플라스마 프로세싱 장치 (100) 의 일예를 나타낸 단면도이다.
게이트 절연물 박막 형성 방법에 있어서, 실리콘 표면의 미결합수 (dangling bond) 를 종단시키는 수소를 제거하기 위하여, 표면 종단 수소 제거 프로세싱 및 산화 프로세싱이, 후속적인 산화막 형성 프로세스에서 플라즈마 여기 가스로서 Kr 를 사용하여, 동일한 프로세싱 챔버 내에서 순차적으로 실행된다.
우선, 진공 용기 (프로세싱 챔버; 101) 를 진공으로 하고, 샤워 플레이트 (102) 로부터 아르곤 (Ar) 가스가 유입되고, 그 후, 유입된 가스는 크립톤 (Kr) 가스로 변경된다. 진공 프로세싱 챔버 (101) 내의 압력은 약 133Pa (1Torr) 로 설정한다.
다음으로, 실리콘 기판 (103) 은, 가열 기구를 가지는 샘플 홀더 (sample holder; 104) 에 위치시키고, 샘플의 온도는 약 400℃ 로 설정한다. 만약 실리콘 기판 (103) 의 온도가 200~550℃ 의 범위 내이면, 아래에서 설명되는 결과는 거의 동일하다. 실리콘 기판 (103) 은 직전의 사전처리 프로세싱 단계에서 묽은 불산 (hydrofluoric acid) 세정으로 처리되며, 그 결과, 표면 상의 실리콘 미결합수는 수소로 종단된다.
다음으로, 2.45 GHz 의 마이크로파가 동축 도파관 (105) 으로부터 라디얼 라인 슬롯 안테나 (106) 에 제공되며, 마이크로파는 라디얼 라인 슬롯 안테나 (106) 로부터, 프로세싱 챔버 (101) 의 벽면의 일부에 구성된 유전체판 (107) 을 경유하여, 프로세싱 챔버 (101) 에 방출된다. 방출된 마이크로파는 샤워 플레이트 (102) 로부터 프로세싱 챔버 (101) 에 유입된 Kr 가스를 여기시키며, 고밀도의 Kr 플라즈마가 샤워 플레이트 (102) 바로 아래에 형성된다. 공급된 마이크로파의 주파수가 대략 900MHz 내지 10GHz 범위 내에 있으면, 아래에서 설명되는 결과는 거의 동일하다.
도 1 에 도시된 구성에서, 샤워 플레이트 (102) 와 기판 (103) 간의 거리는 본 실시형태에서 6cm 로 설정한다. 둘 간의 더 짧은 거리는 더 고속의 막 형성을 가능케 한다.
비록 본 실시형태는 라디얼 라인 슬롯 안테나를 갖는 플라즈마 장치를 이용한 막 형성의 예를 도시하고 있지만, 프로세싱 챔버 내에 마이크로파를 방출함으로써 플라즈마를 여기하기 위해 다른 방법이 이용될 수 있다.
Kr 가스에 의해 여기된 플라즈마에 실리콘 기판 (103) 을 노출시킴으로써, 실리콘 기판 (103) 의 표면은 저에너지의 Kr 이온 조사 (irradiation) 를 수신하고, 그 표면 상의 종단 수소가 제거된다.
도 2 는 적외선 분광기에 의한 실리콘 기판 표면 상의 실리콘-수소 결합을 분석한 결과를 도시한 것이며, 133Pa (1Torr) 의 압력 하에서 1.2W/cm2 의 전력 밀도를 갖는 마이크로파를 프로세싱 챔버 (101) 에 방출함으로써 여기되는 Kr 플라즈마에 의한, 실리콘 표면 상의 종단 수소의 제거 효과를 나타낸 것이다.
도 2 에 대한 참조는, 단지 1초의 Kr 플라즈마 조사가, 실리콘-수소 결합의 특성인 2100cm- 1 의 파수 근방의 광학 흡수의 대부분을 소멸시키고, 약 30초의 조사에 의해, 광학 흡수가 거의 완전히 소멸하는 것을 나타낸다. 즉, 약 30초의 Kr 플라즈마 조사는, 실리콘 표면을 종단시키는 수소를 제거할 수 있다. 본 실시형태에서는, Kr 플라즈마 조사가 1분 동안 계속되어, 표면 상의 종단 수소를 완전히 제거한다.
다음으로, 97/3의 분압비를 갖는 Kr/O2 가스 혼합물이 샤워 플레이트 (102) 로부터 유입된다. 이 때, 프로세싱 챔버 내의 압력은 약 133Pa (1Torr) 에서 유지된다. Kr 가스와 O2 가스가 믹싱되는 고밀도 여기 플라즈마 내에서, 중간 여기 상태에 있는 Kr* 과 O2 분자가 충돌하여, 다량의 원자형 (atomic) 산소 0* 를 효율적으로 발생시킨다.
본 실시형태에서는, 실리콘 기판 (103) 의 표면이 이 원자형 산소 0* 에 의해 산화된다. 본 박막 형성 방법의 이용은, 약 400℃ 의 매우 낮은 온도에서 원자형 산소에 의한 산화 프로세싱을 가능케 한다. Kr*-O2 의 충돌 기회를 증가시키기 위하여, 프로세싱 챔버가 고압을 갖는 것이 바람직하지만, 너무 높으면, 발생된 0* 가 서로 충돌하고, 다시 O2 분자가 된다. 따라서, 최적의 가스 압력이 존재한다.
도 3 은, 프로세싱 챔버 내의 Kr/O2 의 압력비를 97/3 으로 유지하면서, 프로세싱 챔버 (101) 내의 가스 압력이 변경되는 경우에, 형성된 산화막의 두께와 프로세싱 챔버 내의 압력 간의 관계를 도시한 것이다. 도 3 에서, 실리콘 기판 (103) 의 온도는 400℃ 로 설정하고, 산화 프로세싱이 10 분 동안 실행된다.
도 3 에 대한 참조는, 프로세싱 챔버 (101) 내의 압력이 약 133Pa (1Torr) 일 경우에 산화 레이트가 최고이며, 따라서, 이 압력 또는 이 압력 근방의 압력 조건이 최적임을 나타낸다. 그 최적의 압력은, 실리콘 기판 (103) 의 면 방위 (orientation) 가 (100)면일 경우로 제한되지 않으며, 임의의 면 방위를 갖는 임의의 실리콘 표면에 대해서도 동일하다.
원하는 막 두께의 실리콘 산화막이 형성될 경우에, 마이크로파 전력의 인가는 중지되고, 그 후, 플라즈마 여기가 종료된다. 또한, Kr/O2 가스 혼합물은 Ar 가스로 대체되며, 그 후, 산화 프로세스가 완료된다. Ar 가스는, 본 프로세스 전후에서, Kr 보다 저렴한 퍼지 (purge) 가스로서 이용된다. 본 프로세스용으로 사용된 Kr 가스는 회수 및 재이용된다.
상기 Kr/O2 플라즈마 산화막 형성에 후속하여, MOS 트랜지스터 및 커패시터를 포함하는 반도체 집적회로 장치가 널리 공지된 전극 형성 프로세스, 보호막 형성 프로세스, 및 수소 소결 프로세싱 프로세스 등 이후에 완성될 수 있다.
상기의 절차에 의해 형성되는 3nm 두께의 실리콘 산화막 내의 면 밀도 단위의 수소 함유량이 열 탈착 (thermal desorption) 분석에 의해 측정되었을 경우, 그 결과는 약 1012/cm2 이하였다. 특히, 낮은 누설 전류를 갖는 산화막에 있어서, 실리콘 산화막 내의 면 밀도 단위의 수소함유량은 약 1011/cm2 이하로 확인되었다. 비교에 의해, 산화막 형성 전에 Kr 플라즈마에 노출되지 않은 산화막은 면 밀도 단위로 1012/cm2 을 초과한 수소를 함유하였다.
상기 절차에 의해 형성되는 실리콘 산화막을 박리한 후의 실리콘 표면의 조도 (roughness) 와 산화막 형성 전의 실리콘 표면의 조도를 원자력 현미경에 의해 측정해서 비교하면, 실리콘 표면의 조도는 변경되지 않고 유지됨이 확인되었다. 즉, 실리콘 표면은, 종단 수소의 제거 및 산화 이후에도, 그 조도가 증가하지 않는다.
본 게이트 절연물 박막 형성 방법에 의하면, MOS 트랜지스터의 게이트 절연물로서 형성되는 실리콘 산화막과 실리콘 기판 간의 계면에 잔류하는 수소가 제거되어, 그 계면이 평탄화된다. 이러한 평탄화에 의해, 그 계면에서의 저 계면준위 밀도가 달성될 수 있으며, 게이트 절연물이 박막화되더라도, 양호한 전기적 특성 (낮은 누설 전류 특성, 저 계면준위 밀도, 고 내압성, 고 핫 캐리어 (hot carrier) 내성, 일정한 임계값 전압 특성 등) 이 획득될 수 있다. 또한, 임의의 면 방위를 갖는 게이트 절연물의 경우에, 양호한 전기적 특성이 그 면 방위로부터 여전히 획득될 수 있다.
본 발명의 실시형태의 일예로서, 후술되는 3차원 구성을 갖는 MOS 트랜지스터의 유효성을 나타내기 위하여, 이하, 상기 상이한 면 방위 (결정면) 의 분석 결과의 일예를 설명한다.
도 4 는 건식 열산화막의 성장 레이트와 비교하여, 도 1 의 플라스마 프로세싱 장치 (100) 에 의해, 실리콘 기판의 (100)면, (111)면, 및 (110)면을 산화할 경우의 Kr/O2 플라즈마 산화막의 성장 레이트를 도시한 것이다.
도 4 에 대한 참조는, Kr/O2 플라즈마 산화막이 건식 열산화막보다 훨씬 더 높은 성장 레이트를 산출하며, 활성 원자형 산소 0* 를 이용한 Si 기판의 산화가 효율적으로 진행함을 나타낸다. 또한, 도 4 로부터, Kr/O2 플라즈마 산화막에서는, Si 원자의 면 밀도가 (100)면보다 더 큰 (111)면 및 (110)면의 경우에, (100)면의 경우보다 더 낮은 성장 레이트가 산출됨을 알 수 있다. 이것은, 재료 공급 레이트 결정 프로세스로부터 유도되는 결과와 일치하며, 따라서, 그 결과는, 이와 같은 방식으로 형성된 플라즈마 산화막이 우수한 막 품질을 가짐을 시사한다.
반대로, Si 기판의 (111)면 및 (110)면 상에 건식 열산화막을 형성한 경우에는, 산화막의 성장 레이트가 (100)면 상에 건식 열산화막을 형성했을 경우의 성장 레이트보다 더 높아, (111) 면 및 (110)면 상에 형성된 건식 열산화막의 막 품질이 열등함을 시사한다.
도 5 는 상기와 같이 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도와 건식 열산화막의 계면준위 밀도의 비교 결과를 도시한 것이다.
도 5 에 대한 참조는, 실리콘의 (100)면 상에 형성된 Kr/O2 플라즈마 산화막과 실리콘의 (111)면 및 실리콘의 (110)면 상에 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도가 모두 실리콘의 (100)면 상에 형성된 건식 열산화막의 계면준위 밀도보다 더 낮으며, 매우 고품질의 산화막이 획득될 수 있음을 나타낸다.
반대로, 실리콘의 (111)면 및 실리콘의 (110)면 상에 형성된 건식 열산화막은 도 4 의 결과로부터 예측된 바와 같이 매우 큰 계면준위 밀도를 가지며, MOS 트랜지스터의 게이트 절연물로서 사용될 경우에, 캐리어의 캡쳐에 의한 임계값 전압의 변경 및 게이트 누설 전류의 증가와 같은 다양한 문제가 야기될 수도 있다.
이러한 방식으로, MOS 트랜지스터의 게이트 절연물의 형성 수단에 게이트 절연물 박막 형성 방법을 적용함으로써, 실리콘 기판의 (100)면 뿐만아니라 실리콘 기판의 (110)면 및 실리콘 기판의 (111)면에 대하여 게이트 절연물을 형성하는 것의 유효성이 본 발명의 실시형태에서 시사된다.
다음의 설명에서, 상술된 효과에 의해 지지되는 본 발명의 실시형태의 MIS 트랜지스터의 구성에 대해서 상세히 설명한다. 도 6 및 도 7 은 3차원의 p-채널 MOS 트랜지스터의 구성예이다.
도 7 은 도 6 으로부터 추출된 일부의 도면이다.
도 6 에 도시되어 있는 p-채널 MOS 트랜지스터 (700) 는, 도 7 에 도시된 바와 같이 p형 영역이 형성된 (100)면을 주면으로 갖는 Si 기판 (702) 상에 형성된다.
도 7 에 도시된 바와 같이, 폭이 W 이고 높이가 H 인 볼록부 (704) 가 Si 기판 (702) 의 p형 영역에 형성된다. 도 7 에서와 같이, 볼록부 (704) 의 상면 (top plane) 은 (100)면에 의해 정의되며, 양 측벽면은 (110)면에 의해 정의된다.
실리콘 산화막은, 도 1 에서 설명한 플라즈마 프로세싱 장치 (100) 에 의해, 도 6 의 Si 기판 (702) 상에 균등하게 형성되며, 그 막의 상부에는, 도 6 에 도시된 폴리실리콘 게이트 전극 (706) 이 Si 기판 (702) 의 p형 영역에 형성된다. 또한, 게이트 전극 (706) 의 패터닝에 후속하여, 실리콘 산화막의 패터닝도 수행되며, 게이트 절연물 (708) 은, 게이트 전극 (706) 에 대응하도록, 도 6 에 도시된 굵은 실선과 파선으로 둘러싸인 영역에 형성된다.
또한, 도 6 에 도시된 바와 같이, 도 6 의 p-채널 MOS 트랜지스터 (700) 에서, 상기 볼록부 (704) 를 포함하는 p형 확산 영역 (710a 및 710b) 은, 게이트 전극 (706) 을 자기-정렬 마스크로서 사용하여 p형 불순물을 이온 주입함으로써, 게이트 전극 (706) 의 양측에 형성된다. 그 결과, Si기판 (702) 상의 상기 p형 영역에 p-채널 MOS 트랜지스터 (700) 가 형성된다.
본 실시예에서 설명되는 p-채널 MOS 트랜지스터 (700) 는 게이트 길이 L 를 가지며, 게이트 전극 (706) 은, 볼록부 (704) 의 양측에서 W'/2 의 게이트 폭에 대하여, Si기판 (702) 의 평탄부를 커버한다. 따라서, 볼록부 (704A) 의 상부를 포함하여 게이트 전극 (706) 의 (100)면 상에서의 게이트 폭은 W+W' 로 표현된다. 한편, 게이트 전극 (706) 의 (110)면 상에서의 게이트 폭은 양 측벽에 형성되며, 따라서, 2H 로 표현된다.
상기 구성의 그 p-채널 MOS 트랜지스터에 전압이 인가될 경우, 정공이 이동하는 채널은, 음영 영역으로 나타낸 바와 같이, 게이트 절연물 (708) 을 따라 Si 기판 (702) 에서 생성된다.
상기 구성에 의하면, p형 영역에 형성되는 p-채널 MOS 트랜지스터 (700) 의 전류 구동 능력은 μp1(W+W')+2μp2H 로 표현되며, 여기서, μp1 은 (100)면의 정공 이동도를 나타내며, μp2 는 (110)면의 정공 이동도를 나타낸다.
본 실시예에 도시된 p-채널 MOS 트랜지스터의 구성은, 주면인 (100)면 이외의 결정면을 구성하기 위하여, 2 개의 측벽을 갖는 볼록 구성을 갖지만, 오직 하나 의 측벽을 포함하는 구성일 수도 있다.
W' 이 H 보다 충분히 더 작아지도록 게이트 폭을 구성함으로써 소자 면적을 충분히 작게 할 수 있다. 이 경우, 채널 폭은 H 와 W의 길이에만 의존한다.
상기와 같이 구성된 p-채널 MOS 트랜지스터에 있어서, 상이한 면 방위를 갖는 반도체 기판과 게이트 절연물 간의 계면 각각에서, 저 계면준위 밀도 (Dit at midgap) 가 달성되며, 플릭커 (flicker) 잡음이 감소될 수 있다. 또한, 도 6 에서 음영 영역으로 나타낸 채널 구성을 가정함으로써, 채널 길이 변조 효과를 감소시키는 것이 가능하며, 따라서, 양호한 전기적 특성을 안정적으로 획득할 수 있다. 그러한 볼록 구성을 갖는 MOS 트랜지스터는, 각각의 소자에서의 전기적 특성의 변동을 감소시키는 안정된 소자이다.
또한, 3차원 구성을 갖는 그러한 p-채널 MOS 트랜지스터에서, p-채널 MOS 트랜지스터의 게이트 폭은 반도체 기판의 주면 (예를 들어, (100)면) 뿐만아니라, 상술한 바와 같이, 다른 방향으로 배향된 결정면 (예를 들어, (110)면) 에 대하여 획득될 수 있다. 또한, 게이트 폭은, 주면을 사용하지 않고, 볼록부 자체만으로부터 획득될 수도 있다. 따라서, 게이트 절연물을 따라, p형 확산 영역 (710a 및 710b) 사이에서 발생되는 채널은 주면 이외의 다른 결정면에서도 생성된다.
상술한 바와 같이, 채널의 전기적 특성이 임의의 결정면에 대해서도 양호 (즉, 채널 폭의 단위 길이 당, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 저감이 억제됨) 하기 때문에, W+W' 의 값 대신에, H 에 대한 큰 값을 선택하고, 도 6 의 수직 방향에서 채널 폭을 획득함으로써, p-채널 MOS 트랜지스터의 소자 면적 을 실제로 작게 하는 것이 가능하다.
상기 구성예에서는, Si 기판의 (100)면이 주면이고, Si 기판의 (110)면이 측벽면이지만, (100)면, (110)면, 및 (111)면을 임의로 조합하여 트랜지스터를 구성할 수도 있으며, 임의의 조합으로부터도, 상기와 유사한 효과가 획득되어야 한다.
상기 구성예에서는, p-채널 MOS 트랜지스터를 설명하였지만, n-채널 MOS 트랜지스터 또한 3차원 구성 및 상기와 유사한 효과 모두를 포함할 수 있다.
다음으로, 작은 이동도를 갖는 p채널 MOS 트랜지스터에만 MOS 트랜지스터의 3차원 구성을 적용하는 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터를 설명한다.
도 8 및 도 9 는, p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터의 구성예이다.
도 9 는 도 8 로부터 추출된 일부의 도면이다.
도 8 의 CMOS 트랜지스터 (900) 는, 도 9 에 도시된 바와 같이 소자 분리 영역 (905) 에 의해 분리된 n형 영역 A 과 p형 영역 B 가 형성된 (100)면을 주면으로 갖는 Si 기판 (910) 상에 형성되며, 폭이 W1B 이고 양 측벽의 높이가 HB 인 볼록부 (910B) 는 p형 영역 B 에 형성된다. 도 9 로부터 명백한 바와 같이, 볼록부 (910B) 의 상면은 (100)면에 의해 정의되며, 그 측벽면은 (110)면에 의해 정의된다.
실리콘 산화막은, 도 1 에서 설명한 플라스마 프로세싱 장치 (100) 에 의해, 도 9 의 Si 기판 (910) 상에 균등하게 형성되며, 또한, 그 막 위에, 도 8 에 도시된 폴리실리콘 게이트 전극 (930A 및 930B) 이, 각각, 영역 A 및 영역 B 상에 형성된다. 또한, 게이트 전극 (930A 및 930B) 의 패터닝에 따라, 실리콘 산화막의 패터닝이 수행되며, 도 8 에 도시된 굵은 실선 및 파선으로 둘러싸인 면에, 게이트 전극 (930A) 에 대응하도록 게이트 절연물 (920A) 이 형성되고, 게이트 전극 (930B) 에 대응하도록 게이트 절연물 (920B) 이 형성된다.
또한, 도 8 의 CMOS 트랜지스터 (900) 에 있어서, 게이트 전극 (930A) 을 자기-정렬 마스크로서 이용하여 n형 불순물을 이온주입함으로써, n형 영역 A 에서, 게이트 전극 (930A) 의 양측에 n형 확산 영역 (910a 및 910b) 이 형성된다. 또한, p형 영역 B 에서는, 볼록부 (910B) 를 포함하는 p형 확산 영역 (910c 및 910d) 이 게이트 전극 (930B) 의 양측 상의 영역에 형성된다. 그 결과, Si 기판 (910) 상의, 상기 n형 영역 A 에는 n-채널 MOS 트랜지스터 (940A) 가 형성되고, 상기 p형 영역 B 에는 p-채널 MOS 트랜지스터 (940B) 이 형성된다.
본 실시예에 도시된 CMOS 트랜지스터 (900) 에서, n-채널 MOS 트랜지스터 (940A) 는 LgA 인 게이트 길이를 가지며, p-채널 MOS 트랜지스터 (940B) 는 LgB 인 게이트 길이를 가진다.
본 실시예에 도시된 n-채널 MOS 트랜지스터에 있어서, 도 8 에 도시된 바와 같이, 게이트 전극 (930A) 은 Si 기판 (910) 의 (100)면을 폭 WA 로 커버한다. 따라서, n-채널 MOS 트랜지스터의 게이트 폭은 WA 로 표현된다.
한편, p-채널 MOS 트랜지스터에 있어서, 게이트 전극 (930B) 은, 볼록부 (910B) 각각의 측에서, Si 기판 (910) 의 평탄부를 W2B/2 의 게이트 폭으로 커버한다. 그 결과, p-채널 MOS 트랜지스터에 있어서, 볼록부 (910B) 의 상부를 포함하여 게이트 전극 (930B) 의 (100)면 상에서의 게이트 폭은 W1B+W2B 로 표현되며, 게이트 전극 (930B) 의 (110)면 상에서의 게이트 폭은 양 측벽에 형성되어 있으므로, 2HB 로 표현된다.
상기 구성을 갖는 그러한 CMOS 트랜지스터에 전압이 인가될 경우, 도 8 의 음영 영역으로 표시한 바와 같이, n형 영역 A 에서는, 전자가 이동하는 채널이 게이트 절연물 (92OA) 을 따라 Si기판 (910) 에서 생성되며, p형 영역 B 에서는, 정공이 이동하는 채널이 게이트 절연물 (920B) 을 따라 Si기판 (910) 에서 생성된다.
상기 구성에 의하면, n형 영역 A 에 형성되는 n-채널 MOS 트랜지스터 (940A) 의 전류 구동 능력은 식μn1WA 로 표현되며, 여기서, μn1 은 (100)면의 전자 이동도를 나타낸다.
한편, p형 영역 B 에 형성되는 p-채널 MOS 트랜지스터 (940B) 의 전류 구동 능력은 식 μp1(W1B +W2B)+2μp2HB 로 표현되며, 여기서, μp1 은 (100)면의 정공 이동도를 나타내며, μp2 는 (110)면의 정공 이동도를 나타낸다.
또한, 본 실시예에 도시된 3차원 CMOS 트랜지스터 (900) 에 있어서, 식 μn1WA = μp1(W1B+W2B)+2μp2HB 를 만족하도록 p-채널 MOS 트랜지스터 (940B) 의 볼록부 (910B) 의 폭 및 높이를 설정함으로써, n-채널 MOS 트랜지스터 (940A) 의 전류 구동 능력은 p-채널 MOS 트랜지스터 (940B) 의 전류 구동 능력과 동일하게 설정될 수 있다.
특히, 그러한 구성에 있어서, WA=W1B+W2B, 및 LgA =LgB 인 조건을 갖는 상기 식을 만족하도록 볼록부 (910B) 의 높이 HB 를 설정함으로써, n-채널 MOS 트랜지스터 (940A) 의 소자 면적은 p-채널 MOS 트랜지스터 (940B) 의 소자 면적과 동일하게 될 수 있으며, 양자의 전류 구동 능력이 서로 동일하게 될 수 있다.
본 실시예에 도시된 p-채널 MOS 트랜지스터의 구성은, 주면인 (100)면 이외의 결정면을 구성하기 위하여, 2 개의 측벽을 갖는 볼록 구성을 갖지만, 오직 하나의 측벽을 포함하는 구성일 수도 있다.
상기와 같이 구성된 CMOS 트랜지스터에 있어서, 반도체 기판과 게이트 절연물의 계면에서 저 계면준위 밀도가 달성되며, 따라서, 플릭커 잡음이 감소될 수 있고, 양호한 전기적 특성이 안정적으로 획득될 수 있다. 이러한 이유로, 그 구성을 갖는 CMOS 트랜지스터는, 소자의 전기적 특성의 변동이 감소되어 안정된 소자가 된다. 좀더 구체적으로, n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터의 전류 구동 능력이 일치될 수 있으므로, 각각의 MOS 트랜지스터의 전기적 특성의 변동에 의해 야기되는 구동 능력의 저감 등이 억제될 수 있다.
또한, 3차원의 p-채널 MOS 트랜지스터를 갖는 CMOS 트랜지스터에서, p-채널 MOS 트랜지스터의 게이트 폭은 Si기판의 주면 (예를 들어, (100)면) 뿐만아니라, 상이한 방향으로 배향되는, 주면에 형성된 볼록부의 결정면(예를 들어, (110)면) 에 대하여 획득될 수 있다. 따라서, 게이트 절연물을 따라, p형 확산 영역 (910c 및 910d) 사이에서 생성되는 채널은 반도체 기판의 주면 뿐만아니라 다른 결정면에 대해서도 생성된다. 상기한 바와 같이, 상기 채널에서의 전기적 특성이 임의의 결정면에 대하여 양호 (즉, 채널 폭의 단위 길이 당, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 저감이 억제됨) 하기 때문에, W1B+W2B 의 값 대신에, HB 의 큰 값을 사용하고, 도 8 의 수직 방향에서 채널 폭을 획득함으로써, n-채널 MOS 트랜지스터의 소자 면적에 따라, p-채널 MOS 트랜지스터의 소자 면적을 작게 하는 것이 가능하다.
상기 구성예에서는, Si 기판의 (100)면이 주면이고, Si 기판의 (110)면이 측벽면이지만, (100)면, (110)면, 및 (111)면을 임의로 조합하여 트랜지스터를 구성할 수도 있으며, 임의의 조합으로부터도, 상기와 유사한 효과가 획득되어야 한다.
도 10a 내지 도 10c 는, 도 1 의 플라스마 프로세싱 장치 (100) 에 의해, 각각, 실리콘 기판의 (100)면, 실리콘 기판의 (111)면, 및 실리콘 기판의 (110)면 상에 실리콘 산화막이 형성되고, 그 실리콘 산화막을 게이트 절연물로서 갖는 p-채널MOS 트랜지스터가 형성되는 경우의 드레인 전압과 정규화 드레인 전류 간의 관계를 도시한 것이다. 도 10a 및 도 10b 는, 실리콘 산화막이 Kr/O2 플라즈마 프로세싱에 의해 형성되는 경우 및 실리콘 산화막이 건식 열산화 프로세싱에 의해 형성되는 경우의 모두를 나타낸 것이다. 그러나, 도 10c 에서는, 건식 열산화 프로세 싱에 의해 (110)면 상에 산화막이 형성되지 않기 때문에, 오직 Kr/O2 플라즈마 프로세싱에 의해 형성되는 게이트 산화막의 예가 도시되어 있다. 도 10a 의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 50㎛ 인 p-채널 MOS 트랜지스터에 관한 것이고, 도 10b 및 도 10c 의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 300㎛ 인 p-채널 MOS 트랜지스터에 관한 것이다.
도 10a 내지 도 10c 에 대한 참조는, (111)면 또는 (110)면과 같이, 실리콘의 (100)면을 제외한 임의의 결정면 상에 트랜지스터를 형성함으로써, p-채널 MOS 트랜지스터의 드레인 전류, 즉, 상호 컨덕턴스 또는 전류 구동 능력을 증가시키는 것이 가능하며, p-채널 MOS 트랜지스터가 실리콘의 (111)면 상에 형성될 경우에, (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.3배의 전류 구동력을 획득하는 것이 가능하며, 또한, p-채널 MOS 트랜지스터가 실리콘의 (110)면 상에 형성될 경우에는 (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.8배의 전류 구동력을 획득하는 것이 가능함을 나타낸다.
상기 데이터가 표시하는 바와 같이, 도 6 및 도 8 에서 상이한 면 방향으로 배향된 결정면을 이용하여 3차원으로 구성된 MOS 트랜지스터는 높은 전류 구동 능력을 가짐을 나타낸다.
상기 3차원의 MIS 트랜지스터 및 CMOS트랜지스터는 다양한 회로에 적용될 수 있다.
예를 들어, 본 발명의 실시형태의 CMOS 트랜지스터는 패스-트랜지스터 (pass-transistor) 회로, 인버터 회로, 푸쉬-풀 (push-pull) 증폭기 등에 적용될 수 있다. 그 경우, CMOS 트랜지스터에 구성되는 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터의 스위칭 특성 등을 정렬시키는 것이 가능하게 되며, 따라서, 그 트랜지스터에 의해 출력되는 출력 신호 왜곡을 실질적으로 감소시킬 수 있다.
또한, 예를 들어, 디지털 회로의 NAND 회로 및 NOR 회로로의 적용도 가능하다.
또한, CMOS 트랜지스터를 이용하지 않고, n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터가 상기 회로에 적용될 수도 있다.
본 발명의 실시형태의 MIS 트랜지스터 또는 CMOS 트랜지스터가 아날로그 회로에 적용될 수 있음은 명백하다.
상술한 바와 같이, 본 발명의 실시형태에 의하면, 소자 면적을 결정하는 소정의 결정면으로부터 돌출하여 형성되는 결정면에 대하여 채널 폭이 획득될 수 있다. 각각의 결정면을 따라 생성되는 채널에 있어서, 채널 폭의 단위 길이 당, 트랜지스터를 구동시키기 위해서 유효한 에너지량의 저감이 실질적으로 억제될 수 있다. 그 이유로, 소자 면적의 증대를 억제하면서, 추가적인 채널 폭의 획득이 실제로 가능하다.
또한, CMOS 트랜지스터의 소자 면적을 직접적으로 크게 하는 p-채널 MOS 트랜지스터의 소자 면적이 작게 됨에 따라, CMOS 트랜지스터의 사이즈를 감소시키는 것이 가능하다.
또한, p-채널 MOS 트랜지스터의 소자 면적이 n-채널 MOS 트랜지스터의 소자 면적에 근접하거나 동등하게 될 경우에, p-채널 MOS 트랜지스터의 소자면적을 확대하는 방향과는 상이한 방향에서 채널이 생성되기 때문에, 양자의 전류 구동 능력은 그 소자 면적을 변동시키지 않고도 일치시킬 수 있다.
본 발명은, 그 사상 및 범위를 벗어나지 않고, 여러가지 변형물을 구현하는 것으로 해석되어야 한다. 이에 따라, 여기에서의 설명은 본 발명의 이해를 용이하게 하는 예로서 제공된 것이며, 그 범위를 제한하는 것으로 해석하지 말아야 한다. 본 발명의 범위는 특허청구범위에 의해 제공되며, 상세한 설명에 의해 제한되지 않아야 한다. 또한, 특허청구범위의 균등물에 속하는 모든 변형예 및 또 다른 구성물은 전부 본 발명의 범위 내에 있는 것이다.

Claims (13)

  1. 반도체 기판 상에 형성되는 MIS 트랜지스터로서,
    주면에 대하여, 표면이 적어도 2 개의 상이한 결정면 (crystal plane) 인 볼록부를 포함하는 반도체 기판;
    상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물;
    상기 반도체 기판으로부터 전기적으로 절연되도록 상기 게이트 절연물에 의해 구성되고, 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극; 및
    상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 상기 볼록부에 형성되고, 상기 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역을 포함하는, MIS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 양측에 개별적으로 형성된 상기 단일 도전형 확산 영역 사이에서 상기 게이트 절연물을 따라 형성되는 채널의 채널 폭은, 상기 적어도 2 개의 상이한 결정면을 따라 생성되는 각 채널의 채널 폭의 총합으로 표시되는, MIS 트랜지스터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트 절연물은, 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하여, 상기 적어도 2 개의 상이한 결정면이 연속적으로 커버되게 하는, MIS 트랜지스터.
  4. 반도체 기판 상에 형성되는 MIS 트랜지스터로서,
    주면에 대하여, 표면이 적어도 2 개의 상이한 결정면인 볼록부를 포함하는 반도체 기판;
    상기 주면 및 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물;
    상기 반도체 기판으로부터 전기적으로 절연되도록 상기 게이트 절연물에 의해 구성되고, 상기 주면 및 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극; 및
    상기 주면 및 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 상기 볼록부에 형성되고, 상기 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역을 포함하는, MIS 트랜지스터.
  5. 제 4 항에 있어서,
    상기 주면을 따라 생성되는 채널의 채널 폭은, 상기 적어도 2 개의 결정면 중, 상기 주면과 상이한 결정면을 따라 생성되는 채널의 채널 폭으로 보충되는, MIS 트랜지스터.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 게이트 절연물은, 상기 주면 및 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하여, 상기 주면 및 상기 적어도 2 개의 상이한 결정면이 연속적으로 커버되게 하는, MIS 트랜지스터.
  7. 제 1 항 또는 제 4 항에 있어서,
    상기 MIS 트랜지스터는 단일 트랜지스터인, MIS 트랜지스터.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 게이트 절연물은, 상기 실리콘 기판의 표면을 소정의 불활성 가스의 플라즈마에 노출시켜 수소를 제거함으로써 형성되며,
    상기 실리콘 기판과 상기 게이트 절연물의 계면에서의 수소 함유량은 면 밀도 단위로 1011/cm2 이하인, MIS 트랜지스터.
  9. 제 8 항에 있어서,
    상기 반도체 기판은 실리콘 기판이며,
    상기 주면 및 상기 적어도 2 개의 상이한 결정면은 (100)면, (110)면 및 (111)면으로부터의 임의의 2 개의 상이한 결정면인, MIS 트랜지스터.
  10. 제 1 항 또는 제 4 항에 기재된 MIS 트랜지스터를 포함하고, 또한, 오직 반도체 기판의 주면에 대하여만 형성되는 n-채널 MOS 트랜지스터, 및 p-채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터로서,
    상기 p-채널 MOS 트랜지스터는,
    산화막인 게이트 절연물; 및
    p형 확산 영역인 단일 도전형 확산 영역을 포함하는, CMOS 트랜지스터.
  11. 제 8 항에 기재된 MIS 트랜지스터를 포함하고, 또한, 오직 반도체 기판의 주면에 대하여만 형성되는 n-채널 MOS 트랜지스터, 및 p-채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터로서,
    상기 p-채널 MOS 트랜지스터는,
    산화막인 게이트 절연물; 및
    p형 확산 영역인 단일 도전형 확산 영역을 포함하는, CMOS 트랜지스터.
  12. 제 1 항 또는 제 4 항에 기재된 MIS 트랜지스터를 포함하고, 또한, (100)면을 그 주면으로 갖는 실리콘 기판 상에 n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터로서,
    상기 n-채널 MOS 트랜지스터는,
    상기 주면의 일부만을 커버하는 게이트 산화막,
    상기 실리콘 기판으로부터 전기적으로 절연되도록 상기 게이트 산화막에 의해 상기 주면에 구성되는 게이트 전극, 및
    상기 주면에 면하여 상기 실리콘 기판에 형성되고, 상기 게이트 전극의 양측에 형성되는 n형 확산 영역을 포함하며,
    상기 p-채널 MOS 트랜지스터는,
    p형 확산 영역인 단일 도전형 확산 영역;
    게이트 산화막인 게이트 절연물; 및
    적어도 2 개의 결정면 중에서, (100) 결정면인 일 결정면과 (110) 결정면인 제 2 의 결정면을 포함하는, CMOS 트랜지스터.
  13. 제 11 항에 있어서,
    상기 p-채널 MOS 트랜지스터와 상기 n-채널 MOS 트랜지스터의 전류 구동 능력은 서로 동일하며,
    상기 p-채널 MOS 트랜지스터와 상기 n-채널 MOS 트랜지스터의 소자 면적이 동일한, CMOS 트랜지스터.
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