KR100692946B1 - 저잡음 증폭기 - Google Patents

저잡음 증폭기 Download PDF

Info

Publication number
KR100692946B1
KR100692946B1 KR1020057024006A KR20057024006A KR100692946B1 KR 100692946 B1 KR100692946 B1 KR 100692946B1 KR 1020057024006 A KR1020057024006 A KR 1020057024006A KR 20057024006 A KR20057024006 A KR 20057024006A KR 100692946 B1 KR100692946 B1 KR 100692946B1
Authority
KR
South Korea
Prior art keywords
mos transistor
channel mos
noise amplifier
transistor
low noise
Prior art date
Application number
KR1020057024006A
Other languages
English (en)
Other versions
KR20060017873A (ko
Inventor
다다히로 오미
다케후미 니시무타
히로시 미야기
시게토시 스가와
아키노부 데라모토
Original Assignee
니이가타세이미츠 가부시키가이샤
다다히로 오미
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니이가타세이미츠 가부시키가이샤, 다다히로 오미 filed Critical 니이가타세이미츠 가부시키가이샤
Publication of KR20060017873A publication Critical patent/KR20060017873A/ko
Application granted granted Critical
Publication of KR100692946B1 publication Critical patent/KR100692946B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/372—Noise reduction and elimination in amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Amplifiers (AREA)

Abstract

저잡음 증폭기는 MIS 트랜지스터를 포함하고 낮은 레벨로 잡음을 억압하면서 입력 신호를 증폭시키며, 상기 MIS 트랜지스터는 제 1 결정면을 주면 (principal plane) 으로서 포함하는 반도체 기판; 상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과 상이한 제 2 결정면에 의해 규정되는 한 쌍의 측벽면과 상기 제 2 결정면과 상이한 제 3 결정면에 의해 규정되는 상부면을 구비하는, 반도체 구조; 상기 주면, 상기 측벽면, 및 상기 상부면을 균일한 두께로 커버하는 게이트 절연막; 상기 주면, 상기 측벽면, 및 상기 상부면을 상기 게이트 절연막의 상부 상에서 연속적으로 커버하는 게이트 전극; 및 상기 반도체 기판과 상기 반도체 구조에서, 상기 게이트 전극의 일측과 타측에 형성되고, 상기 주면, 상기 측벽면, 및 상기 상부면을 따라서 연속적으로 연장하는 단일 도전형 확산 영역을 포함한다.
이러한 구성은 저잡음 증폭기에 의해 출력 신호에 인가된 신호 왜곡과 1/f 잡음이 크게 감소될 수 있고, 따라서 진폭의 감소에 대한 보상 회로가 더 이상 필요하지 않아서 크기를 감소시킬 수 있다.
저잡음 증폭기, 직접 변환 수신 시스템, MOS 트랜지스터, 주파수 변환기

Description

저잡음 증폭기{LOW-NOISE AMPLIFIER}
기술분야
본 발명은 MIS (Metal Insulator Semiconductor; 금속 절연막 반도체) 집적 회로 상에 구성된 저잡음 증폭기에 관한 것이다.
배경기술
무선 주파수 (RF) 신호로부터 원하는 주파수를 추출하기 위한 기술로서, 슈퍼 헤테로다인 시스템과 직접 변환 수신 시스템 등이 잘 알려져 있다.
통상의 신호 복조 시스템의 설명을 도면을 사용하여 이들 수신 시스템 중 직접 변환 수신 시스템을 예로 들어 아래에서 제공한다.
도 1은 통상적으로 사용되는 직접 변환 수신 시스템을 도시하는 회로 블록도이다.
도 1의 회로 블록도 (1) 는 안테나 (2), 저잡음 증폭기 (4), 국부 발진기 (6), 90도 위상 시프터 (8), 믹서 (10), 저역 통과 필터 (LPF; 12), DC 증폭기 (14), A/D 변환기 (16) 및 DSP (18) 를 포함한다.
도 1의 안테나 (2) 로부터 RF 신호를 수신하면, RF 신호는 저잡음 증폭기 (4) 에 의해 증폭되고, 증폭된 RF 신호는 도 1의 상부와 하부에 구성된 믹서 (10) 로 제공된다.
또한, 상기 RF 신호와 동일 주파수를 갖는 로컬 (LO) 신호가 국부 발진기 (6) 로부터 출력되고, 90도 위상 시프터 (8) 의 결과로서 다른 부분과 90도 상이한 위상을 갖는 각각의 믹서 (10) 로 LO 신호를 입력한다.
믹서 (10) 에서, 상기 입력된 RF 신호와 LO 신호가 승산되고, 저잡음 증폭기 (4) 의 출력이 동위상 (in-phase; I) 성분과 직교 (Q) 성분을 갖는 기저 대역 신호로 변환된다. 이 시스템에 따르면, IF가 0 이기 때문에, 기저 대역 신호는 완벽하게 중첩되고 복조되지 않으며, 직교 복조는 상기 설명한 바와 같이 두 개의 믹서 (10) 와 서로 90도 상이한 위상을 갖는 두 개의 LO 신호를 사용하여 제공된다.
후단에서, 믹서 (10) 로부터 출력된 신호는, LPF (12) 에 의해 잘려진 불필요한 주파수 성분을 갖고, LPF (12) 로부터 출력된 원하는 주파수 성분은 DC 증폭기 (14) 에 의해 증폭되며, DC 증폭기 (14) 로부터 출력 신호가 A/D 변환기 (16) 에 의해 디지털 신호로 변환된다.
A/D 변환기 (16) 에 의해 변환된 디지털 신호를 DSP (18) 로 입력하여, 부호 재생성과 같은 처리를 수행한다.
반면, 수신 시스템이 슈퍼 헤테로다인 수신 시스템일 때, 안테나에 의해 수신된 반송 주파수 신호는 중간 주파수 (IF) 신호로 변환되고, 따라서, 이미지 주파수가 유지된다. 이런 이유 때문에, 슈터 헤테로다인 수신 시스템의 경우에 저잡음 증폭기 전단에서 이미지 주파수를 제거하기 위해 대역 통과 필터가 구성되고, 추출된 중간 주파수의 대역폭을 제한하는 중간 주파수 필터 등이 IF 회로에서 추가적으로 구성된다.
회로 블록도의 설명에서 명백한 바와 같이, 우선 저잡음 증폭기는 이득을 가 진 회로 블록으로 기능한다.
저잡음 증폭기의 잡음지수가 시스템의 잡음지수에 그대로 가산되기 때문에, 어떻게 잡음이 감소되고, 입력 신호가 증폭될 수 있는 지가 저잡음 증폭기를 설계함에 있어 매우 중요하다.
최근, 잘 알려진 MOS (Metal Oxide Semiconductor; 금속 산화 반도체) 트랜지스터의 저속도와 큰 잡음에 대한 문제점이 개선되고 있고, 따라서 상기 저잡음 증폭기에 MOS 트랜지스터를 적용하여, 저잡음 증폭기가 반도체 기판 상에 집적될 수 있다.
반도체 기판상에 구성된 단일 도전형 (p-채널 또는 n-채널) 의 단일 MIS 트랜지스터를 갖는 반도체 디바이스의 구성의 예로서, 게이트 절연막을 갖는 구성을 예로 들면, 열 산화 처리가 반도체 기판의 돌출부에 적용되고 이것은 일본특허공개공보 제2002-110963호에 개시되어 있다. 본 구성에 따르면, 채널은 반도체 기판의 상기 돌출부의 측벽면 상에 형성될 수 있다.
특허 문헌 1: 일본특허공개공보 제2002-110963호
그러나, 상기 MOS 트랜지스터를 사용하여 저잡음 증폭기를 구성한다면, 채널 내에서 생성되는 잡음이 현저해져서, 저잡음 증폭기의 잡음지수가 증가하는 직접적인 원인임을 나타낸다. 잡음은 반도체 기판과 게이트 절연막의 계면 상에서 또는 계면 주위에서 생성된 채널에서 전자-전공 쌍의 생성 또는 재결합, 트랩에 의한 반송파의 포획 또는 트랩으로부터 반송파의 방출 등에 의해 생성된 플리커 잡음 (1/f 잡음) 이다. 1/f 잡음을 감소시키는 것은 어렵다.
트랜지스터 특성의 포화 영역에서, 드레인과 소스 사이의 전압에 의존하지 않는 일정 값을 드레인 전류가 나타내는 것이 바람직하지만, 실제로, 포화 영역에서 핀치 오프 (pinch-off) 점 (채널 반송파 밀도가 거의 0 이 되는 점) 의 이동에 의해 드레인 전류가 증가하는 반면 효과적인 게이트 길이가 감소하는 채널 길이 변조 효과가 발생한다. 이런 이유로, 증폭 신호로서 왜곡없이 안정적인 신호를 획득하는 것이 어렵다.
상술한 바와 같이, 저잡음 증폭기를 설계하는데 있어서, 어떻게 잡음을 감소시키고 이득을 증가시키는 지가 과제이고, 그리고 통상적으로 출력 신호에 영향을 주는 잡음과 왜곡이 다른 회로에 의해 보상되도록 하는 구성을 요구한다.
추가적으로, CMOS 구성을 갖는 저잡음 증폭기에서, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 기생 용량이 서로 일치하지 않아서, 게이트와 소스 사이의 전압에 대응하는 드레인 전류의 증가 및 감소 특성 사이의 차이에 의해 신호 왜곡을 발생시킨다는 것이 문제이다.
발명의 개시
본 발명의 목적은 적은 수의 소자로 잡음을 감소시키고 높은 이득으로 신호 증폭할 수 있는 저잡음 증폭기를 제공하는 것이고, 또한, 잡음 뿐만 아니라 신호 왜곡을 감소시키는 CMOS 구조의 저잡음 증폭기를 제공하는 것이고, 그 회로가 다음의 구성을 갖는다.
본 발명의 저잡음 증폭기의 일 양태는 MIS 트랜지스터를 포함하고, 낮은 레벨로 잡음을 유지하면서 입력 신호 (예를 들면, 반송파 신호) 를 증폭하며, MIS 트 랜지스터는, 제 1 결정면을 주면으로서 포함하는 반도체 기판; 반도체 기판의 일부로서 형성되고, 제 1 결정면과 상이한 제 2 결정면에 의해 규정되는 한 쌍의 측벽면과 제 2 결정면과 상이한 제 3 결정면에 의해 규정되는 상부면에 의해 이루어지는 반도체 구조; 주면, 측벽면, 및 상부면을 균일한 두께로 커버하기 위한 게이트 절연막; 주면, 측벽면, 및 상부면을 게이트 절연막의 상부 상에 연속적으로 덮기 위한 게이트 전극; 및 반도체 기판과 반도체 구조에서 게이트 전극을 통하여 일 측과 타측에 형성되고, 주면, 측벽면, 및 상부면을 따라서 연속적으로 연장하는 단일 도전형 확산 영역을 포함한다 (도전형은 예를 들면, n-형 또는 p-형이고, 단일 도전형 확산 영역은 상기 게이트 전극의 양 측에 형성된 영역이 동일한 도전형의 확산 영역을 갖는 것을 의미한다).
본 발명의 저잡음 증폭기의 다른 양태는 MIS 트랜지스터를 포함하고, 낮은 레벨로 잡음을 유지하면서 입력 신호를 증폭하며, MIS 트랜지스터는, 주면 상에 대하여 표면이 2 개 이상의 상이한 결정면인 돌출부를 갖는 반도체 기판; 돌출부의 상기 표면을 구성하는 2개 이상의 상이한 결정면 각각의 적어도 일부를 커버하기 위한 게이트 절연막; 반도체 기판과 전기적으로 절연되도록 게이트 절연막에 의해 구성되고, 돌출부의 표면을 구성하는 2개 이상의 상이한 결정면 각각에 대해 구성되는 게이트 전극, 및 돌출부의 표면을 구성하는 2개 이상의 상이한 결정면 각각에 면하는 돌출부에 형성되고, 게이트 전극의 양 측 상에 개별적으로 형성된 단일 도전형 확산 영역을 포함한다.
본 발명의 저잡음 증폭기의 다른 양태는 MIS 트랜지스터를 포함하고, 낮은 레벨로 잡음을 유지하면서 입력 신호를 증폭하며, MIS 트랜지스터는 2개 이상의 결정면을 갖는 반도체 기판; 반도체 기판 상에 2개 이상의 결정면상에 형성된 게이트 절연막, 및 게이트 절연막을 개재하여 반도체 기판 상에 형성된 게이트 전극을 포함하고, 전압이 상기 게이트 전극에 인가될 때, 게이트 절연막을 따라서 반도체 기판 내에 형성된 채널의 채널폭이 2개 이상의 결정면 상에 개별적으로 형성된 채널의 각 채널폭의 합에 의해 표현된다.
본 발명의 저잡음 증폭기의 상기 각각의 양태에서, MIS 트랜지스터는, 반도체 기판이 실리콘 기판이고, 실리콘 기판의 표면상의 게이트 절연막이 실리콘 기판의 표면이 소정된 불활성 가스의 플라즈마에 노출되는 방식으로 수소를 제거함으로써 형성되고, 실리콘 기판과 게이트 절연막의 계면에서 수소 함유량이 표면 밀도 환산하여 1011/㎠ 이하인 것이 바람직하다.
또한, 2개 이상의 결정면은 (100)면, (110)면, 및 (111)면과 상이한 임의의 2개의 결정면인 것이 바람직하다.
또한, n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터로 구성된 CMOS 트랜지스터를 포함하고, 하나 이상의 n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터는 상기 양태의 임의의 하나의 저잡음 증폭기의 MIS 트랜지스터를 포함하는 것이 바람직하다.
이 때, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 소자 면적과 전류 구동 능력이 서로 거의 일치하는 것이 바람직하다.
또한, 상기 구성을 갖는 저잡음 증폭기에서, 입력 신호에 기초한 입력 전압을 p-채널 MOS 트랜지스터의 게이트와 n-채널 MOS 트랜지스터의 게이트 모두에 인가하고, 전압원은 p-채널 MOS 트랜지스터의 드레인 측에서 구성되고, p-채널 MOS 트랜지스터의 소스와 n-채널 MOS 트랜지스터의 드레인이 상호 접속되고, 동작점 결정을 위한 직류 피드백 회로가 n-채널 MOS 트랜지스터의 소스와 드레인 사이에 접속되고, p-채널 MOS 트랜지스터의 소스와 n-채널 MOS 트랜지스터의 드레인을 상호 접속시키는 접속 라인상에 나타나는, 전압이 입력 전압의 증폭된 전압으로서 출력되는 구성을 갖는 것이 가능하다.
상기 양태 각각에서의 저잡음 증폭기는 직접 변환 수신 시스템에서 사용될 수 있다.
본 발명의 저잡음 증폭기에서, 게이트 폭은 상기 2개 이상의 상이한 결정면을 따라 형성된다. 따라서, 전압이 게이트에 인가될 때, 채널은 상기 2 개 이상의 상이한 결정면을 따라서 형성된다. 그리고, 특히, 채널이 돌출부의 결정면을 따라 형성될 때, 각 트랜지스터에서 생성된 게이트 길이 변조 효과가 양호하게 제어될 수 있다.
MIS 트랜지스터는, 반도체 기판이 실리콘 기판이고, 실리콘 기판의 표면상의 게이트 절연막이 소정의 불활성 가스의 플라즈마에 실리콘 기판의 표면이노출되는 방식으로 수소를 제거함으로써 형성되고, 실리콘 기판과 게이트 절연막의 계면에서의 수소 함유량이 표면 밀도 환산하여 1011/㎠ 인 것을 특징으로 하고, 이러한 이유 에서, 반도체 기판과 게이트 절연막의 계면의 계면준위 밀도는 낮아질 수 있고, 1/f 잡음과 각 트랜지스터의 전기적 특성의 변동의 감소를 얻을 수 있다.
또한, (100)면, (110)면, 및 (111)면으로부터 임의의 상이한 2 개의 결정면을 조합한 2 개 이상의 결정면에서, 2개 이상의 결정면은 1/f 잡음과 전기적 특성의 변동을 실질적으로 감소시킨다.
직접 변환 수신 시스템에 상기 저잡음 증폭기를 적용하면, 저잡음 증폭기에서 생성된 1/f 잡음과 신호 왜곡 등의 영향이 후단에서 회로에 제공되는 것을 방지한다.
또한, n-채널 MOS 트랜지스터의 전류 구동 능력과 소자 면적이 p-채널 MOS 트랜지스터의 전류 구동 능력과 소자 면적과 일치하는, CMOS (Complementary Metal Oxide Semiconductor; 상보성 금속 산화막 반도체) 트랜지스터를 포함하는 믹서회로가 구성될 수 있다.
도면의 간단한 설명
본 발명은 첨부한 도면과 함께 아래의 상세한 설명으로부터 더 명백해질 것이다.
도 1은 종래의 직접 변환 수신 시스템의 회로 블록도이다.
도 2는 라디얼 (radial) 라인 슬롯 안테나를 사용하는 플라스마 처리 디바이스의 예를 도시하는 단면도이다.
도 3은 적외선 분광기에 의한 실리콘 기판 (103) 상에서 실리콘-수소 결합의 분석 결과를 나타낸다.
도 4는 프로세싱 챔버 (101) 내의 가스압력이 프로세싱 챔버에서 97/3인 Kr/O2 의 압력비를 유지하면서 변화될 때 형성된 산화막의 두께와 프로세싱 챔버의 압력 사이의 관계이다.
도 5는 열 산화막의 성장율과 Kr/O2 플라즈마 산화막의 성장율을 비교하는 도면이다.
도 6은 열 산화막과 Kr/O2 플라즈마 산화막의 계면준위 밀도를 비교하는 도면이다.
도 7a는 드레인 전압 대 규격화 드레인 전류의 특성을 나타낸다.
도 7b는 드레인 전압 대 규격화 드레인 전류의 특성을 나타낸다.
도 7c는 드레인 전압 대 규격화 드레인 전류의 특성을 나타낸다.
도 8은 n-채널 MOS 트랜지스터의 구성의 예이다.
도 9는 CMOS 트랜지스터의 구성의 예이다.
도 10은 도 9로부터 추출된 부분의 도이다.
도 11은 CMOS 구성을 사용한 저잡음 증폭기의 회로의 예이다.
도 12는 직접 변환 수신 시스템의 회로 블록도이다.
본 발명을 수행하기 위한 최선의 형태
다음 설명에서는, 본 발명의 바람직한 실시형태의 세부사항을 첨부도면을 참조하여 설명한다.
본 발명의 바람직한 실시형태의 저잡음 증폭기는 MIS (Metal-Insulator- Semiconductor) 구조의 트랜지스터로 이루어진다. 본 발명의 실시형태에서, MIS 트랜지스터의 게이트 절연막은, 일본 공개특허공보 제 2002-261091호에 개시되어 있는 게이트 절연막 박막 형성 기술을 채용하여 형성된다.
상기 게이트 절연막에 대해서는, 일본 공개특허공보 제 2002-261091 호에 개시되어 있는 것과 같이 질화막이나 산질화막 (oxynitride film) 이 이용될 수도 있지만, 본 실시형태에서는 게이트 절연막을 그 산화막으로 갖는 MOS (Metal-Oxide-Semiconductor) 트랜지스터 (예를 들어, MOSFET) 를 일예로 채택하여 설명한다.
우선, MOS 트랜지스터의 게이트 절연막 박막 형성 방법을 설명한다
도 2는 라디얼 라인 슬롯 안테나를 사용한 플라스마 프로세싱 장치 (100) 의 일예를 나타낸 단면도이다.
게이트 절연막 박막 형성 방법에 있어서, 실리콘 (Si 로서 표시함) 표면의 미결합수 (dangling bond) 를 종단시키는 수소를 제거하기 위하여, 표면 종단 수소 제거 프로세싱 및 산화 프로세싱이, 후속적인 산화막 형성 프로세스에서 플라즈마 여기 가스로서 Kr 를 사용하여, 동일한 프로세싱 챔버 내에서 순차적으로 실행된다.
우선, 진공 용기 (프로세싱 챔버; 101) 를 진공으로 하고, 샤워 플레이트 (102) 로부터 Ar 가스가 유입되고, 그 후, 유입된 가스는 Kr 가스로 변경된다. 프로세싱 챔버 (101) 내의 대기압은 약 133Pa (1Torr) 로 설정한다.
다음으로, 실리콘 기판 (103) 은, 가열 기구를 가지는 샘플 전공더 (sample holder; 104) 에 위치시키고, 샘플의 온도는 약 400℃ 로 설정한다. 만약 실리 콘 기판 (103) 의 온도가 200~550℃ 의 범위 내이면, 아래에서 설명되는 결과는 거의 동일하다. 실리콘 기판 (103) 은 직전의 사전처리 프로세싱 단계에서 묽은 불산 (hydrofluoric acid) 세정으로 처리되며, 그 결과, 표면 상의 실리콘 미결합수는 수소로 종단된다.
다음으로, 2.45 GHz 의 마이크로파가 동축 도파관 (105) 으로부터 라디얼 라인 슬롯 안테나 (106) 에 제공되며, 마이크로파는 라디얼 라인 슬롯 안테나 (106) 로부터, 프로세싱 챔버 (101) 의 벽면의 일부에 구성된 유전체판 (107) 을 경유하여, 프로세싱 챔버 (101) 에 방출된다. 방출된 마이크로파는 샤워 플레이트 (102) 로부터 프로세싱 챔버 (101) 에 유입된 Kr 가스를 여기시키며, 고밀도의 Kr 플라즈마가 샤워 플레이트 (102) 바로 아래에 형성된다. 공급된 마이크로파의 주파수가 대략 900MHz 내지 10GHz 범위 내에 있으면, 아래에서 설명되는 결과는 거의 동일하다.
도 2에 도시된 구성에서, 샤워 플레이트 (102) 와 기판 (103) 간의 거리는 본 실시형태에서 6cm 로 설정한다. 둘 간의 더 짧은 거리는 더 고속의 막 형성을 가능케 한다.
비록 본 실시형태는 라디얼 라인 슬롯 안테나를 갖는 플라즈마 장치를 이용한 막 형성의 예를 도시하고 있지만, 프로세싱 챔버 내에 마이크로파를 방출함으로써 플라즈마를 여기하기 위해 다른 방법이 이용될 수 있다.
Kr 가스에 의해 여기된 플라즈마에 실리콘 기판 (103) 을 노출시킴으로써, 실리콘 기판 (103) 의 표면은 저에너지의 Kr 이온 조사 (irradiation) 를 수신하 고, 그 표면 상의 종단 수소가 제거된다.
도 3은 적외선 분광기에 의한 실리콘 기판 표면 상의 실리콘-수소 결합을 분석한 결과를 도시한 것이며, 133Pa (1Torr) 의 압력 하에서 1.2W/cm2 의 전력 밀도를 갖는 마이크로파를 프로세싱 챔버 (101) 에 방출함으로써 여기되는 Kr 플라즈마에 의한, 실리콘 표면 상의 종단 수소의 제거 효과를 나타낸 것이다.
도 3에 대한 참조는, 단지 1초의 Kr 플라즈마 조사가, 실리콘-수소 결합의 특성인 2100cm- 1 의 파수 근방의 광학 흡수의 대부분을 소멸시키고, 약 30초의 조사에 의해, 광학 흡수가 거의 완전히 소멸하는 것을 나타낸다. 즉, 약 30초의 Kr 플라즈마 조사는, 실리콘 표면을 종단시키는 수소를 제거할 수 있다. 본 실시형태에서는, Kr 플라즈마 조사가 1분 동안 계속되어, 표면 상의 종단 수소를 완전히 제거한다.
다음으로, 97/3의 분압비를 갖는 Kr/O2 가스 혼합물이 샤워 플레이트 (102) 로부터 유입된다. 이 때, 프로세싱 챔버 내의 압력은 약 133Pa (1Torr) 에서 유지된다. Kr 가스와 O2 가스가 믹싱되는 고밀도 여기 플라즈마 내에서, 중간 여기 상태에 있는 Kr* 과 O2 분자가 충돌하여, 다량의 원자형 (atomic) 산소 0* 를 효율적으로 발생시킨다.
본 실시형태에서는, 실리콘 기판 (103) 의 표면이 이 원자형 산소 0* 에 의해 산화된다. 본 박막 형성 방법의 이용은, 약 400℃ 의 매우 낮은 온도에서 원자형 산소에 의한 산화 프로세싱을 가능케 한다. Kr*-O2 의 충돌 기회를 증가시키기 위하여, 프로세싱 챔버가 고압을 갖는 것이 바람직하지만, 너무 높으면, 발생된 0* 가 서로 충돌하고, 다시 O2 분자가 된다. 따라서, 최적의 가스 압력이 존재한다.
도 4는, 프로세싱 챔버 내의 Kr/O2 의 압력비를 97/3 으로 유지하면서, 프로세싱 챔버 (101) 내의 가스 압력이 변경되는 경우에, 형성된 산화막의 두께와 프로세싱 챔버 내의 압력 간의 관계를 도시한 것이다. 도 4에서, 실리콘 기판 (103) 의 온도는 400℃ 로 설정하고, 산화 프로세싱이 10 분 동안 실행된다.
도 4에 대한 참조는, 프로세싱 챔버 (101) 내의 압력이 약 133Pa (1Torr) 일 경우에 산화 레이트가 최고이며, 따라서, 이 압력 또는 이 압력 근방의 압력 조건이 최적임을 나타낸다. 그 최적의 압력은, 실리콘 기판 (103) 의 면 방위 (orientation) 가 (100)면일 경우로 제한되지 않으며, 임의의 면 방위를 갖는 임의의 실리콘 표면에 대해서도 동일하다.
원하는 막 두께의 실리콘 산화막이 형성될 경우에, 마이크로파 전력의 인가는 중지되고, 그 후, 플라즈마 여기가 종료된다. 또한, Kr/O2 가스 혼합물은 Ar 가스로 대체되며, 그 후, 산화 프로세스가 완료된다. Ar 가스는, 본 프로세스 전후에서, Kr 보다 저렴한 퍼지 (purge) 가스로서 이용된다. 본 프로세스용으로 사용된 Kr 가스는 회수 및 재이용된다.
상기 Kr/O2 플라즈마 산화막 형성에 후속하여, MOS 트랜지스터 및 커패시터를 포함하는 반도체 집적회로 장치가 전극 형성 프로세스, 보호막 형성 프로세스, 및 수소 소결 프로세싱 프로세스 등 이후에 완성될 수 있다.
상기의 절차에 의해 형성되는 3nm 두께의 실리콘 산화막 내의 면 밀도 단위의 수소 함유량이 열 탈착 (thermal desorption) 분석에 의해 측정되었을 경우, 그 결과는 약 1012/cm2 이하였다. 특히, 낮은 누설 전류를 갖는 산화막에 있어서, 실리콘 산화막 내의 면 밀도 단위의 수소함유량은 약 1011/cm2 이하로 확인되었다. 한편, 산화막 형성 전에 Kr 플라즈마에 노출되지 않은 산화막은 면 밀도 단위로 1012/cm2 을 초과한 수소를 함유하였다.
상기 절차에 의해 형성되는 실리콘 산화막을 박리한 후의 실리콘 표면의 조도 (roughness) 와 산화막 형성 전의 실리콘 표면의 조도를 원자력 현미경에 의해 측정해서 비교하면, 실리콘 표면의 조도는 변경되지 않고 유지됨이 확인되었다. 즉, 실리콘 표면은, 종단 수소의 제거 및 산화 이후에도, 그 조도가 증가하지 않는다.
본 게이트 절연막 박막 형성 방법에 의하면, MOS 트랜지스터의 게이트 절연막로서 형성되는 실리콘 산화막과 실리콘 기판 간의 계면에 잔류하는 수소가 제거되어, 그 계면이 평탄화된다. 이러한 평탄화에 의해, 그 계면에서의 저 계면준위 밀도가 달성될 수 있으며, 게이트 절연막이 박막화되더라도, 양호한 전기적 특 성 (낮은 누설 전류 특성, 저 계면준위 밀도, 고 내압성, 높은 핫 캐리어 (hot carrier) 내성, 일정한 임계값 전압 특성 등) 이 획득될 수 있다. 또한, 임의의 면 방위를 갖는 게이트 절연막의 경우에, 양호한 전기적 특성이 그 면 방위로부터 여전히 획득될 수 있다.
다음으로, 상기 게이트 절연막 박막 형성 방법에서, 실리콘 기판의 (100)면 뿐만 아니라 (111)면 및 (110)면을 사용하여 MOS 트랜지스터 형성에 대한 일예를 설명한다.
도 5는 건식 산화막의 성장 레이트와 비교하여, 도 2 의 플라스마 프로세싱 장치 (100) 에 의해, 실리콘 기판의 (100)면, (111)면, 및 (110)면을 산화할 경우의 Kr/O2 플라즈마 산화막의 성장 레이트를 도시한 것이다.
도 5에 대한 참조는, Kr/O2 플라즈마 산화막이 건식 산화막보다 훨씬 더 높은 성장 레이트를 산출하며, 활성 원자형 산소 0* 를 이용한 Si 기판의 산화가 효율적으로 진행함을 나타낸다. 또한, 도 5로부터, Kr/O2 플라즈마 산화막에서는, Si 원자의 면 밀도가 (100)면보다 더 큰 (111)면 및 (110)면의 경우에, (100)면의 경우보다 더 낮은 성장 레이트가 산출됨을 알 수 있다. 이것은, 재료 공급 레이트 결정 프로세스로부터 유도되는 결과와 일치하며, 따라서, 그 결과는, 이와 같은 방식으로 형성된 플라즈마 산화막이 우수한 막 품질을 가짐을 시사한다.
반대로, Si 기판의 (111)면 및 (110)면 상에 건식 산화막을 형성한 경우에는, 산화막의 성장 레이트가 (100)면 상에 건식 산화막을 형성했을 경우의 성장 레 이트보다 더 높아, (111)면 및 (110)면 상에 형성된 건식 산화막의 막 품질이 열등함을 시사한다.
도 6은 상기와 같이 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도와 건식 산화막의 계면준위 밀도의 비교 결과를 도시한 것이다.
도 6 에 대한 참조는, 실리콘의 (100)면 상에 형성된 Kr/O2 플라즈마 산화막과 실리콘 표면의 (111)면 및 실리콘의 (110)면 상에 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도가 모두 실리콘의 (100)면 상에 형성된 건식 산화막의 계면준위 밀도보다 더 낮으며, 매우 고품질의 산화막이 획득될 수 있음을 나타낸다.
반대로, 실리콘의 (111)면 및 실리콘의 (110)면 상에 형성된 건식 산화막은 도 5 의 결과로부터 예측된 바와 같이 매우 큰 계면준위 밀도를 가지며, MOS 트랜지스터의 게이트 절연막로서 사용될 경우에, 캐리어의 캡쳐에 의한 임계값 전압의 변경 및 게이트 누설 전류의 증가와 같은 다양한 문제가 야기될 수도 있다.
도 7a내지 도 7c는, 도 2의 플라스마 프로세싱 장치 (100) 에 의해, 각각, 실리콘 기판의 (100)면, 실리콘 기판의 (111)면, 및 실리콘 기판의 (110)면 상에 실리콘 산화막이 형성되고, 그 실리콘 산화막을 게이트 절연막로서 갖는 p-채널MOS 트랜지스터가 형성되는 경우의 드레인 전압과 규격화 드레인 전류 특성 간의 관계를 도시한 것이다. 도 7a 및 도 7b는, 실리콘 산화막이 Kr/O2 플라즈마 프로세싱에 의해 형성되는 경우 및 실리콘 산화막이 건식 열산화 프로세싱에 의해 형성되는 경우의 모두를 나타낸 것이다. 그러나, 도 7c에서는, 건식 열산화 프로세스 에 의해 (110)면 상에 산화막이 형성되지 않기 때문에, 오직 Kr/O2 플라즈마 프로세싱에 의해 형성되는 게이트 산화막의 예가 도시되어 있다. 도 7a의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 50㎛ 인 p-채널 MOS 트랜지스터에 관한 것이고, 도 7b및 도 7c의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 300㎛ 인 p-채널 MOS 트랜지스터에 관한 것이다.
도 7a 내지 도 7c에 대한 참조는, (111)면 또는 (110)면과 같이, 실리콘의 (100)면을 제외한 임의의 결정면 상에 트랜지스터를 형성함으로써 p-채널 MOS 트랜지스터의 드레인 전류, 즉, 상호 컨덕턴스 또는 전류 구동 능력을 증가시키는 것이 가능하며, p-채널 MOS 트랜지스터가 실리콘의 (111)면 상에 형성될 경우에, (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.3배의 전류 구동력을 획득할 수 있으며, 또한, p-채널 MOS 트랜지스터가 실리콘의 (110)면 상에 형성될 경우에는 (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.8배의 전류 구동력을 획득할 수 있음을 나타낸다.
도 8은 n-채널 MOS 트랜지스터의 구성의 일예이다.
도 8에 도시된 n-채널 MOS 트랜지스터는, 도 2에서 설명된 플라즈마 프로세싱 장치 (100) 에 의해, (110)면을 주면으로 갖는 Si 기판 (710) 의 표면 상에 균등하게 형성되는 실리콘 산화막을 가지며, 그 형성된 실리콘 산화막 상에 폴리실리콘 게이트 전극 (730) 이 생성되어 있다. 게이트 전극 (730) 의 패터닝을 따라 실리콘 산화막에 패터닝이 적용되며, 도 8에서, 게이트 전극 (730) 에 대응하여, 게이트 절연막 (720) 이 굵은 실선과 파선으로 둘러싸인 영역에 형성된다.
게이트 전극 (730) 을 자기-정렬 마스크로서 사용하여 n형 불순물의 이온 주입을 수행함으로써, 게이트 전극 (730) 의 양측에 n형 확산 영역 (710a 및 710b) 이 형성된다. 그 결과, Si 기판 (710) 상에 n-채널 MOS 트랜지스터가 형성된다. 도 8에서, n형 확산 영역들 (710a 및 710b) 간에 채널이 형성될 경우에, 그 형성 범위는 음영 영역으로 표시된다.
도 8은 n-채널 MOS 트랜지스터의 구성의 일 예이지만, 게이트 전극의 양측에 p형 확산 영역을 형성하고, 그 게이트 전극을 자기-정렬 마스크로서 사용하여 p형 불순물의 이온주입을 수행함으로써, Si 기판 상에 p-채널 MOS 트랜지스터가 형성될 수 있다.
상기와 같이 구성된 MOS 트랜지스터에서, Si 기판의 (100)결정면과 게이트 산화막의 계면에서, 저 계면준위 밀도가 획득될 수 있으며, 이에 따라, 1/f잡음이 감소될 수 있으며, 양호한 전기적 특성이 안정적으로 획득될 수 있다.
이러한 이유로, 소자들 간의 전기적 특성의 감소된 변동으로 더 안정된 MOS 트랜지스터가 구성될 수 있다.
상기 구성예에서는, Si 기판의 (110)면 상에 트랜지스터가 형성되었지만, (100)면 및 (111)면과 같은 다른 면 상에 트랜지스터가 형성될 경우에도, 상기의 효과가 여전히 획득될 수 있다.
다음으로, (110)면과 같이 오직 하나의 방위에 트랜지스터를 구성하는 경우와 달리, 복수의 방위를 동시에 이용하여 트랜지스터를 구성 (3차원 구조) 하는 예 를 설명한다.
도 9 및 도 10은 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터를 포함하는 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터의 일예이다.
도 10은 도 9의 일부로부터 추출된 도면이다.
도 9 및 도 10에 대한 참조는, 소자 분리 영역 (805) 에 의해 분리된 n형 영역 A 및 p형 영역 B 가 형성된 (100)면을 주면으로 갖는 Si 기판 (810) 상에 CMOS 트랜지스터 (800) 가 형성되고, 도 10에 도시된 바와 같이, 폭이 W1A 이고 높이가 HA 인 돌출부 (810A) 를 포함하는 영역 A, 및 폭이 W1B 이고 높이가 HB 인 돌출부 (810B) 를 포함하는 영역 B 가 양측의 측벽에 형성됨을 나타낸다. 도 10으로부터 알 수 있는 바와 같이, 돌출부 (810A 및 810B) 의 상면은 (100)면에 의해 정의되며, 측면은 (110)면에 의해 정의된다.
도 2에서 설명한 플라즈마 프로세싱 장치 (100) 에 의해, 도 10의 Si 기판 (810) 상에 실리콘 산화막이 균등하게 형성되어 있고, 또한, 그 막의 상부에서, 도 9에 도시된 폴리실리콘 게이트 전극 (830A 및 830B) 이, 각각, 영역 A 및 영역 B 상에 형성되어 있다. 그 게이트 전극 (830A 및 830B) 의 패터닝에 후속하여, 실리콘 산화막에 패터닝이 적용되며, 게이트 전극 (830A) 에 대응하는 게이트 절연막 (820A) 및 게이트 전극 (830B) 에 대응하는 게이트 절연막 (820B) 이, 도 9에 굵은 실선으로 둘러싸인 음영 영역에 형성된다.
또한, 도 9의 CMOS 트랜지스터 (800) 에 있어서, n형 영역 A 에서 게이트 전 극 (830A) 을 자기-정렬 마스크로서 이용하여 n형 불순물의 이온주입을 수행함으로써, 게이트 전극 (83OA) 의 양측에, 돌출부 (810A) 를 갖는 n형 확산 영역 (810a 및 810b) 이 형성된다. 또한, 유사하게, p형 영역 B 에 있어서, 게이트 전극 (830B) 의 양측에, 돌출부 (810B) 를 갖는 p형 확산 영역 (810c 및 810d) 이 형성된다. 그 결과, Si 기판 (810) 상에서, n-채널 MOS 트랜지스터 (840A) 가 영역 A 에 생성되고, p-채널 MOS 트랜지스터 (840B) 는 영역 B 에 생성된다.
본 실시형태에서 설명한 CMOS 트랜지스터 (800) 에서, n-채널 MOS 트랜지스터 (840A) 는 게이트 길이 LgA 를 가지며, p-채널 MOS 트랜지스터 (840B) 는 게이트 길이 LgB 를 가지며, 게이트 전극 (830A) 은, 돌출부 (810A) 의 어느 측에서 Si기판 (810) 의 평탄부를 W2A/2 의 게이트 폭에 걸쳐 커버한다. 그 결과, 게이트 전극 (830A) 의 (100)면 상에서의 게이트 폭은, 돌출부 (810A) 상의 게이트의 상부를 포함하여, W1A+W2A 로서 표현될 수 있다. 한편, 양 측벽 상에 형성되는 게이트 전극 (830A) 의 (110)면 상의 게이트 폭은 2HA 로 표현되며, 이에 따라, 영역 A 상에 형성되는 n-채널 MOS 트랜지스터 (840A) 의 전류 구동 능력은 식 μn1(W1A +W2A)+2μn2HA 로 표현되며, 여기서, μn1 은 (100)면의 전자 이동도를 나타내며, μn2 는 (110)면의 전자 이동도를 나타낸다.
유사한 방식으로, 영역 B 에 형성되는 p-채널 MOS 트랜지스터 (840B) 의 전류 구동 능력은 식 μp1(W1B +W2B)+2μp2HB 로 표현될 수 있으며, 여기서, μp1 은 (100)면의 정공 이동도를 나타내며, μp2 는 (110)면의 정공 이동도를 나타낸다.
이런 식으로, 저 계면준위 밀도가 Si 기판의 (100)결정면과 게이트 산화막의 계면에서 실현될 수 있고, 결과적으로 1/f 잡음이 감소할 수 있고, 원하는 전기 특성을 안정적으로 획득할 수 있다. Si 기판 (810) 의 주면인 (100)면에 더하여, 상술한 바와 같이, 상이한 면 방위, 즉, (110)면 상에 게이트가 생성될 수 있으며, 이에 따라, 주면의 게이트 폭을 감소시킴으로써 소자 면적을 감소시켜, (110)면 상에 형성된 주면을 갖는 게이트의 일부의 게이트 폭을 조정하여 보상할 수 있다. 따라서, 트랜지스터 소자의 사이즈를 감소시킬 수 있다.
상기 예에서는, 측벽 상의 트랜지스터가 양측의 측벽 상에 형성되지만, 오직 일측에만 형성될 수도 있다.
또한, 상기 HA 가 0 인 구성도 가능하다.
도 9에서, Si 기판 (810) 상부의 n형 확산 영역 (810a 및 810b) 사이에, 또는 p형 확산 영역 (810c 및 810d) 사이에, 게이트 절연막 (820A 및 820B) 각각을 따라 채널이 형성되는 범위는 음영 영역으로서 표시되어 있다. 도 9로부터 명백히 알 수 있는 바와 같이, 상기 게이트 절연막을 따라 Si 기판에 형성되는 채널의 폭은, 예를 들어, n-채널 MOS 트랜지스터 (840A) 의 경우, (100)면의 상기 W1A+W2A 와 (110)면의 2HA 의 합계에 따르고, 예를 들어, p-채널 MOS 트랜지스터 (840B) 의 경우에는, (100)면의 상기 W1B+W2B 와 (110)면의 2HB 의 합계에 따른다.
따라서, 만약 식 W1A+W2A = W1B+W2B 및 μn1(W1A+W2A)+2μn2HA = μp1(W1B +W2B)+2μp2HB 을 만족하도록 HA 및 HB 가 결정되면, 그 소자 면적 및 전류 구동 능력이 일치하도록 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 갖는 CMOS 트랜지스터를 구성할 수 있다.
도 9의 음영 영역으로 도시된 바와 같이, 채널들의 3차원 구조 형성은 일면 상에 형성되는 채널에서의 핀치-오프 점 (채널 캐리어 밀도가 대략 0 이 되는 점) 의 시프트에 기초하는 실효 게이트 길이의 감소 및 포화 영역에서의 드레인 전류의 증가의 억제를 가능케 한다.
그 결과, MOS 트랜지스터에 의해 증폭되는 신호의 신호 왜곡이 저감될 수 있다.
본 실시형태는 CMOS 트랜지스터의 구성의 일예를 나타낸다. 그러나, 명백하게, 비-상보형 구성, 즉, n-채널 MOS 트랜지스터 (840A) 만을 또는 p-채널 MOS 트랜지스터 (840B) 만을, 상술한 바와 같이 (100)면 및 (110)면을 사용하여 3차원적으로 구성할 수 있다. 또한, 당연히, n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터를 갖는 그러한 구성은 상술한 바와 동일한 효과를 달성할 수 있다.
상술한 바와 같이, 플라즈마 프로세싱 장치 (100) 에 의해 실리콘 산화막을 임의의 면 방위에 균등하게 형성함으로써 1/f 잡음이 감소되고, 복수의 면 방위에 게이트를 형성하여 3차원 구조의 트랜지스터를 제조함으로써 채널 길이 변조 효과가 감소되며, 따라서, 소자들 사이에서 변동없이 양호한 전기적 특성이 달성될 수 있다. 또한, 상기 3차원 구성은 소자 면적의 감소를 가능케 한다.
추가적으로, 3차원 구조를 갖는 CMOS 트랜지스터는 균형적인 전기적 특성을 갖는 동시에, 소자 면적을 상당한 크기로 감소시킬 수 있다.
다음은 게이트 절연막 박막 형성 방법을 사용하여 형성된 3차원 MOS 트랜지스터인 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 포함하는 CMOS 트랜지스터를 저잡음 증폭기 회로 구조에 적용한 것을 나타낸다.
도 11은 상기 CMOS 트랜지스터를 적용하여 형성된 저잡음 증폭기의 회로도이다.
도 11에서 보여준 바와 같이, 저잡음 증폭기의 회로 (1000) 는 p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 가 결합된 CMOS 트랜지스터 (1002) 와, 콘덴서 (C1), n-채널 MOS 트랜지스터 (M3), 및 연산 증폭기 (OP1) 가 결합된 동작점 결정 회로 (1004) 를 포함한다.
우선, CMOS 트랜지스터 (1002) 에서, 공통 입력 전압 (예를 들면, 안테나에 의해 수신된 반송파에 따라 변화하는 입력 전압) 이 p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 의 게이트에 인가된다. p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 는 신호 증폭기로서 기능하기 위한 것이다. 또한, 본 회로에서, 높은 전압 이득을 획득하기 위해, 전압원 (VDD) 이 p-채널 MOS 트랜지스터 (M1) 의 드레인에 연결된다. 그리고 나서, 입력 전압의 증폭된 전압은 p-채널 MOS 트랜지스터 (M1) 의 소스와 n-채널 MOS 트랜지스터 (M2) 의 드레인으로 출력된다.
반면, 동작점 결정회로 (1004) 는 p-채널 MOS 트랜지스터 (M1) 의 바이어스 전류와 드레인 전압이 소스전압 (VDD) 에 영향을 받고, p-채널 MOS 트랜지스터 (M1) 의 소스와 n-채널 MOS 트랜지스터 (M2) 사이에 삽입되어, gm 을 억제하여 열 잡음과 1/f 잡음이 감소되도록 기준 전압 (Vref) 에 기초하여 상기 증폭 전압을 제어하기 때문에 동작점 결정 회로 (1004) 는 그 동작점을 결정한다. C1은 열 잡음을 감소시키기 위해 삽입된다.
본 회로에서 도시된 CMOS 트랜지스터 (1002) 에서, p-채널 MOS 트랜지스터 (M1) 와 n-채널 MOS 트랜지스터 (M2) 에서 생성된 1/f 잡음을 상당히 감소시킨다. MOS 트랜지스터 (M1 및 M2) 모두 동일한 소자 면적을 갖을 때, 동일한 전기적 특성이 왜곡 없이 획득될 수 있다. 또한, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 기생 용량이 서로 매칭될 수 있고, 따라서, 게이트와 소스 사이의 전압에 응답하는 드레인 전류의 상승과 하강 특성 사이의 차이를 명백하게 제거할 수 있다.
상기 회로에서, 트랜지스터 소자의 전기적 특성에서 왜곡에 의해 야기되는, 1/f 잡음 뿐만 아니라 신호 왜곡의 영향이 실질적으로 개선될 수 있고, 종래에 가능했던 것보다 더 낮은 잡음 레벨과 더 높은 이득 레벨의 저잡음 증폭기를 형성할 수 있다.
이런 이유에서, 저잡음 증폭기에서 생성된 신호 왜곡이나 1/f 잡음을 감소시키기 위해 분리되어 구성된 회로가 요구되지 않고 크기가 감소된 저잡음 증폭기가 가능하다.
또한 본 발명의 실시형태의 저잡음 증폭기는 직접 변환 수신 시스템의 회로에 적용될 수 있다.
도 12는 직접 변환 수신 시스템의 회로에 저잡음 증폭기를 적용한 응용예이다. 도 12에 도시된 바와 같이, 본 발명의 실시형태인 저잡음 증폭기 (1200) 는 종래 기술에서 설명된 저잡음 증폭기 (4) 의 위치에 삽입될 수 있다. (직접 변환 수신 시스템의 구성과 동작에 대한 설명은 도 1을 사용한 종래 기술에서 상세히 설명되어 여기에서는 생략된다.)
상기 나타낸 바와 같이, 본 발명의 실시 형태의 저잡음 증폭기의 구성이 직접 변환 수신 시스템에 적용될 때, 우선, 직접 변환 수신 시스템에서 이득을 갖는 저잡음 증폭기에서 1/f 잡음의 감소, 그리고 후단에서 복조된 신호의 개선된 S/N 비는, 직접 변환 수신 시스템에서 복조된 신호가 고품질을 갖도록 한다. 본 발명의 실시형태의 저잡음 증폭기의 응용은 후단 회로에서 추가적인 회로가 형성되어질 필요가 없어, 1/f 잡음과 신호 왜곡을 감소시키기 위한 회로용 직접 변환 수신기를 소형화시킬 수 있다.
3차원 CMOS 트랜지스터를 적용하여, 소형화, 저소비 전력, 및 고성능의 특징을 갖는 직접 변환 수신기 또는 저잡음 증폭기를 형성할 수 있다.
또한 본 발명의 실시형태의 저잡음 증폭기는 슈퍼 헤테로다인 시스템의 수신기에 적용될 수 있다. 슈퍼 헤테로다인 시스템에서, 잡음의 영향을 제어하기 위해서, 바이폴라 등을 사용하여 80dB 등으로 일단 증가시킨 이득을, IF 단에서는 예를 들면 60dB로 감소시키고 후단에서는 다시 80dB로 증가시켜야 하는 방식을 취한다. 그러나, 본 발명의 실시형태의 저잡음 증폭기의 응용은 잡음 영향을 감소시킬 수 있고, 따라서, IF 단에서 이득의 저하를 개선시킬 수 있고 또한 S/N 비를 개선시킬 수 있다.
본 발명의 실시형태는, 저잡음 증폭기의 잡음 감소를 위해 가장 적절하게 동작시키는, 지금까지 공지된 게이트 절연막 박막 형성 기술을 적용하여 설명하였지만, 게이트 절연막 박막 형성 기술에 제한되는 것은 아니며 저잡음 증폭기의 용도에 따라서 적절한 다른 게이트 절연막 형성 방법이 사용될 수도 있다.
상술한 바와 같이, 본 발명의 실시형태에 따르면, 저잡음 증폭기의 각 트랜지스터 소자의 전기적 특성의 왜곡과 1/f 잡음 발생을 크게 개선시킬 수 있다.
결과적으로, 저잡음 증폭기에 의해 출력 신호에 인가된 신호 왜곡과 1/f 잡음이 크게 감소될 수 있고, 따라서 진폭 (amplitude) 의 감소에 대한 보상 회로가 더 이상 필요하지 않아서 크기를 감소시킬 수 있다.
추가로, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 전류 구동 능력이 서로 일치하는, CMOS 트랜지스터를 포함하는 저잡음 증폭기의 구성은, 출력 신호에서 신호 왜곡을 감소시키고 따라서 소형화, 저소비전력, 및 고성능의 특징을 갖는 저잡음 증폭기를 실현할 수 있다.
본 발명의 저잡음 증폭기를 포함하는 직접 변화 수신기 역시 크기를 감소시키고, S/N 비가 개선되어 변조된 신호의 품질을 강화시킨다.
본 발명은 그 범위와 정신으로부터 벗어나지 않고 많은 변형을 실현하도록 형성된다. 따라서, 본 발명의 이해를 돕기 위해 실시예로서 바람직하게 설명되고 그 범위에 한정되도록 형성되지 않는다. 본 발명의 범위는, 특허청구 범위에 의해 보여지는 것으로, 그 설명에 구속되지 않는다. 또한, 특허청구의 범위의 균등범위에 속하는 변형이나 변경은, 전체적으로 본 발명의 범위 내에 있다.

Claims (10)

  1. MIS 트랜지스터를 갖고, 낮은 레벨로 잡음을 억제하면서 입력 신호를 증폭시키는, 저잡음 증폭기로서,
    상기 MIS 트랜지스터는,
    제 1 결정면을 주면 (principal plane) 으로서 포함하는 반도체 기판;
    상기 반도체 기판의 일부로서 형성되고, 상기 제 1 결정면과 상이한 제 2 결정면에 의해 규정되는 한 쌍의 측벽면과 상기 제 2 결정면과 상이한 제 3 결정면에 의해 규정되는 상부면을 구비하는, 반도체 구조;
    상기 주면, 상기 측벽면, 및 상기 상부면을 균일한 두께로 커버하는 게이트 절연막;
    상기 주면, 상기 측벽면, 및 상기 상부면을 상기 게이트 절연막의 상부 상에서 연속적으로 커버하는 게이트 전극; 및
    상기 반도체 기판과 상기 반도체 구조에서, 상기 게이트 전극의 일측과 타측에 형성되고, 상기 주면, 상기 측벽면, 및 상기 상부면을 따라서 연속적으로 연장하는 단일 도전형 확산 영역을 포함하는, 저잡음 증폭기.
  2. MIS 트랜지스터를 갖고, 낮은 레벨로 잡음을 억제하면서 입력 신호를 증폭시키는, 저잡음 증폭기로서,
    상기 MIS 트랜지스터는,
    주면에 대해, 표면이 2 개 이상의 상이한 결정면인 돌출부를 포함하는 반도체 기판;
    상기 돌출부의 상기 표면을 구성하는 상기 2개 이상의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연막;
    상기 반도체 기판과 전기적으로 절연되도록 상기 게이트 절연막에 의해 구성되고, 상기 돌출부의 표면을 구성하는 상기 2개 이상의 상이한 결정면 각각에 대해 구성되는 게이트 전극; 및
    상기 돌출부의 표면을 구성하는 상기 2개 이상의 상이한 결정면 각각에 면하는 상기 돌출부에 형성되고, 상기 게이트 전극의 양 측에 개별적으로 형성된 단일 도전형 확산 영역을 포함하는, 저잡음 증폭기.
  3. MIS 트랜지스터를 갖고, 낮은 레벨로 잡음을 억제하면서 입력 신호를 증폭시키는, 저잡음 증폭기에 있어서,
    상기 MIS 트랜지스터는,
    2개 이상의 결정면을 포함하는 반도체 기판;
    상기 반도체 기판 상의 2개 이상의 결정면상에서 형성된 게이트 절연막; 및
    상기 게이트 절연막을 개재하여 상기 반도체 기판 상에 형성된 게이트 전극을 포함하는 3차원 MIS 트랜지스터이고,
    전압이 상기 게이트 전극에 인가될 때, 상기 게이트 절연막을 따라서 상기 반도체 기판 내에 형성된 채널의 채널폭이 상기 2개 이상의 결정면 상에 개별적으 로 형성된 채널의 각 채널폭의 합에 의해 표현되는, 저잡음 증폭기.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 MIS 트랜지스터는,
    상기 반도체 기판은 실리콘 기판이고,
    상기 실리콘 기판의 표면이 규정된 불활성 가스의 플라즈마에 노출되는 방식으로 수소를 제거함으로써, 상기 실리콘 기판의 표면상에 게이트 절연막이 형성되고, 실리콘 기판과 게이트 절연막의 계면에서의 수소 함유량이 표면 밀도 환산으로 1011/㎠ 이하인 것을 특징으로 하는, 저잡음 증폭기.
  5. 제 2 항 또는 제 3 항에 있어서,
    상기 2개 이상의 결정면은 (100)면, (110)면, 및 (111)면 중 임의의 상이한 2 개의 결정면인, 저잡음 증폭기.
  6. n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터로 구성된 CMOS 트랜지스터를 포함하고,
    n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터 중 적어도 하나는 제 1 항 또는 제 3 항에 기재된 저잡음 증폭기의 MIS 트랜지스터를 포함하는, 저잡음 증폭기.
  7. 제 6 항에 있어서,
    상기 p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 소자 면적과 전류 구동 능력이 서로 거의 일치하는, 저잡음 증폭기.
  8. 제 6 항에 있어서,
    상기 입력 신호에 기초한 입력 전압을 p-채널 MOS 트랜지스터의 게이트와 n-채널 MOS 트랜지스터의 게이트 모두에 인가하고,
    전압원은 상기 p-채널 MOS 트랜지스터의 드레인 측에서 구성되고,
    상기 p-채널 MOS 트랜지스터의 소스와 상기 n-채널 MOS 트랜지스터의 드레인이 상호 접속되고,
    동작 점 결정을 위한 직류 피드백 회로가 상기 n-채널 MOS 트랜지스터의 소스와 드레인 사이에 접속되고, 그리고,
    상기 p-채널 MOS 트랜지스터의 소스와 상기 n-채널 MOS 트랜지스터의 드레인을 상호 접속시키는 접속 라인에 나타나는 전압이 상기 입력 전압의 증폭된 전압으로서 출력되는, 저잡음 증폭기.
  9. 제 7 항에 있어서,
    상기 입력 신호에 기초한 입력 전압을 상기 p-채널 MOS 트랜지스터의 게이트와 상기 n-채널 MOS 트랜지스터의 게이트 모두에 인가하고,
    전압원은 상기 p-채널 MOS 트랜지스터의 드레인 측에서 구성되고,
    상기 p-채널 MOS 트랜지스터의 소스와 상기 n-채널 MOS 트랜지스터의 드레인이 상호 접속되고,
    동작점 결정을 위한 직류 피드백 회로가 상기 n-채널 MOS 트랜지스터의 소스와 드레인 사이에 접속되고, 그리고,
    상기 p-채널 MOS 트랜지스터의 소스와 상기 n-채널 MOS 트랜지스터의 드레인을 상호 접속시키는 접속 라인에 나타나는 전압이 상기 입력 전압의 증폭된 전압으로서 출력되는, 저잡음 증폭기.
  10. 제 1 항 내지 제 3 항에 중 어느 한 항에 있어서,
    상기 저잡음 증폭기는 직접 변환 수신 시스템에서 사용되는, 저잡음 증폭기.
KR1020057024006A 2003-06-13 2004-06-11 저잡음 증폭기 KR100692946B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003170106A JP2005006227A (ja) 2003-06-13 2003-06-13 低雑音増幅器
JPJP-P-2003-00170106 2003-06-13

Publications (2)

Publication Number Publication Date
KR20060017873A KR20060017873A (ko) 2006-02-27
KR100692946B1 true KR100692946B1 (ko) 2007-03-19

Family

ID=33549409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057024006A KR100692946B1 (ko) 2003-06-13 2004-06-11 저잡음 증폭기

Country Status (7)

Country Link
US (1) US20070105523A1 (ko)
EP (1) EP1635454A1 (ko)
JP (1) JP2005006227A (ko)
KR (1) KR100692946B1 (ko)
CN (1) CN1806385A (ko)
TW (1) TWI279076B (ko)
WO (1) WO2004112238A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224029B2 (en) 2004-01-28 2007-05-29 International Business Machines Corporation Method and structure to create multiple device widths in FinFET technology in both bulk and SOI
JP5018028B2 (ja) * 2006-11-10 2012-09-05 セイコーエプソン株式会社 基準電圧供給回路、アナログ回路及び電子機器
CN101442293B (zh) * 2007-11-22 2011-03-23 上海华虹Nec电子有限公司 抗工艺变化的2.4GHz低噪声放大器电路
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0088291B1 (en) * 1982-02-26 1985-07-10 Kabushiki Kaisha Toshiba Mos switch circuit
JP3081324B2 (ja) * 1991-11-27 2000-08-28 三洋電機株式会社 空気調和機
US5675164A (en) * 1995-06-07 1997-10-07 International Business Machines Corporation High performance multi-mesa field effect transistor
US6754478B1 (en) * 1998-07-24 2004-06-22 Gct Semiconductor, Inc. CMOS low noise amplifier
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
JP2002299613A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 縦型電界効果トランジスタ及び半導体装置の製造方法
JP4265882B2 (ja) * 2001-12-13 2009-05-20 忠弘 大見 相補型ｍｉｓ装置

Also Published As

Publication number Publication date
EP1635454A1 (en) 2006-03-15
US20070105523A1 (en) 2007-05-10
CN1806385A (zh) 2006-07-19
JP2005006227A (ja) 2005-01-06
KR20060017873A (ko) 2006-02-27
TWI279076B (en) 2007-04-11
TW200509522A (en) 2005-03-01
WO2004112238A1 (ja) 2004-12-23

Similar Documents

Publication Publication Date Title
JP4265882B2 (ja) 相補型ｍｉｓ装置
KR100614822B1 (ko) 〈110〉 면방위의 실리콘 표면상에 형성된 반도체 장치 및그 제조 방법
KR100692946B1 (ko) 저잡음 증폭기
US8314449B2 (en) MIS transistor and CMOS transistor
KR20060017644A (ko) 믹서 회로
TWI294212B (en) Switched capacitor circuit and semi-conductor integrated circuit thereof
US20060131617A1 (en) Frequency conversion circuit for direct conversion receiving, semiconductor integrated circuit therefor, and direct conversion receiver
JPH02260705A (ja) 広帯域増幅装置
TWI286414B (en) Limiter circuit and semiconductor integrated circuit thereof
KR100692944B1 (ko) Ｄｃ 증폭기 및 그 반도체 집적 회로
JP5553276B2 (ja) 相補型ｍｉｓ装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
N231 Notification of change of applicant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee