KR20060017644A - 믹서 회로 - Google Patents

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KR20060017644A
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다다히로 오미
다케후미 니시무타
히로시 미야기
시게토시 스가와
아키노부 데라모토
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가부시키가이샤 도요다 지도숏키
니이가타세이미츠 가부시키가이샤
다다히로 오미
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Abstract

믹서 회로는, 적어도 2 개의 결정면을 갖는 반도체 기판 (810A, 810) 을 각각 포함하며, 또한, 반도체 기판 상에 위치하고 적어도 2 개의 결정면에 대하여 형성되는 게이트 절연막 (820A) 을 포함하는 p-채널 MOS 트랜지스터 (840A) 와 n-채널 MOS 트랜지스터 (840B) 의 조합을 포함하는 MOS 트랜지스터 (800) 의 사용에 의해 구성되며, 여기서, 게이트 절연막을 따르는 반도체 기판에 형성된 채널의 채널 폭은 적어도 2 개의 결정면에 대하여 형성된 채널의 채널폭의 총합으로 도시된다. 이러한 구성은 트랜지스터 소자에서 발생하는 1/f 잡음, 트랜지스터 소자의 전기적 특성의 변동으로 인해 출력 신호에서 발생하는 DC 오프셋, 및 채널 길이 변조 효과에 기초한 신호 왜곡을 감소시킬 수 있다.

Description

믹서 회로{MIXER CIRCUIT}
기술분야
본 발명은 MIS 집적회로 상에 구성되는 믹서 회로에 관한 것이다.
배경기술
직접 변환 수신 시스템은, 무선 주파수 (RF) 신호로부터 원하는 파동 (wave) 을 추출하기 위한 널리 공지된 기술이다.
그 수신 시스템에서, 캐리어 주파수는, 개재(介在)한 중간 주파수 (IF) 없이 기저대역 주파수로 직접 변환된다.
도 1 은, 일반적으로 이용되는 직접 변환 수신 시스템을 나타내는 회로 블록도이다. 도 1 의 회로 블록도 (1) 은 안테나 (2), 저잡음 증폭기 (LNA; 4), 로컬 오실레이터 (6), 90도 위상 시프터 (8), 믹서 (10), 저역통과 필터 (LPF; 12), DC 증폭기 (14) , A/D 변환기 (16), 및 DSP (18) 를 포함한다.
도 1 의 안테나 (2) 로부터 RF 신호를 수신할 때, 그 RF 신호는 LNA (4) 에 의해 증폭되며, 그 증폭된 RF 신호는 도 1 의 상부 및 저부에 구성되어 있는 믹서 (10) 에 제공된다.
또한, 상기 RF 신호와 동일한 주파수를 갖는 로컬 (LO) 신호는 로컬 오실레이터 (6) 로부터 출력되며, LO 신호들은 각각의 믹서 (10) 에 입력되며, 90도 위상 시프터 (8) 로 인해, 각각이 서로 90도의 위상 차이를 가진다.
믹서 (10) 에서는, 상기 입력 RF 신호와 LO 신호가 승산되며, LNA (4) 의 출력은 동위상 (I) 성분 및 직교 (Q) 성분을 갖는 기저대역 신호로 변환된다. 이 시스템에 의하면, IF 가 제로이며 기저대역 신호가 겹쳐져서 복조될 수 없기 때문에, 전술한 바와 같이, 서로 90도 위상 차이를 갖는 2 개의 LO 신호 및 2 개의 유닛의 믹서 (10) 를 이용하여, 직교 복조가 수행된다.
믹서 (10) 로부터 출력된 신호들은, 그 하단에서, LPF (12) 에 의해 커팅 (cut) 되는 불필요한 주파수를 가지고, LPF (12) 로부터 출력된 원하는 파동은 DC 증폭기 (14) 에 의해 증폭되며, DC 증폭기 (14) 로부터의 출력 신호는 A/D 변환기 (16) 에 의해 디지털 신호로 변환된다.
A/D 변환기 (16) 에 의해 변환된 디지털 신호를 DSP (18) 에 입력함으로써, 코드 재생과 같은 프로세싱이 수행된다.
이 수신 시스템에서는, 개재한 중간 주파수 (IF) 없이, 캐리어 주파수가 기저대역 주파수로 직접 변환되기 때문에, 대체로, 이미지 주파수는 존재하지 않는다.
따라서, 캐리어 주파수가 중간 주파수 (IF) 를 개재시켜 기저대역 주파수로 변환되는 기지 (旣知) 의 슈퍼 헤테로다인 수신 시스템에 있어서 사용되는, 이미지주파수를 제거하기 위한 대역통과 필터 및 중간 주파수를 추출하기 위해 대역을 제한하는 중간 주파수 필터와 같은 어떠한 컴포넌트를, 도 1 에 명백히 도시된 바와 같이, 직접 변환 수신 시스템에서는, 제거할 수 있다. 따라서, 본 수신 시스템은 수신기를 소형화하기에 가장 적절하며, 추후의 기술 혁신용으로 크게 기대한다.
그 수신 시스템에서, 믹서 회로 (10) 는 상단의 회로로서 구성되고, 그 출력 신호가 후단의 회로에 악영향을 초래하지 않도록, 고품질 출력 신호를 획득하는 것이 요구된다.
한편, 최근, 저속도의 문제 및 큰 잡음의 문제는, MOS (Metal-Oxide-Semiconductor) 트랜지스터의 기술분야에서 개선되고 있으며, MOS 트랜지스터의 특징적인 구성을 갖는 반도체 장치가 빈번하게 발견된다. 그러한 반도체 장치의 하나로서, 일본 공개특허공보 제 2002-110963 호에는, 반도체 기판 상에 단일 도전형 (p-채널 또는 n-채널) 의 단일 MOS 트랜지스터를 포함하는 반도체 장치의 구성예가 개시되어 있다.
개시된 MOS 트랜지스터에서, MOS 트랜지스터의 열산화 처리된 게이트 절연물은 반도체 기판의 볼록부 표면 상에 구성되며, 반도체 기판의 그 볼록부의 측벽에는 채널이 생성될 수 있다.
이러한 방식으로, 종래로부터, 믹서 회로들은 고품질의 출력 신호를 가지며, 반도체 기판 상에 집적화되도록 요구되었으며, 개량이 행해져 왔다.
특허문헌 1: 일본 공개특허공보 제 2003-134183 호
특허문헌 2: 일본 공개특허공보 제 2002-110963 호
그러나, 컴포넌트의 개수의 감소라는 상기 이점에 상반하여, 예를 들어, 상기 직접 변환 수신 시스템을 채용했을 경우에 문제가 야기된다.
그 문제는, DC 오프셋의 발생 및 잡음 등에 의한 복조 신호의 품질의 열화이다.
직접 변환 수신 시스템에서는, 안테나에 의해 수신된 RF 신호의 주파수와 로컬 오실레이터로부터 출력된 LO 신호의 주파수가 동일하기 때문에, LO 신호가 RF 신호 경로에 누설되면, 믹서에서의 LO 신호들의 자기-믹싱 (self-mixing) 이 DC 오프셋을 발생시킨다. 그 DC 오프셋은, 믹서를 구성하는 트랜지스터 소자의 전기적 특성의 변동에 의해 야기될 수도 있다. DC 오프셋이 발생된 트랜지스터 소자는 차동 쌍 (differential pair) 구성의 트랜지스터이며, 한 쌍에서의 트랜지스터의 전기적 특성이 서로 일치하지 않을 경우에 DC 오프셋이 야기된다.
통상적으로 IF 증폭기 단에서 이득을 획득하는 상기 슈퍼 헤테로다인 수신 시스템과 달리, 직접 변환 수신 시스템에서는, 그 이득의 대부분이 기저대역 신호 프로세싱 유닛에서 획득되어야 한다. 이 시스템은, 기저대역 프로세싱 유닛에서 신호가 증폭될 경우에, DC 성분에 의해 신호 레벨이 전체적으로 시프트-업 (shift-up) 되며 A/D 변환기의 다이나믹 레인지 (dynamic range) 가 효과적으로 이용될 수 없는 것과 같은 문제를 야기한다.
트랜지스터 특성의 포화 영역에서, 드레인과 소스 간의 전압에 의존하지 않고 드레인 전류가 일정한 값을 나타내는 것이 바람직하지만, 실제로, 그 포화 영역에서의 핀치-오프 (pinch-off) 포인트 (채널 캐리어 밀도가 대략 0 이 되는 포인트) 의 시프트에 의해, 실효 게이트 길이가 감소하지만 드레인 전류가 증가하는 채널 길이 변조 효과가 발생한다. 이러한 효과는, 믹싱 신호에서의 왜곡없이, 안정된 신호를 획득하는 것을 더 난해하게 한다.
또한, IF 증폭기 단에서 이득을 획득하는 상기 슈퍼 헤테로다인 수신 시스템 의 경우, 회로에 사용된 저항 또는 전송 선로의 손실, 사용 중인 트랜지스터의 전극 배선 저항 또는 반도체층의 저항 등에 의해 야기되는 열적 잡음이 문제가 되지만, 그 이득의 대부분이 기저대역 신호 프로세싱 유닛에서 획득되는 직접 변환 수신 시스템에서는 저주파 잡음 또한 문제가 된다.
이러한 저주파 잡음은, 표면/계면에서의 전자-정공 쌍의 생성 또는 재결합, 트랩 (trap) 에서의 캐리어의 캡쳐, 또는 트랩으로부터의 캐리어의 방출 등에 의해 생성되는 믹서를 구성하는 트랜지스터로부터의 플릭커 (flicker) 잡음 (1/f 잡음) 이다.
상술한 바와 같이, 믹서 회로는 복조 신호를 열화시키는 여러가지 요인을 가지며, 이에 따라, 믹서 회로의 소형화 및 그 믹서 회로로부터 출력되는 믹싱 신호의 품질 향상이 해결될 과제였다.
발명의 개시
본 발명의 목적은, 출력되는 믹싱 신호의 품질을 향상시킬 수 있는 믹서 회로를 제공하는 것이며, 그 회로는 다음의 구성을 가진다.
본 발명의 믹서 회로의 일 양태는, 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 적어도 한쌍의 차동 쌍 트랜지스터를 구비하며, 제 1 주파수 신호와 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 것을 가정하며, 그 차동 쌍 트랜지스터의 각 트랜지스터는, 제 1 결정면 (crystal plane; 예를 들어, (100)면) 을 주면으로서 포함하는 반도체 기판, 그 반도체 기판의 일부로서 형성되어, 제 1 결정면과 상이한 제 2 결정면 (예를 들어, (110)면) 에 의해 정의되 는 한쌍의 측벽면 및 제 2 결정면과 상이한 제 3 결정면 (예를 들어, (100)면 또는 (111)면, 바람직하게는, 제 1 결정면과 동일한 결정면) 에 의해 정의되는 상면 (top plane) 을 포함하는 반도체 구조물, 주면과 측벽면과 상면을 균일한 두께로 커버 (cover) 하는 게이트 절연물, 그 게이트 절연물 상에서 주면과 측벽면과 상면을 연속적으로 커버하는 게이트 전극, 그리고, 반도체 기판 및 반도체 구조물에서 게이트 전극의 일방 및 타방에 형성되어, 주면과 측벽면과 상면을 따라 연속적으로 연장하는 단일 도전형 확산 영역을 포함하는 MIS (Metal-Insulator-Semiconductor) 트랜지스터이다.
본 발명의 믹서 회로의 다른 양태는, 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 적어도 한쌍의 차동 쌍 트랜지스터를 구비하며, 제 1 주파수 신호와 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 것을 가정하며, 그 차동 쌍 트랜지스터의 각 트랜지스터는, 주면의 표면 상에 적어도 2 개의 상이한 결정면 (예를 들어, (100)면과 (110)면, (100)면과 (111)면, (110)면과 (111)면, 또는 (100)면과 (110)면과 (111)면) 을 갖는 볼록부를 포함하는 반도체 기판, 그 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물, 반도체 기판으로부터 전기적으로 절연되도록 게이트 절연물에 의해 구성되고, 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극, 및 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 그 볼록부 내에 형성되고, 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역을 포함하는 MIS 트랜지스터 이다.
본 발명의 믹서 회로의 또 다른 양태는, 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 적어도 한쌍의 차동 쌍 트랜지스터를 구비하며, 제 1 주파수 신호와 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 것을 가정하며, 그 차동 쌍 트랜지스터의 각 트랜지스터는, 적어도 2 개의 결정면을 포함하는 반도체 기판, 그 반도체 기판의 결정면 중 적어도 2개에 대해 형성되는 게이트 절연물, 그 게이트 절연물을 개재하는 반도체 기판 상에 형성되는 게이트 전극을 포함하며, 전압이 게이트 전극에 인가될 경우에 게이트 절연물을 따라 반도체 기판 내에 형성되는 채널의 채널 폭 (전자 및 정공 등의 캐리어의 이동에 직교하는 방향, 및 게이트 절연물을 따르는 방향의 채널의 폭) 이 상기 적어도 2 개의 결정면에 대해 개별적으로 형성되는 채널의 각 채널 폭 (전자 및 정공 등의 캐리어의 이동에 직교하는 방향, 및 게이트 절연물을 따르는 방향의 채널의 폭) 의 합계에 의해 표시되는 3차원 구조의 MIS 트랜지스터이다.
상기 각각의 양태에서, MIS 트랜지스터는, 반도체 기판이 실리콘 기판이며, 그 실리콘 기판의 표면이 소정의 불활성 가스의 플라즈마에 노출되는 방식으로 수소를 제거함으로써 실리콘 기판의 표면 상의 게이트 절연물이 형성되며, 실리콘 기판과 게이트 절연물의 계면에서의 수소 함유량은 면밀도 단위로 1011/cm2 이하가 되도록 구성하는 것이 바람직하다.
또한, 상기 각각의 양태에서, 상기 적어도 2 개의 결정면은 (100)면, (110) 면, 및 (111)면으로부터의 임의의 2 개의 상이한 결정면인 것이 바람직하다.
또한, 상기 각각의 양태에서, 믹서 회로는 길버트 셀 (Gilbert cell) 형 회로인 것이 바람직하다.
또한, 상기 각각의 양태에서, 믹서 회로의 회로구성은 MIS 트랜지스터를 대칭적으로 이용하는 것이 바람직하다.
상기 양태의 믹서 회로는, 고주파수 신호인 제 1 주파수 신호, 로컬 신호인 제 2 주파수 신호, 및 저주파수 신호인 제 3 주파수 신호에 대한 수신기로서 이용될 수도 있다. 또한, 저주파수 신호는 기저대역 신호인 직접 변환 수신 시스템에서 이용된다.
또한, n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 믹서 회로에 있어서, n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터 중 적어도 하나는 상기 양태의 임의의 하나의 믹서 회로의 MIS 트랜지스터를 구성한다.
이 경우, p-채널 MOS 트랜지스터와 n-채널 MOS 트랜지스터의 소자 면적 및 전류 구동 능력은 서로 대략 일치하는 것이 바람직하다.
본 발명의 믹서 회로에서는, 상기 적어도 2 개의 상이한 결정면을 따라 게이트 폭이 형성된다. 따라서, 전압이 게이트에 인가될 경우, 상기 적어도 2 개의 상이한 결정면을 따라 채널이 형성된다. 또한, 특히, 볼록부의 결정면을 따라 채널이 형성될 경우에, 각각의 트랜지스터에서 발생되는 채널 길이 변조 효과가 잘 억제될 수 있다.
MIS 트랜지스터는, 상기 반도체 기판이 실리콘 기판이며, 그 실리콘 기판의 표면이 소정의 불활성 가스의 플라즈마에 노출되는 방식으로 수소를 제거함으로써 실리콘 기판의 표면 상의 게이트 절연물이 형성되며, 실리콘 기판과 게이트 절연물의 계면에서의 수소 함유량은 면밀도 단위로 1011/cm2 이하이며, 이러한 이유로, 반도체 기판과 게이트 절연물의 계면의 계면준위 밀도 (Dit at midgap) 가 강하될 수 있고, 1/f 잡음 및 각 트랜지스터의 전기적 특성의 변동의 감소가 달성될 수 있는 것을 특징으로 한다.
또한, 적어도 2 개의 결정면이 (100)면, (110)면, 및 (111)면으로부터의 임의의 2 개의 상이한 결정면을 조합시킴으로써, 적어도 2 개의 결정면은 1/f 잡음 및 전기적 특성의 변동을 실질적으로 감소시킨다.
트랜지스터를 차동 쌍 구성물에 구성함으로써, 외부 잡음 또한 제거할 수 있다.
대칭형 회로가 트랜지스터에 의해 구성되어, 믹서 회로로부터 출력되는 신호는 양호하고 안정된 신호가 된다.
그 믹서 회로가 직접 변환 수신 시스템에 적용될 경우, 믹서 회로의 후단에 구성되는 A/D 변환기에서, 다이나믹 레인지가 효과적으로 활용될 수 있다.
또한, n-채널 MOS 트랜지스터의 전류 구동 능력 및 소자 면적이 p-채널 MOS 트랜지스터의 전류 구동 능력 및 소자 면적과 일치하는 CMOS (Complementary Metal Oxide Semiconductor ) 트랜지스터를 포함하는 믹서 회로가 구성될 수 있다.
도면의 간단한 설명
본 발명은 첨부도면과 함께 다음의 상세한 설명으로부터 더 명백해 진다.
도 1 은 종래의 직접 변환 수신 시스템의 회로 블록도이다.
도 2 는 라디얼 라인 (radial line) 슬롯 안테나를 사용한 플라스마 프로세싱 장치 (100) 의 일예를 나타낸 단면도이다.
도 3 은 적외선 분광기에 의한 실리콘 기판 (103) 상의 실리콘-수소 결합의 분석 결과이다.
도 4 는 프로세싱 챔버 내의 Kr/O2 의 압력비를 97/3 으로 유지하면서, 프로세싱 챔버 (101) 내의 가스압력이 변경될 경우에 형성되는 산화막의 두께와 프로세싱 챔버 내의 압력 간의 관계이다.
도 5 는 Kr/O2 플라즈마 산화막의 성장 레이트와 건식 열산화막의 성장 레이트를 비교한 도면이다.
도 6 은 Kr/O2 플라즈마 산화막의 계면준위 밀도와 건식 열산화막의 계면준위 밀도를 비교한 도면이다.
7a 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
7b 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
7c 는 드레인 전압 대 정규화 드레인 전류 특성을 도시한 것이다.
도 8 은 n-채널 MOS 트랜지스터의 구성의 일예이다.
도 9 는 CMOS 트랜지스터의 구성의 일예이다.
도 10 은 도 8 로부터 추출된 일부의 도면이다.
도 11a 는 믹서 회로의 일례를 나타내 도면이다.
도 11b 는 믹서 회로의 일례를 나타내 도면이다.
도 12 는 본 발명의 실시형태의 직접 변환 수신 시스템의 회로 블록도이다.
발명을 실시하기 위한 최선의 형태
다음 설명에서는, 본 발명의 바람직한 실시형태의 세부사항을 첨부도면을 참조하여 설명한다.
본 발명의 바람직한 실시형태의 믹서 회로는 MIS (Metal-Insulator-Semiconductor) 구조의 트랜지스터로 이루어진다. 본 발명의 실시형태에서, MIS 트랜지스터의 게이트 절연물은, 일본 공개특허공보 제 2002-261091 호에 개시되어 있는 게이트 절연물 박막 형성 기술을 채용하여 형성된다.
상기 게이트 절연물에 대해서는, 일본 공개특허공보 제 2002-261091 호에 개시되어 있는 것 같이 질화막이나 산질화막 (oxynitride film) 이 이용될 수도 있지만, 본 실시형태에서는 게이트 절연물을 그 산화막으로 갖는 MOS (Metal-Oxide-Semiconductor) 트랜지스터 (예를 들어, MOSFET) 를 일예로 채택하여 설명한다.
우선, MOS 트랜지스터의 게이트 절연물 박막 형성 방법을 설명한다
도 2 는 라디얼 라인 슬롯 안테나를 사용한 플라스마 프로세싱 장치 (100) 의 일예를 나타낸 단면도이다.
게이트 절연물 박막 형성 방법에 있어서, 실리콘 (Si 로서 표시함) 표면의 미결합수 (dangling bond) 를 종단시키는 수소를 제거하기 위하여, 표면 종단 수소 제거 프로세싱 및 산화 프로세싱이, 후속적인 산화막 형성 프로세스에서 플라즈마 여기 가스로서 Kr 를 사용하여, 동일한 프로세싱 챔버 내에서 순차적으로 실행된다.
우선, 진공 용기 (프로세싱 챔버; 101) 를 진공으로 하고, 샤워 플레이트 (102) 로부터 Ar 가스가 유입되고, 그 후, 유입된 가스는 Kr 가스로 변경된다. 프로세싱 챔버 (101) 내의 대기압은 약 133Pa (1Torr) 로 설정한다.
다음으로, 실리콘 기판 (103) 은, 가열 기구를 가지는 샘플 홀더 (sample holder; 104) 에 위치시키고, 샘플의 온도는 약 400℃ 로 설정한다. 만약 실리콘 기판 (103) 의 온도가 200~550℃ 의 범위 내이면, 아래에서 설명되는 결과는 거의 동일하다. 실리콘 기판 (103) 은 직전의 사전처리 프로세싱 단계에서 묽은 불산 (hydrofluoric acid) 세정으로 처리되며, 그 결과, 표면 상의 실리콘 미결합수는 수소로 종단된다.
다음으로, 2.45 GHz 의 마이크로파가 동축 도파관 (105) 으로부터 라디얼 라인 슬롯 안테나 (106) 에 제공되며, 마이크로파는 라디얼 라인 슬롯 안테나 (106) 로부터, 프로세싱 챔버 (101) 의 벽면의 일부에 구성된 유전체판 (107) 을 경유하여, 프로세싱 챔버 (101) 에 방출된다. 방출된 마이크로파는 샤워 플레이트 (102) 로부터 프로세싱 챔버 (101) 에 유입된 Kr 가스를 여기시키며, 고밀도의 Kr 플라즈마가 샤워 플레이트 (102) 바로 아래에 형성된다. 공급된 마이크로파의 주파수가 대략 900MHz 내지 10GHz 범위 내에 있으면, 아래에서 설명되는 결과는 거의 동일하다.
도 2 에 도시된 구성에서, 샤워 플레이트 (102) 와 기판 (103) 간의 거리는 본 실시형태에서 6cm 로 설정한다. 둘 간의 더 짧은 거리는 더 고속의 막 형성을 가능케 한다.
비록 본 실시형태는 라디얼 라인 슬롯 안테나를 갖는 플라즈마 장치를 이용한 막 형성의 예를 도시하고 있지만, 프로세싱 챔버 내에 마이크로파를 방출함으로써 플라즈마를 여기하기 위해 다른 방법이 이용될 수 있다.
Kr 가스에 의해 여기된 플라즈마에 실리콘 기판 (103) 을 노출시킴으로써, 실리콘 기판 (103) 의 표면은 저에너지의 Kr 이온 조사 (irradiation) 를 수신하고, 그 표면 상의 종단 수소가 제거된다.
도 3 은 적외선 분광기에 의한 실리콘 기판 표면 상의 실리콘-수소 결합을 분석한 결과를 도시한 것이며, 133Pa (1Torr) 의 압력 하에서 1.2W/cm2 의 전력 밀도를 갖는 마이크로파를 프로세싱 챔버 (101) 에 방출함으로써 여기되는 Kr 플라즈마에 의한, 실리콘 표면 상의 종단 수소의 제거 효과를 나타낸 것이다.
도 3 에 대한 참조는, 단지 1초의 Kr 플라즈마 조사가, 실리콘-수소 결합의 특성인 2100cm- 1 의 파수 근방의 광학 흡수의 대부분을 소멸시키고, 약 30초의 조사에 의해, 광학 흡수가 거의 완전히 소멸하는 것을 나타낸다. 즉, 약 30초의 Kr 플라즈마 조사는, 실리콘 표면을 종단시키는 수소를 제거할 수 있다. 본 실시형태에서는, Kr 플라즈마 조사가 1분 동안 계속되어, 표면 상의 종단 수소를 완전히 제거한다.
다음으로, 97/3의 분압비를 갖는 Kr/O2 가스 혼합물이 샤워 플레이트 (102) 로부터 유입된다. 이 때, 프로세싱 챔버 내의 압력은 약 133Pa (1Torr) 에서 유지된다. Kr 가스와 O2 가스가 믹싱되는 고밀도 여기 플라즈마 내에서, 중간 여기 상태에 있는 Kr* 과 O2 분자가 충돌하여, 다량의 원자형 (atomic) 산소 0* 를 효율적으로 발생시킨다.
본 실시형태에서는, 실리콘 기판 (103) 의 표면이 이 원자형 산소 0* 에 의해 산화된다. 본 박막 형성 방법의 이용은, 약 400℃ 의 매우 낮은 온도에서 원자형 산소에 의한 산화 프로세싱을 가능케 한다. Kr*-O2 의 충돌 기회를 증가시키기 위하여, 프로세싱 챔버가 고압을 갖는 것이 바람직하지만, 너무 높으면, 발생된 0* 가 서로 충돌하고, 다시 O2 분자가 된다. 따라서, 최적의 가스 압력이 존재한다.
도 4 는, 프로세싱 챔버 내의 Kr/O2 의 압력비를 97/3 으로 유지하면서, 프로세싱 챔버 (101) 내의 가스 압력이 변경되는 경우에, 형성된 산화막의 두께와 프로세싱 챔버 내의 압력 간의 관계를 도시한 것이다. 도 4 에서, 실리콘 기판 (103) 의 온도는 400℃ 로 설정하고, 산화 프로세싱이 10 분 동안 실행된다.
도 4 에 대한 참조는, 프로세싱 챔버 (101) 내의 압력이 약 133Pa (1Torr) 일 경우에 산화 레이트가 최고이며, 따라서, 이 압력 또는 이 압력 근방의 압력 조건이 최적임을 나타낸다. 그 최적의 압력은, 실리콘 기판 (103) 의 면 방위 (orientation) 가 (100)면일 경우로 제한되지 않으며, 임의의 면 방위를 갖는 임의의 실리콘 표면에 대해서도 동일하다.
원하는 막 두께의 실리콘 산화막이 형성될 경우에, 마이크로파 전력의 인가는 중지되고, 그 후, 플라즈마 여기가 종료된다. 또한, Kr/O2 가스 혼합물은 Ar 가스로 대체되며, 그 후, 산화 프로세스가 완료된다. Ar 가스는, 본 프로세스 전후에서, Kr 보다 저렴한 퍼지 (purge) 가스로서 이용된다. 본 프로세스용으로 사용된 Kr 가스는 회수 및 재이용된다.
상기 Kr/O2 플라즈마 산화막 형성에 후속하여, MOS 트랜지스터 및 커패시터를 포함하는 반도체 집적회로 장치가 전극 형성 프로세스, 보호막 형성 프로세스, 및 수소 소결 프로세싱 프로세스 등 이후에 완성될 수 있다.
상기의 절차에 의해 형성되는 3nm 두께의 실리콘 산화막 내의 면 밀도 단위의 수소 함유량이 열 탈착 (thermal desorption) 분석에 의해 측정되었을 경우, 그 결과는 약 1012/cm2 이하였다. 특히, 낮은 누설 전류를 갖는 산화막에 있어서, 실리콘 산화막 내의 면 밀도 단위의 수소함유량은 약 1011/cm2 이하로 확인되었다. 한편, 산화막 형성 전에 Kr 플라즈마에 노출되지 않은 산화막은 면 밀도 단위로 1012/cm2 을 초과한 수소를 함유하였다.
상기 절차에 의해 형성되는 실리콘 산화막을 박리한 후의 실리콘 표면의 조도 (roughness) 와 산화막 형성 전의 실리콘 표면의 조도를 원자력 현미경에 의해 측정해서 비교하면, 실리콘 표면의 조도는 변경되지 않고 유지됨이 확인되었다. 즉, 실리콘 표면은, 종단 수소의 제거 및 산화 이후에도, 그 조도가 증가하지 않는다.
본 게이트 절연물 박막 형성 방법에 의하면, MOS 트랜지스터의 게이트 절연물로서 형성되는 실리콘 산화막과 실리콘 기판 간의 계면에 잔류하는 수소가 제거되어, 그 계면이 평탄화된다. 이러한 평탄화에 의해, 그 계면에서의 저 계면준위 밀도가 달성될 수 있으며, 게이트 절연물이 박막화되더라도, 양호한 전기적 특성 (낮은 누설 전류 특성, 저 계면준위 밀도, 고 내압성, 고 핫 캐리어 (hot carrier) 내성, 일정한 임계값 전압 특성 등) 이 획득될 수 있다. 또한, 임의의 면 방위를 갖는 게이트 절연물의 경우에, 양호한 전기적 특성이 그 면 방위로부터 여전히 획득될 수 있다.
다음으로, 상기 게이트 절연물 박막 형성 방법에서, 실리콘 기판의 (100)면 뿐만아니라 (111)면 및 (110)면을 사용하여 MOS 트랜지스터 형성에 대한 일예를 설명한다.
도 5 는 건식 열산화막의 성장 레이트와 비교하여, 도 2 의 플라스마 프로세싱 장치 (100) 에 의해, 실리콘 기판의 (100)면, (111)면, 및 (110)면을 산화할 경우의 Kr/O2 플라즈마 산화막의 성장 레이트를 도시한 것이다.
도 5 에 대한 참조는, Kr/O2 플라즈마 산화막이 건식 열산화막보다 훨씬 더 높은 성장 레이트를 산출하며, 활성 원자형 산소 0* 를 이용한 Si 기판의 산화가 효율적으로 진행함을 나타낸다. 또한, 도 5 로부터, Kr/O2 플라즈마 산화막에서는, Si 원자의 면 밀도가 (100)면보다 더 큰 (111)면 및 (110)면의 경우에, (100)면의 경우보다 더 낮은 성장 레이트가 산출됨을 알 수 있다. 이것은, 재료 공급 레이트 결정 프로세스로부터 유도되는 결과와 일치하며, 따라서, 그 결과는, 이와 같은 방식으로 형성된 플라즈마 산화막이 우수한 막 품질을 가짐을 시사한다.
반대로, Si 기판의 (111)면 및 (110)면 상에 건식 열산화막을 형성한 경우에는, 산화막의 성장 레이트가 (100)면 상에 건식 열산화막을 형성했을 경우의 성장 레이트보다 더 높아, (111)면 및 (110)면 상에 형성된 건식 열산화막의 막 품질이 열등함을 시사한다.
도 6 은 상기와 같이 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도와 건식 열산화막의 계면준위 밀도의 비교 결과를 도시한 것이다.
도 6 에 대한 참조는, 실리콘의 (100)면 상에 형성된 Kr/O2 플라즈마 산화막과 실리콘 표면의 (111)면 및 실리콘의 (110)면 상에 형성된 Kr/O2 플라즈마 산화막의 계면준위 밀도가 모두 실리콘의 (100)면 상에 형성된 건식 열산화막의 계면준위 밀도보다 더 낮으며, 매우 고품질의 산화막이 획득될 수 있음을 나타낸다.
반대로, 실리콘의 (111)면 및 실리콘의 (110)면 상에 형성된 건식 열산화막은 도 5 의 결과로부터 예측된 바와 같이 매우 큰 계면준위 밀도를 가지며, MOS 트랜지스터의 게이트 절연물로서 사용될 경우에, 캐리어의 캡쳐에 의한 임계값 전압의 변경 및 게이트 누설 전류의 증가와 같은 다양한 문제가 야기될 수도 있다.
도 7a 내지 도 7c 는, 도 2 의 플라스마 프로세싱 장치 (100) 에 의해, 각각, 실리콘 기판의 (100)면, 실리콘 기판의 (111)면, 및 실리콘 기판의 (110)면 상에 실리콘 산화막이 형성되고, 그 실리콘 산화막을 게이트 절연물로서 갖는 p-채널MOS 트랜지스터가 형성되는 경우의 드레인 전압과 정규화 드레인 전류 특성 간의 관계를 도시한 것이다. 도 7a 및 도 7b 는, 실리콘 산화막이 Kr/O2 플라즈마 프로세싱에 의해 형성되는 경우 및 실리콘 산화막이 건식 열산화 프로세싱에 의해 형성되는 경우의 모두를 나타낸 것이다. 그러나, 도 7c 에서는, 건식 열산화 프로세스에 의해 (110)면 상에 산화막이 형성되지 않기 때문에, 오직 Kr/O2 플라즈마 프로세싱에 의해 형성되는 게이트 산화막의 예가 도시되어 있다. 도 7a 의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 50㎛ 인 p-채널 MOS 트랜지스터에 관한 것이고, 도 7b 및 도 7c 의 결과는, 게이트 길이가 10㎛ 이고 게이트 폭이 300㎛ 인 p-채널 MOS 트랜지스터에 관한 것이다.
도 7a 내지 도7c 에 대한 참조는, (111)면 또는 (110)면과 같이, 실리콘의 (100)면을 제외한 임의의 결정면 상에 트랜지스터를 형성함으로써 p-채널 MOS 트랜지스터의 드레인 전류, 즉, 상호 컨덕턴스 또는 전류 구동 능력을 증가시키는 것이 가능하며, p-채널 MOS 트랜지스터가 실리콘의 (111)면 상에 형성될 경우에, (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.3배의 전류 구동력을 획득할 수 있으며, 또한, p-채널 MOS 트랜지스터가 실리콘의 (110)면 상에 형성될 경우에는 (100)면 상에 형성된 p-채널 MOS 트랜지스터의 약 1.8배의 전류 구동력을 획득할 수 있음을 나타낸다.
도 8 은 n-채널 MOS 트랜지스터의 구성의 일예이다.
도 8 에 도시된 n-채널 MOS 트랜지스터는, 도 2 에서 설명된 플라즈마 프로세싱 장치 (100) 에 의해, (110)면을 주면으로 갖는 Si 기판 (710) 의 표면 상에 균등하게 형성되는 실리콘 산화막을 가지며, 그 형성된 실리콘 산화막 상에 폴리실리콘 게이트 전극 (730) 이 생성되어 있다. 게이트 전극 (730) 의 패터닝을 따라 실리콘 산화막에 패터닝이 적용되며, 도 8 에서, 게이트 전극 (730) 에 대응하여, 게이트 절연물 (720) 이 굵은 실선과 파선으로 둘러싸인 영역에 형성된다.
게이트 전극 (730) 을 자기-정렬 마스크로서 사용하여 n형 불순물의 이온 주입을 수행함으로써, 게이트 전극 (730) 의 양측에 n형 확산 영역 (710a 및 710b) 이 형성된다. 그 결과, Si 기판 (710) 상에 n-채널 MOS 트랜지스터가 형성된다. 도 8 에서, n형 확산 영역들 (710a 및 710b) 간에 채널이 형성될 경우에, 그 형성 범위는 음영 영역으로 표시된다.
도 8 은 n-채널 MOS 트랜지스터의 구성의 일예이지만, 게이트 전극의 양측에 p형 확산 영역을 형성하고, 그 게이트 전극을 자기-정렬 마스크로서 사용하여 p형 불순물의 이온주입을 수행함으로써, Si 기판 상에 p-채널 MOS 트랜지스터가 형성될 수 있다.
상기와 같이 구성된 MOS 트랜지스터에서, Si 기판과 게이트 산화막의 계면에서, 저 계면준위 밀도가 획득될 수 있으며, 이에 따라, 1/f잡음이 감소될 수 있으며, 양호한 전기적 특성이 안정적으로 획득될 수 있다. 이러한 이유로, 소자들 간의 전기적 특성의 감소된 변동으로 더 안정된 MOS 트랜지스터가 구성될 수 있다.
상기 구성예에서는, Si 기판의 (110)면 상에 트랜지스터가 형성되었지만, (100)면 및 (111)면과 같은 다른 면 상에 트랜지스터가 형성될 경우에도, 상기의 효과가 여전히 획득될 수 있다.
다음으로, (110)면과 같이 오직 하나의 방위에 트랜지스터를 구성하는 경우와 달리, 복수의 방위를 동시에 이용하여 트랜지스터를 구성 (3차원 구조) 하는 예를 설명한다.
도 9 및 도 10 은 p-채널 MOS 트랜지스터 및 n-채널 MOS 트랜지스터를 포함하는 CMOS (Complementary Metal Oxide Semiconductor) 트랜지스터의 일예이다.
도 10 은 도 9 의 일부로부터 추출된 도면이다.
도 9 및 도 10 에 대한 참조는, 소자 분리 영역 (805) 에 의해 분리된 n형 영역 A 및 p형 영역 B 가 형성된 (100)면을 주면으로 갖는 Si 기판 (810) 상에 CMOS 트랜지스터 (800) 가 형성되고, 도 10 에 도시된 바와 같이, 폭이 W1A 이고 높이가 HA 인 돌출부 (810A) 를 포함하는 영역 A, 및 폭이 W1B 이고 높이가 HB 인 돌출부 (810B) 를 포함하는 영역 B 가 양측의 측벽에 형성됨을 나타낸다. 도 10 으로부터 알 수 있는 바와 같이, 돌출부 (810A 및 810B) 의 상면은 (100)면에 의해 정의되며, 측면은 (110)면에 의해 정의된다.
도 2 에서 설명한 플라즈마 프로세싱 장치 (100) 에 의해, 도 10 의 Si 기판 (810) 상에 실리콘 산화막이 균등하게 형성되어 있고, 또한, 그 막의 상부에서, 도 9 에 도시된 폴리실리콘 게이트 전극 (830A 및 830B) 이, 각각, 영역 A 및 영역 B 상에 형성되어 있다. 그 게이트 전극 (830A 및 830B) 의 패터닝에 후속하여, 실리콘 산화막에 패터닝이 적용되며, 게이트 전극 (830A) 에 대응하는 게이트 절연물 (820A) 및 게이트 전극 (830B) 에 대응하는 게이트 절연물 (820B) 이, 도 9 에 굵은 실선으로 둘러싸인 음영 영역에 형성된다.
또한, 도 9 의 CMOS 트랜지스터 (800) 에 있어서, n형 영역 A 에서 게이트 전극 (830A) 을 자기-정렬 마스크로서 이용하여 n형 불순물의 이온주입을 수행함으로써, 게이트 전극 (83OA) 의 양측에, 돌출부 (810A) 를 갖는 n형 확산 영역 (810a 및 810b) 이 형성된다. 또한, 유사하게, p형 영역 B 에 있어서, 게이트 전극 (830B) 의 양측에, 돌출부 (810B) 를 갖는 p형 확산 영역 (810c 및 810d) 이 형성된다. 그 결과, Si 기판 (810) 상에서, n-채널 MOS 트랜지스터 (840A) 가 영역 A 에 생성되고, p-채널 MOS 트랜지스터 (840B) 는 영역 B 에 생성된다.
본 실시형태에서 설명한 CMOS 트랜지스터 (800) 에서, n-채널 MOS 트랜지스터 (840A) 는 게이트 길이 LgA 를 가지며, p-채널 MOS 트랜지스터 (840B) 는 게이트 길이 LgB 를 가지며, 게이트 전극 (830A) 은, 돌출부 (810A) 의 어느 측에서 Si기판 (810) 의 평탄부를 W2A/2 의 게이트 폭에 걸쳐 커버한다. 그 결과, 게이트 전극 (830A) 의 (100)면 상에서의 게이트 폭은, 돌출부 (810A) 상의 게이트의 상부를 포함하여, W1A+W2A 로서 표현될 수 있다. 한편, 양 측벽 상에 형성되는 게이트 전 극 (830A) 의 (110)면 상의 게이트 폭은 2HA 로 표현되며, 이에 따라, 영역 A 상에 형성되는 n-채널 MOS 트랜지스터 (840A) 의 전류 구동 능력은 식 μn1(W1A +W2A)+2μn2HA 로 표현되며, 여기서, μn1 은 (100)면의 전자 이동도를 나타내며, μn2 는 (110)면의 전자 이동도를 나타낸다.
유사한 방식으로, 영역 B 에 형성되는 p-채널 MOS 트랜지스터 (840B) 의 전류 구동 능력은 식 μp1(W1B +W2B)+2μp2HB 로 표현될 수 있으며, 여기서, μp1 은 (100)면의 정공 이동도를 나타내며, μp2 는 (110)면의 정공 이동도를 나타낸다.
Si 기판 (810) 의 주면인 (100)면에 더하여, 상술한 바와 같이, 상이한 면 방위, 즉, (110)면 상에 게이트가 생성될 수 있으며, 이에 따라, 주면의 게이트 폭을 감소시킴으로써 소자 면적을 감소시켜, (110)면 상에 형성된 주면을 갖는 게이트의 일부의 게이트 폭을 조정하여 보상할 수 있다. 따라서, 트랜지스터 소자의 사이즈를 감소시킬 수 있다.
상기 예에서는, 측벽 상의 트랜지스터가 양측의 측벽 상에 형성되지만, 오직 일측에만 형성될 수도 있다.
또한, 상기 HA 가 0 인 구성도 가능하다.
도 9 에서, Si 기판 (810) 상부의 n형 확산 영역 (810a 및 810b) 사이에, 또는 p형 확산 영역 (810c 및 810d) 사이에, 게이트 절연물 (820A 및 820B) 각각을 따라 채널이 형성되는 범위는 음영 영역으로서 표시되어 있다. 도 9 로부터 명 백히 알 수 있는 바와 같이, 상기 게이트 절연물을 따라 Si 기판에 형성되는 채널의 폭은, 예를 들어, n-채널 MOS 트랜지스터 (840A) 의 경우, (100)면의 상기 W1A+W2A 와 (110)면의 2HA 의 합계에 따르고, 예를 들어, p-채널 MOS 트랜지스터 (840B) 의 경우에는, (100)면의 상기 W1B+W2B 와 (110)면의 2HB 의 합계에 따른다.
따라서, 만약 식 W1A+W2A = W1B +W2B 및 μn1(W1A +W2A)+2μn2HA = μp1(W1B +W2B)+2μp2HA 을 만족하도록 HA 및 HB 가 결정되면, 그 소자 면적 및 전류 구동 능력이 일치하도록 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터를 갖는 CMOS 트랜지스터를 구성할 수 있다.
도 9 의 음영 영역으로 도시된 바와 같이, 채널들의 3차원 구조 형성은 일면 상에 형성되는 채널에서의 핀치-오프 포인트 (채널 캐리어 밀도가 대략 0 이 되는 포인트) 의 시프트에 기초하는 실효 게이트 길이의 감소 및 포화 영역에서의 드레인 전류의 증가의 억제를 가능케 한다.
그 결과, MOS 트랜지스터에 의해 증폭되는 신호의 신호 왜곡이 저감될 수 있다.
본 실시형태는 CMOS 트랜지스터의 구성의 일예를 나타낸다. 그러나, 명백하게, 비-상보형 구성, 즉, n-채널 MOS 트랜지스터 (840A) 만을 또는 p-채널 MOS 트랜지스터 (840B) 만을, 상술한 바와 같이 (100)면 및 (110)면을 사용하여 3차원적으로 구성할 수 있다. 또한, 당연히, n-채널 MOS 트랜지스터 또는 p-채널 MOS 트랜지스터를 갖는 그러한 구성은 상술한 바와 동일한 효과를 달성할 수 있다.
상술한 바와 같이, 플라즈마 프로세싱 장치 (100) 에 의해 실리콘 산화막을 임의의 면 방위에 균등하게 형성함으로써 1/f 잡음이 감소되고, 복수의 면 방위에 게이트를 형성하여 3차원 구조의 트랜지스터를 제조함으로써 채널 길이 변조 효과가 감소되며, 따라서, 소자들 사이에서 변동없이 양호한 전기적 특성이 달성될 수 있다. 또한, 상기 3차원 구성은 소자 면적의 감소를 가능케 한다.
이하, 상기 게이트 절연물 박막 형성 방법을 이용하여 형성된 박막 게이트 절연물을 포함하는 상기 3차원 구성을 갖는 MOS 트랜지스터가 적용되는 믹서 회로를 설명한다.
도 11a 는 믹서를 포함하는 주파수 변환기 회로의 블록도이다. 도 11a 에 도시된 주파수 변환기 회로 (1000) 는, 로컬 신호를 출력하는 로컬 오실레이터 (1002), 및 입력된 RF 신호와 입력된 로컬 신호를 승산하며, 예를 들어, 중간 주파수 및 기저대역으로의 주파수 변환 이후에 RF 신호를 출력하는 믹서 (1004) 를 포함한다.
도 11b 는 믹서 (1004) 의 내부 회로의 일예이다.
믹서 (1004) 의 구성에 대하여, 단일-위상 입력으로서의 RF 신호 및 차동 입력으로서의 LO 신호의 구성을 갖는 싱글 밸런스 믹서 (single-balanced mixer), 그리고, RF 신호 및 LO 신호 모두를 차동 입력으로서의 구성을 갖는 더블 밸런스 믹서 등이 존재하지만, 본 실시형태의 회로 구성으로서는, 더블 밸런스 믹서인 길버트 셀로 이루어진 믹서 회로가 도시되어 있다. 본 실시형태에서는, 일예로서 n-채널 MOS 트랜지스터가 채용되어 있지만, p-채널 MOS 트랜지스터, 또는 n-채널 MOS 트랜지스터와 p-채널 MOS 트랜지스터 모두가 이용될 수도 있다. 도면에 구체적으로 도시되진 않지만, CMOS 트랜지스터를 이용하여 믹서 회로가 구성될 수도 있다.
도 11b 의 믹서 회로는, LO 신호를 입력하는 2 쌍의 차동 쌍 트랜지스터 (M1~M4) 과 RF 신호를 입력하는 한쌍의 차동 쌍 트랜지스터 (M5 및 M6) 과, 전류 미러의 정전류 특성을 갖는 액티브 로드 (M8 및 M9) 을 선형 어레이로 접속시킴으로써 구성된다.
트랜지스터 (M5 및 M6) 에 있어서, 그들 트랜지스터의 소스는, 바이어스 전압 (VBIAS) 를 공급하는 트랜지스터 (M7; 정전류 소스) 를 경유하여 접지되며, RF 신호는 각 게이트로의 차동 입력으로서 입력된다.
또한, 트랜지스터 (M1, M2, M3, 및 M4) 에 있어서, 트랜지스터 (M1 및 M2) 의 소스는 트랜지스터 (M5) 의 드레인에 접속되고, 트랜지스터 (M3 및 M4) 의 소스는 트랜지스터 (M6) 의 드레인에 접속되며, 트랜지스터 (M1 및 M4) 의 게이트의 접속 포인트 및 트랜지스터 (M2 및 M3) 의 게이트의 접속 포인트로의 차동 입력으로서 LO 신호가 입력된다.
액티브 로드 (M8 및 M9) 에 있어서, 액티브 로드 (M8) 의 드레인은 트랜지스터 (M1 및 M3) 의 드레인에 접속되고, 액티브 로드 (M9) 의 드레인은 트랜지스터 (M2 및 M4) 의 드레인에 접속되며, 액티브 로드 (M8 및 M9) 의 게이트는 서로 접속된다. 또한, 이들 게이트의 접속 포인트는 액티브 로드 (M8) 의 드레인에 접속되며, 액티브 로드 (M8 및 M9) 의 소스는 전원 (VDD) 에 접속된다.
제 1 믹싱 출력 단자 (B1) 는 트랜지스터 (M1 및 M3) 의 드레인 상에 구성되고, 동시에, 제 2 믹싱 출력 단자 (B2) 는 트랜지스터 (M2 및 M4) 의 드레인 상에 구성된다.
도 11b 에서와 같이, n-채널 MOS 트랜지스터들은, 본 회로가 대칭적 구성을 갖도록 배열된다.
본 회로는, LO 신호 및 RF 신호를 입력함으로써 RF 신호에 주파수 변환이 적용되고, 주파수가 변환된 신호가 믹싱 출력 단자로부터 출력되는 믹서 회로를 구성한다. 예를 들어, LO 신호 및 RF 신호의 주파수가 실질적으로 상이할 경우에, 믹싱 출력 단자로부터 중간 주파수 (IF) 신호가 출력되지만, LO 신호와 RF 신호의 주파수가 동일할 경우에는, 믹싱 출력 단자로부터 기저대역 신호가 출력된다.
본 회로를 구성하는 각각의 트랜지스터 소자는, 변동없이 고성능의 전기적 특성을 얻을 수 있도록 형성된다. 이러한 이유로, 각각의 트랜지스터에서 발생되는 1/f 잡음은 상당히 감소되며, 따라서, 그 출력 신호의 잡음은 낮게 유지된다.
또한, 차동 쌍 트랜지스터로부터 출력되는 신호의 DC 오프셋은, 각각의 트랜지스터 소자가 그 전기적 특성의 작은 변동을 갖기 때문에, 억제될 수 있다.
또한, 설명된 회로에 있어서는, 전체 회로가 대칭적 구성을 갖도록 트랜지스터들이 배열되며, 이에 따라, 각각의 트랜지스터 소자에 있어서의 채널 길이 변조 효과에 의한 신호 왜곡의 저감은 물론, 믹싱 신호 단자로부터의 작은 왜곡을 갖는 고품질의 믹싱 신호의 출력이 달성될 수 있다.
상기 회로 구성은 가장 바람직한 실시형태이지만, 3차원 구성을 갖는 적어도 하나의 MOS 트랜지스터를 믹서 회로가 포함하는 한, 1/f 잡음의 감소 및 채널 길이 변조 효과의 감소에 대한 상술한 효과가 획득될 수 있다.
DC 오프셋에 대하여, 차동 쌍을 갖는 트랜지스터를 구성하는 것이 바람직하지만, 예를 들어, LO 신호 또는 RF 신호가 입력되는 단에 차동 쌍 트랜지스터가 구성되어 있으면, 상술한 효과가 획득될 수도 있다.
비록 도면에는 상세하게 도시하진 않았지만, 수신기용으로 사용되는 믹서 회로는 송신기용으로 사용되는 믹서 회로로서 채용될 수 있으며, 그 경우에도 상술한 효과가 획득될 수 있다.
상술한 바와 같이, 본 발명의 실시형태의 믹서 회로는, 트랜지스터 소자로부터 발생되는 1/f 잡음, 트랜지스터 소자 각각의 전기적 특성의 변동에 의해 야기되는 DC 오프셋, 및 채널 길이 변조 효과로 인한 신호 왜곡의 발생이, 믹서 회로로부터 출력되는 IF 신호 및 기저대역 신호와 같은 믹싱 출력 신호에서 실질적으로 감소되는 회로 구성을 포함한다.
도 12 는, 믹서 회로가 직접 변환 수신 시스템의 회로에 적용되는 일예이다. 도 12 에 도시된 바와 같이, 본 발명의 실시형태의 믹서 회로 (1200) 가 종래기술에서 설명한 믹서 회로 (10) 의 위치에 삽입될 수 있다 (직접 변환 수신 시스템의 구성 및 동작은, 그 상세한 설명이 도 1 을 참조하여 종래기술에서 제공되었으므로, 생략함).
이러한 방식으로, 믹서 회로에서 믹싱되는 LO 신호와 RF 신호의 주파수가 동일한 직접 변환 수신 시스템에 본 발명의 실시형태의 믹서 회로를 구성함으로써, 종래의 직접 변환 수신 시스템에서 문제가 된 다이나믹 레인지는 후단의 A/D 변환기에서 효과적으로 활용될 수 있다. 또한, DC 오프셋, 1/f 잡음 및 신호 왜곡이 감소되고, 이에 따라, 직접 변환 수신 시스템에 의해 복조되는 신호의 품질을 향상시킬 수 있다.
상기 트랜지스터는 3차원 구성을 갖기 때문에, 소자 면적을 감소시킬 수 있어, 고밀도의 반도체 집적회로를 실현시킬 수 있으며, 유사하게，트랜지스터가 적용되는 믹서 회로 또는 직접 변환 수신 시스템의 IC 또한 사이즈를 감소시킬 수 있다.
상술한 바와 같이, 본 발명의 실시형태에 의하면, 믹서 회로에 구성되는 트랜지스터 소자에서 발생하는 1/f 잡음, 트랜지스터 소자의 전기적 특성의 변동으로 인해 출력 신호에서 발생하는 DC 오프셋, 및 트랜지스터가 반도체 기판 상에 집적화될 경우라도 채널 길이 변조 효과에 기초한 신호 왜곡을 실질적으로 감소시킬 수 있다.
또한, 상기 구성의 트랜지스터를 이용하여 믹서 회로를 CMOS 구성으로서 구현할 수 있으며, 출력 신호의 고품질화뿐만 아니라, 믹서 회로의 소형화 및 저 전력 소비를 가능케 한다.
또한, 직접 변환 수신 시스템에서의 상기 믹서 회로의 사용은, 후단의 A/D 변환기에 있어서 다이나믹 레인지를 효과적으로 활용하게 하여, 고품질의 복조 신호의 획득 및 수신기의 소형화를 가능케 한다.
본 발명은, 그 사상 및 범위를 벗어나지 않고, 여러가지 변형물을 구현하는 것으로 해석되어야 한다. 이에 따라, 여기에서의 설명은 본 발명의 이해를 용이하게 하는 예로서 제공된 것이며, 그 범위를 제한하는 것으로 해석하지 말아야 한다. 또한, 본 발명의 범위는 특허청구범위에 의해 제공되며, 상세한 설명에 의해 제한되지 않아야 한다. 또한, 특허청구범위의 균등물에 속하는 모든 변형예 및 변경예는 전부 본 발명의 범위 내에 있는 것이다.

Claims (11)

  1. 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 차동 쌍 트랜지스터를 적어도 구비하며, 상기 제 1 주파수 신호와 상기 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 믹서 회로로서,
    상기 차동 쌍 트랜지스터의 각 트랜지스터는,
    제 1 결정면 (crystal plane) 을 주면으로서 포함하는 반도체 기판;
    상기 반도체 기판의 일부로서 형성되어, 상기 제 1 결정면과 상이한 제 2 결정면에 의해 정의되는 한쌍의 측벽면 및 상기 제 2 결정면과 상이한 제 3 결정면에 의해 정의되는 상면 (top plane) 을 포함하는 반도체 구조물;
    상기 주면과 상기 측벽면과 상기 상면을 커버하는 균일한 두께의 게이트 절연물;
    상기 게이트 절연물의 상부에서 상기 주면과 상기 측벽면과 상기 상면을 연속적으로 커버하는 게이트 전극; 및
    상기 반도체 기판 및 상기 반도체 구조물에서 상기 게이트 전극의 일방 및 타방에 형성되어, 상기 주면과 상기 측벽면과 상기 상면을 따라 연속적으로 연장하는 단일 도전형 확산 영역을 포함하는 MIS (Metal-Insulator-Semiconductor) 트랜지스터인, 믹서 회로.
  2. 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 차동 쌍 트랜지스 터를 적어도 구비하며, 상기 제 1 주파수 신호와 상기 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 믹서 회로로서,
    상기 차동 쌍 트랜지스터의 각 트랜지스터는,
    주면에 대하여, 표면이 적어도 2 개의 상이한 결정면인 볼록부를 포함하는 반도체 기판;
    상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각의 적어도 일부를 커버하는 게이트 절연물;
    상기 반도체 기판으로부터 전기적으로 절연되도록 상기 게이트 절연물에 의해 구성되고, 상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 대하여 구성되는 게이트 전극; 및
    상기 볼록부의 표면을 구성하는 상기 적어도 2 개의 상이한 결정면 각각에 면하여 상기 볼록부에 형성되고, 상기 게이트 전극의 양측에 개별적으로 형성되는 단일 도전형 확산 영역을 포함하는 MIS 트랜지스터인, 믹서 회로.
  3. 제 1 주파수 신호 또는 제 2 주파수 신호를 입력하기 위한 차동 쌍 트랜지스터를 적어도 구비하며, 상기 제 1 주파수 신호와 상기 제 2 주파수 신호를 승산하여 제 3 주파수 신호를 생성하는 믹서 회로로서,
    상기 차동 쌍 트랜지스터의 각 트랜지스터는,
    적어도 2 개의 결정면을 포함하는 반도체 기판;
    상기 반도체 기판의 결정면 중 적어도 2 개에 대하여 형성되는 게이트 절연 물; 및
    상기 게이트 절연물을 개재하는 상기 반도체 기판 상에 형성되는 게이트 전극을 포함하며,
    상기 게이트 전극에 전압이 인가될 경우에, 상기 게이트 절연물을 따라 상기 반도체 기판에 형성되는 채널의 채널 폭은 상기 적어도 2 개의 결정면에 대해 개별적으로 형성되는 상기 채널의 각 채널 폭의 합계에 의해 표시되는 3차원 MIS 트랜지스터인, 믹서 회로.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 MIS 트랜지스터는,
    상기 반도체 기판이 실리콘 기판이며,
    상기 실리콘 기판의 표면이 소정의 불활성 가스의 플라즈마에 노출되는 방식으로 수소를 제거함으로써, 상기 실리콘 기판의 표면 상에 게이트 절연물이 형성되며,
    상기 실리콘 기판과 상기 게이트 절연물의 계면에서의 수소 함유량은 면밀도 단위로 1011/cm2 이하인, 믹서 회로.
  5. 제 4 항에 있어서,
    상기 적어도 2 개의 결정면은 (100)면, (110)면, 및 (111)면으로부터의 임의 의 2 개의 상이한 결정면인, 믹서 회로.
  6. 제 1 항에 있어서,
    상기 믹서 회로는 길버트 셀 (Gilbert cell) 형 회로인, 믹서 회로.
  7. 제 1 항 또는 제 3 항에 있어서,
    상기 믹서 회로의 회로 구성은 상기 MIS 트랜지스터를 대칭적으로 이용하는 것인, 믹서 회로.
  8. 제 1 항 또는 제 3 항에 있어서,
    고주파수 신호인 상기 제 1 주파수 신호, 로컬 신호인 상기 제 2 주파수 신호, 및 저주파수 신호인 상기 제 3 주파수 신호에 대한 수신기로서 이용되는, 믹서 회로.
  9. 제 8 항에 있어서,
    상기 저주파수 신호는, 상기 신호가 기저대역 신호인 직접 변환 수신 시스템에서 이용되는, 믹서 회로.
  10. n-채널 MOS 트랜지스터 및 p-채널 MOS 트랜지스터로 구성되는 CMOS 트랜지스터를 포함하는 믹서 회로로서,
    상기 n-채널 MOS 트랜지스터 또는 상기 p-채널 MOS 트랜지스터 중 적어도 하나는, 제 1 항 또는 제 3 항에 기재된 믹서 회로의 MIS 트랜지스터를 구비하는, 믹서 회로.
  11. 제 10 항에 있어서,
    상기 p-채널 MOS 트랜지스터와 상기 n-채널 MOS 트랜지스터의 소자 면적 및 전류 구동 능력은 서로 대략 일치하는, 믹서 회로.
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