TWI242332B - Mixer circuit - Google Patents

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TWI242332B
TWI242332B TW093116772A TW93116772A TWI242332B TW I242332 B TWI242332 B TW I242332B TW 093116772 A TW093116772 A TW 093116772A TW 93116772 A TW93116772 A TW 93116772A TW I242332 B TWI242332 B TW I242332B
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Takefumi Nishimuta
Hiroshi Miyagi
Tadahiro Ohmi
Shigetoshi Sugawa
Akinobu Teramoto
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Toyota Ind Corp
Niigata Seimitsu Co Ltd
Tadahiro Ohmi
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Description

1242332 九、發明說明： (一） 發明所屬之技術領域 本發明係一種構成於MIS (金屬絕緣半導體）積體電路 上的混頻電路者。 (二） 先前技術 要從RF (高頻）信號中取出所欲頻帶的技術之中，用直 接轉換接收方式爲眾所周知者。 此接收方式不介以IF(中頻），而將載頻直接轉換爲基 頻者。 第1圖是一般的直接轉換接收方式之電路方塊圖。 第1圖的電路方塊圖是由天線2、LNA(低雜訊放大器）4 、局部振盪器6、90度移相器8、混頻器1〇、LPF(低通濾 波器）12、DC(直流）放大器14、A/D (類比/數位）轉換器1 6 、DSP(數位信號處理機）18所構成。 在第1圖中，從天線2接收RF信號後，使該RF信號 在LNA 4放大，並將所放大的RF信號輸入於配置在圖中 上下的混頻器1 〇。 又，局部振盪器6會輸出和上述RF信號相同頻率的 L Ο信號，以9 0度移相器8使相互具有9 0度之相位，而對 各混頻器1 〇輸入其LO信號。在混頻器1 0，將上述輸入之 RF信號和LO信號相乘，將LNA 4的輸出分別轉換爲持有 I (同相）成分，及Q (正交）成分的基頻信號。依此方式時’ IF會成爲零，基頻信號會重疊，而不能解調，因而’如上 述的使用相位差爲90度的兩個LO信號和兩組混頻器1 0 以進行正交解調者。 混頻器1 〇所輸出的信號會在其後段中’由LP F 1 2截 1242332 止不用頻帶，LPF I2所輸出的頻帶會由直流放大器ι4所 放大，直流放大器1 4之輸出的信號會由a/D轉換器1 6變 換爲數位信號。 於是，由A / D轉換器1 6所變換的數位信號會輸入於 D S P 1 8，以進行碼再生等的處理。 這種接收方式是不介以IF(中頻），而直接將載頻轉換 爲基頻者，因而，在原理上並無影像頻率的存在。 在已知方式中，將載頻經由IF(中頻）變換爲基頻的超 外差接收方式中，爲了要去除影像頻率所使用的帶通濾波 器，或爲了要取出中頻而限制頻帶所用的中頻濾波器等的 零件，在該圖中可知，在本直接轉換接收方式中都可削減 。因此，本接收方式是最適合接收機的小型化上，因而， 對於今後的技術革新寄予很大的期望。 其中，混頻電路1 〇是配置在電路的上段，必須要有高 品質的輸出信號，以免對後段電路產生不良影響。 一方面，最近對於低速的問題和雜訊太大的問題，已 於Μ 0 S (金氧半導體）電晶體的技術領域上被逐漸改善’在 MOS電晶體上持有特徵的半導體裝置已有多見。這種裝置 之一的構成例是如日本國特開2002-110963號所公佈的， 在半導體基板上由單體以構成一導電型（Ρ通道或η通道 )MOS電晶體之半導體裝置者。 在該公報中所公佈的MOS電晶體中’是用熱興化處理 ，將Μ Ο S電晶體的閘極絕緣膜形成在半導體基板的凸部表 面上，而，由此就可在半導體基板的上述凸部之側壁面上 1242332 形成通道者。 如此的，直到今日，在於混頻電路中，一直進行著追 求其輸出信號的高品質，且，在半導體基板上積體化之改 良，有如下所公佈者。 日本國特開2 0 0 3 - 1 3 4 1 8 3號公報。 日本國特開2 0 0 2 - 1 1 0 9 6 3號公報。 然而，例如採用上述直接轉換接收方式時，會有與上 述可削減零件點數的優點相反的另一問題之出現。 其問題是指由於產生直流偏移量（DC offset)或雜訊等 所引起的解調信號之品質劣化。 在直接解調接收方式中，由天線所接收的R F信號和局 部振盪器所輸出的L0信號是同一頻率，因而，如L0信號 滲入於RF信號路徑時，在混頻器中L0信號彼此之間會發 生自行混合而產生直流偏移量。又，直流偏移量也會由於 構成混頻器的電晶體元件電特性上的參差而產生。其中， 有關後者的直流偏移量產生要因的電晶體元件，是差動對 構成的電晶體，而由於其電晶體彼此之間的電特性有參差 所引起者。 相對於通常在IF放大段取得增益的上述超外差接收方 式，在該直接轉換接收方式中必須在基頻信號處理部取得 其大部分的增益。因此，信號在基頻處理部被放大時，會 由上述直流成分致使信號位準在整體上向上移位，而引起 不能有效的利用A/D轉換器的動態範圍之問題。 又，在電晶體特性的飽和領域中，在理想上是不管汲 1242332 極-源極間電壓如何，其汲極電流要在一定値者，但在實際 上，會由於在其飽和領域的夾止點（波道載波密度成爲大略 〇之點）的移動，而產生有效閘極長度會減少，反而汲極電 流會上升之通道寬度調變效應（channel length modulation effect)。因此，要取得在被混合的信號中無失真的穩定信 號是有所困難。 又，要在IF放大段取得增益的上述超外差接收方式中 ，只有電路所用的電阻或傳送電路的損失，和所使用的電 晶體之電極配線電阻或半導體層的電阻等所產生的熱雜訊 會成爲問題，但，要在基頻信號處理部取得其大部分的增 益之該直接轉換接收方式中，低頻雜訊也會成爲問題。 成爲此問題的低頻雜訊是包含在表面·界面的電子電 洞對之生成、在複合或在陷阱捕獲載子、或從陷阱中放出 載子時，從構成在混頻器中的電晶體所產生的閃爍雜訊（1 /f 雜訊）。 如此，混頻電路係含有會使解調信號品質劣化的各式 各樣的要因，因而，其問題在於使混頻電路小型化的同時 ，也要如何的提升混頻電路所輸出的混合信號之品質。 (三）發明內容 本發明的目的是在於提供一種可提升其所輸出的混合 信號品質之混頻電路，其構成係如下。 本發明混頻電路的形態之一係至少具要輸入第1頻率 信號及第2頻率信號所用的差動對電晶體，而該差動對電 1242332 晶體的各電晶體是以可將上述第1頻率信號及上述第2頻 率信號相乘後作成第3頻率信號爲前提下，包含：以第1晶 面（例如爲（1〇〇)面等）作爲其主面的半導體基板；形成在該 半導體基板上並構成爲其一部分的，由與上述第1晶面不 同的第2晶面（例如爲（1 1 〇)面等）所區劃之一對側壁面，和 由與上述第2晶面不同的第3晶面（例如有（100)面或（1 1 1) 面等）所區劃的頂面所形成之半導體構造；以一樣的厚度覆 蓋於上述主面和上述側壁面及上述頂面的閘極絕緣膜，使 該閘極絕緣膜介於中間，以連續的覆蓋於上述主面和上述 側壁面及上述頂面上的閘極電極；以及，形成在上述半導 體基板中及上述半導體構造中，隔著上述閘極的一側及另 一側，且都沿著上述主面及上述側壁面以及上述頂面以連 續的延伸之同一導電型擴散領域；以構成爲MIS (金屬絕緣 半導體）電晶體者。 本發明混頻電路的另一形態之一係至少具要輸入第1 頻率信號或第2頻率信號所用的差動對電晶體，而該差動 對電晶體的各電晶體是以可將上述第1頻率信號及上述第 1頻率信號相乘後作成第3頻率信號爲前提下，包含：在 其主面上構成其表面係具至少兩個不同晶面（例如爲（1 0 0) 面及（110)面、（110)面及（1H)面、（110)面及（111)面、（H0) 面及（110)面及（110)面等）的凸部之半導體基板；覆蓋於構 成上述凸部表面，上述至少兩個不同晶面的各面之至少一 部分上之閘極絕緣膜；使該閘極絕緣膜介於中間，以對上 述半導體基板在電路上絕緣，形成在構成上述凸部表面的 1242332 上述至少兩個不同晶面的各面上之閘極電極；以及，面臨 於構成上述凸部表面的上述至少兩個不同晶面的各面，而 形成在上述凸部中，且分別形成在上述閘極電極的兩側之 同一導電型擴散領域；以構成爲MIS電晶體者。 本發明混頻電路的另一形態之一係至少具要輸入第1 頻率信號或第2頻率信號所用的差動對電晶體，而該差動 對電晶體是可將上述第1頻率信號及上述第2頻率信號相 乘後作成第3頻率信號爲前提下，包含：具至少兩個晶面 的半導體基板；形成在該半導體基板上而覆蓋於上述晶面 的至少兩面上之閘極絕緣膜；及使該閘極絕緣膜介於中間 ，而形成在上述半導體基板上之閘極電極；且，當對該閘 極電極加上電壓時，沿著上述閘極絕緣膜而形成在上述半 導體基板中的通道之通道寬度（對電子或電洞等的載子移 動方向成正交，而順著上述閘極絕緣膜方向的通道寬度）， 係由在上述至少兩個晶面上所分別形成的通道之各通道寬 度（對電子或電洞等的載子移動方向成正交，而順著上述閘 極絕緣膜方向的通道寬度）的總和所表示者；以構成爲立體 構造MIS電晶體者。 又，在上述各形態中，上述ΜIS電晶體係包含：上述 半導體基板爲砂基板，且’形成在上述砂基板表面的鬧極 絕緣膜係將上述矽基板表面曝曬於所定惰性氣體的電漿中 除去氫後所形成，並使在於上述矽基板與上述閘極絕緣膜 的界面之上述氫的含量換算爲面密度時在lOH/cm2以下的 構成者爲理想。 -10- 1242332 又，在上述各形態中，上述至少兩個晶面是以（100)面 、（1 10)面、（111 )面中的任意兩種不同晶面之組合所構成者 爲理想。 又，在上述各形態中，上述混頻電路是以吉爾伯特 (Gilbert)單元型的電路所構成爲理想。 、 又，在上述各形態中，上述混頻電路的電路構成是以 . 使用上述MIS電晶體構成爲左右對稱者爲理想。 又，也可將上述各形態的混頻電路應用在其係以上述 第1頻率信號爲高頻信號、上述第2頻率信號爲局部信號 φ 、以及上述第3頻率信號爲低頻信號之接收機上。又，也 可應用在將上述低頻信號以作爲基頻信號的直接轉換接收 方式中。 又，在於具由η通道MOS電晶體及p通道MOS電晶 體所構成的 CMOS (互補金氧半導體）電晶體之混頻電路中 ，也可使上述η通道MOS電晶體或上述p通道MOS電晶 體的至少一方，由構成在上述各形態的混頻電路中之任一 混頻電路內的上述MIS電晶體來構成者。 馨 此時，是使上述p通道MOS電晶體和η通道MOS電 晶體構成爲兩者的元件面積及電流驅動能力爲大略一致者 > 爲理想。 、 在本發明的混頻電路中，其閘極寬度是形成在沿著上 述至少兩個不同的晶面上者。因而，在閘極加上電壓時， 會沿著上述至少兩個不同的晶面形成通道。於是，尤以沿 著凸部的通道形成通道時，可大幅的抑制在各電晶體產生 -11- 1242332 的通道長度調變效應。 又，在上述MIS電晶體中，上述半導體基板爲矽基板 ，上述在矽基板表面所形成的閘極絕緣膜是使上述基板表 面曝曬於所定惰性氣體的電漿中，以除去氫後所形成，且 ，可將上述矽基板及上述閘極絕緣膜的在於其界面的氫含 量形成爲換算爲面密度時在10 11/cm2以下，因而可減低在 於半導體基板，與閘極絕緣膜的界面之界面能級密度、減 低1 /f雜訊及減各電晶體電特性之參差。 又，上述至少兩個晶面是由（100)面、（1 10)面、（1 1 1) 面中的任意兩種不同晶面的組合所構成，因而，可大幅的 減低上述1 /f雜訊，也可大幅的減低電特性的參差。 又，是將上述電晶體構成爲差動對者，由此，也可使 從外部混入的雜訊抵銷。 又，可用上述電晶體以構成左右對稱的電路，因而， 從混頻電路所輸出的信號會成爲安定的所欲之信號。 又，將上述混頻電路應用在直接轉換方式上時，可於 構成在混頻器後段的A/D轉換器中，有效的利用其動態範 圍。 又，可構成具有使其η通道MOS電晶體與p通道MOS 電晶體的電流驅動能力及元件面積成爲一致的CMOS電晶 體之混頻電路。 本發明係可由下述的參照附圖之詳細說明得以明瞭。 (四）實施方式 以下，參照圖面，詳細說明本發明的實施形態。 -12 - 1242332 本發明實施形態的混頻電路是由具有M1 s (金屬絕緣 半導體）構造之電晶體所構成。而，在本發明實施形態中， 該MIS電晶體的閘極絕緣膜是採用特開2 002 -2 6 1 0 9 1號公 報公佈的閘極絕緣膜形成技術所形成者。 又，上述閘極絕緣膜雖也可如上述特開2002-26 1 09 1 號公報所公佈的作成氮化膜或氧氮化膜，但在本實施形態 中，是以氧化膜作爲上述閘極絕緣膜的MOS (金氧半導體） 電晶體（例如Μ 0 S F E T :金氧半導體場效應電晶體等）爲例加 以說明。 首先說明上述MOS電晶體的閘極絕緣膜之形成方法。 第2圖是使用徑線隙縫天線（r a d i a 1 1 i n e s 1 〇 t a h t e η n a) 的電漿處理裝置之一例斷面圖。 在本閘極絕緣膜形成方法中，要除去矽（Si)表面的未結 合鍵末端之氫時，是使用在下一氧化膜形成工程中作爲電 漿激發氣體所用的Kr (氪），而在同一處理室內以連續的進 行表面末端氫的除去處理和氧化處理者。 首先，將真空容器（處理室）1〇1內抽成真空，接著從噴 射板102先引進Ar(M)氣體，然後改爲Kr氣體。且，將上 述處理室101內的壓力設定在133Pa(帕斯卡）（1 Toor(托） 程度。 接著，將矽基板103放在持有加熱機構的試樣台104 上，並將試樣溫度設定在4 0 程度。如上述矽基板1 0 3 的溫度在於2 0 0〜5 5 0 °C範圍內時，都可獲得和下述的結果 幾乎相同者。上述矽基板1 0 3係在其前刻的前處理工程中 -13- 1242332 ，經過烯氫氟酸的洗淨處理，由此，其表面的矽未 之末端會由氫所佔據。 接著，從同軸波導管1 〇 5對徑線隙縫天線1 0 6 率爲2.4 5 GHz的微波，使該微波從徑線隙縫天線1 設置在處理室1 〇 1的部分壁面之電介質板1 〇 7，將 於上述處理室1 〇 1內。被引進的微波會激發上述從 1 02引進於處理室1 0 1內的Kr氣體，由此，在上述 1 02的正下方會形成高密度的Kr電漿。如所供應的 率在9 0 0MHz程度以上，約1 0GHz程度以下範圍時 獲得和下述結果幾乎相同者。 在第2圖的構成中噴射板102與基板103的間 本實施形態中是設定爲6cm。此間隔越小越可高速 〇 又，本實施形態是以使用徑線隙縫天線的電漿 爲成膜之用爲例者，但，也可用其他方法將微波引 理室內以激發電漿者。 將上述矽基板1 0 3曝曬於由Kr氣體激發的電類 ，上述矽基板1 03表面會受到低能量Kr離子的照射 面的末端氫會被除去。 第3圖是在於上述矽基板1 〇 3表面的矽-氫結合 外線分光器所分析的結果，其係在丨3 3 p a (1 Τ ο 〇 r)壓 將1 .2W/cm2功率的微波引進於上述處理室ι〇1內所 電漿所作用之砂表面末端氫之除去效果。 由第3圖得知，只要1秒程度的Kl.電漿照射， 結合鍵 供應頻 06經由 其引進 噴射板 噴射板 微波頻 ，都可 隔，在 的成膜 裝置作 進於處 [中，則 ，其表 ，用紅 力下， 激發的 就可將 1242332 矽-氫結合的特徵之波數2100cm·1附近的光吸收現象幾乎 消滅，而經約3 0秒照射，就可大致完全消滅。即，由約 3 0秒的Kr電漿照射，就可除去在於矽表面的末端氫。在 本實施形態中是照射1分鐘的Kr電漿’以完全的除去表面 末端氫者。 接著，從上述噴射板102引進97/3分壓比的Kr/02混 合氣體。此時，處理室內的壓力是維持在133Pa(l To or)程 度。在混合著Kr氣體和02氣體的高密度激發電漿中，處 於中間激發狀態的Kr* (受激氪原子）與〇2分子會衝突，而 可有效率的大量產生原子狀氧0*(受激氧原子）。 在本實例中，由此原子狀氧〇*使上述矽基板103的表 面氧化。使用本膜形成方法時，在於用原子狀氧的氧化處 理中，可在4 0 0 °C程度的很低溫度下氧化。要加大Kr *與 Ο 2的衝突機會時，處理室壓力是以較高爲理想。但太高時 ，所產生的〇 *彼此之間會衝突，而恢復到〇2分子。當然 ，是有最合適氣體壓力的存在。 第4圖是將處理室內的Kr/02的壓力比保持在97/3之 狀態下，變化上述處理室1 〇 1內的氣體壓力時所形成氧化 膜厚度與處理室內壓力之關係圖。但，在第4圖中是將矽 基板1 〇 3的溫度設定在4 0 0 °C，並實施1 〇分鐘的氧化處理 者。 由第4圖得知，上述處理室1 〇 1內的壓力在約1 3 3 P a ( 1 Too r)時，其氧化速度會最快，而在此壓力乃至其近旁的壓 力條件是最合適者。此最合適壓力是不限於上述矽基板1 0 3 -15- 1242332 的面方位爲（100)面之場合，而對任一面方位的矽表面也都 相同。 當已形成所欲膜厚的矽氧化膜之時，停止微波功率的 引進，終止電漿激發，並將Κι·/02混合氣體換成Ar氣體， 結束氧化工程。在本工程的前後要使用Ar氣體的理由是要 用比Kr氣體更便宜的氣體作爲淸洗氣體之用者。在本工程 中使用過的Kt•氣體是要回收再利用。 經由以上的Kr/02電漿氧化膜形成工程後，接著實施 電極形成工程、保護膜形成工程、氫燒結處理工程等，就 可完成含有MOS電晶體和電容器之半導體積體電路裝置。 將由上述步驟所形成的氧化矽膜中之含氫量，用升溫 排出法所測定的結果，在3 nm膜厚的氧化矽膜中，換算爲 面密度時爲l〇12/cm2。尤以在洩漏電流很少的氧化膜中， 經確認其氧化矽膜中的含氫量換算爲面積密度時在 1 01 "cm2程度以下。一方面，在氧化膜形成前未經實施Kr 電漿曝曬的氧化膜之含氫量換算爲面密度時是超過1012/ cm2 ° 又，將由上述步驟所形成的氧化矽膜剝離後的矽表面 與氧化膜形成前的矽表面之粗糙度，用原子力顯微鏡（AFM) 測定比較之結果，經確認矽表面的粗糙度並未變化。即， 經除去末端氫再氧化後的矽表面也不會粗糙化。 依本閘極絕緣膜薄膜形成方法時，可除去殘留於矽基 板與要作爲Μ 0 S電晶體的閘極絕緣膜所形成的氧化矽膜 的界面之氫，其界面會被平坦化。由此平坦化，可實現在 -16- 1242332 於該界面的低界面能級密度，而閘極絕緣膜被薄膜化後， 仍然可成爲可.獲得良好的電路方塊圖電特性（低洩漏電流 特性、低界面能級密度、高耐壓性、高熱載子耐性、均勻 的閥値電壓特性等）者。又，形成在任何面方位的閘極絕緣 膜，也可成爲對該面方位獲得良好的電特性者。 接著說明利用上述閘極絕緣膜薄膜形成方法，而不僅 在矽基板的（100)面上，也在其（1 1 1)面或（1 10)面上形成 MOS電晶體的例子。 第5圖是用第2圖的電漿處理裝置1 00，對矽基板的 (100)面、（111)面及（110)面實施氧化時的Kr/02電漿氧化 膜之生長速率與熱氧化膜的生長速率之比較圖。 如第5圖所示，Kr/02電漿氧化膜是比起熱氧化膜時可 獲得更大的生長速率，而使用活性的原子狀氧〇 *時，矽基 板的氧化會很有效率的進行。又，由第5圖得知，Kr/02 電漿氧化膜之於矽原子的面密度爲較大的（1 1 1 )面、（1 1 0) 面上之生長速率是比在（100)面上的生長速率爲小。此乃和 從原料供應的控速調節過程中所導致的結果爲一致，而， 由此所形成的電漿氧化膜係表示具有優異膜質者。 相對的，如在矽基板的（1 1 1)面、（1 10)面上形成熱氧化 膜時，其氧化膜的生長速率是比在（100)面上形成熱氧化膜 時爲大，其係表示形成在（1 1 1)面、（1 10)面上的熱氧化膜之 月吴質是較低劣者。 第6圖是以如此所形成的Kr/02電漿氧化膜與熱氧化 膜的界面能級密度之比較結果。 -17- 1242332 由第6圖得知，Kr/O 2電漿氧化膜無論是形成在矽的 (100)面上，或（丨11)面、（110)面上’其界面能級密度都比 形成在（1 〇 〇)面上的熱氧化膜之界面能級密度爲低’而可獲 得很高品質的氧化膜者° 相對的，形成在矽的（111)面、（11 0)面上的熱氧化膜係 正如從第5圖的結果所預測’其界面能級密度很高’如使 用於Μ Ο S電晶體的閘極絕緣膜時，預料會有由於載子的捕 獲所引起的閥値電壓之變化’或閘極洩漏電流的增大等’ 而產生各種各樣的問題。 第7Α圖〜第7C圖是在矽基板的（100)面、（111)面、 及（1 10)面上，用第2圖的電漿處理裝置100分別形成氧化 矽膜，而以該氧化矽膜作爲閘極氧化膜，以形成Ρ通道MOS 電晶體時，其汲極電壓對於規格化汲極電流之特性圖。但 ，在第7Α圖及第7Β圖中係表示用上述Kr/02電漿處理所 形成時，和用熱氧化處理所形成時，雙方之氧化矽膜者。 相對的，在第7C圖中，用熱氧化處理並不能在（1 10)面上 形成氧化膜，其係僅表示用Kr/02電漿處理所形成的閘極 氧化膜的例子者。第7A圖的結果是關於其閘極長度爲 1 Ομηι、閘極寬度爲50μπι的p通道MOS電晶體者，而，第 7Β圖、第7C圖是關於其閘極長度爲1〇μπι、閘極寬度爲300 μηι的ρ通道MOS電晶體者。 由第7Α圖〜第7C圖得知，如將ρ通道MOS電晶體 形成在矽的（100)面以外的晶面，例如爲（1 1 1)面或（1 10)面 上時’可使其汲極電流，從而互電導，乃至電流驅動能力 -18- 1242332 增大，尤其是將P通道MOS電晶體形成在（η 1)面上時， 可獲得形成在（100)面上時的Ρ通道MOS電晶體之約1.3倍 的電流驅動能力，又如形成在（110)上面時，可獲得約1.8 倍的電流驅動能力。 第8圖是η通道MOS電晶體的構成例。 第8圖的η通道MOS電晶體是在（1 10)面作爲主要的 矽基板7 1 〇上，先用第2圖所說明的電漿處理裝置1 〇〇形 成一樣的氧化矽膜，並在所形成的該氧化矽膜上形成多晶 矽閘極電極730，並且，隨著該閘極電極73 0的製成圖案 ，上述氧化矽膜也被圖案化，而，閘極絕緣膜7 2 0會對應 於上述閘極電極7 3 0，形成在第8圖中粗實線與斜線所包 圍的領域內。 接著，以上述閘極電極7 3 0爲自調合性掩罩，注入η 型雜質的離子，由此，在上述閘極電極7 3 0的兩側會形成 η型擴散領域710a及710b，其結果，可在上述矽基板710 上形成η通道Μ Ο S電晶體。又，在第8圖中，斜線是表示 在上述η型擴散領域7 1 0a與7 1 Ob間形成通道時，其所形 成的範圍者。 又，第8圖是η通道MOS電晶體的構成例者，而，如 以閘極電極爲自調合性掩罩，注入Ρ型雜質的離子，以在 該閘極電極的兩側形成Ρ型擴散領域時，也可在矽基板上 形成ρ通道MOS電晶體。 以如此構成的Μ 0 S電晶體中，可在於矽基板與閘極氧 化膜的界面實現低界面能級密度，因而，可減低1 / f雜訊 -19- 1242332 ，可穩定的獲得良好的電特性。因此，可構成其元件間的 電特性之參差已被減低的更安定之Μ 0 S電晶體。 又，在上述構成例中是在矽基板的（1 10)面上形成電晶 體者，但如形成在其他的（1 0 0)面或（1 1 1 )面上時，也可獲如 如上述之效果。 接著說明不只是如上述（1 1 0)面的僅在於一方位面上 構成電晶體，而也將多數的方位面同時利用，以構成電晶 體（立體構造）的例子。 第9圖、第10圖是由ρ通道MOS電晶體及η通道MOS 電晶體所構成的CMOS (互補金氧半導體）電晶體之構成例。 但，第10圖是從第9圖中取出其一部分者。 如第9圖及第10圖所示，CMOS電晶體8 0 0是形成在 由元件分離領域8 0 5所分隔的，已形η型領域A和ρ型領 域B而以（100)面爲主面之矽基板810上。如第1〇圖所示 ，在矽基板8 1 0兩側壁面的上述領域A形成寬度W 1 a、高 度Ha的凸起部810A，並在領域B形成寬度WIB、高度Hb 的凸起部8 1 0B。由第1 0圖可知，上述凸起部8 1 0 A和8 1 0B 的頂面是由（100)面，側壁面是由（1 10)面所修飾者。
在第1 0圖的矽基板8 1 0上，先用第2圖所說明的電漿 處理裝置1 〇 〇形成一樣的氧化矽膜，並如第9圖所示的在 各個領域A及B上分別形成爲晶矽閘極電極8 3 0A及8 3 0 B 。並且，隨著閘極電極830A及830B的製成圖案，上述氧 化砂膜也被圖案化，而閘極絕緣膜8 2 0 A會對應於上述閘極 電極8 3 0 A、閘極絕緣膜8 2 0 B會對應於上述閘極電極8 3 0 B -20- 1242332 的形成在第9圖中粗實線與斜線所包圍的領域內。
又，在第9圖的CMOS電晶體8 00的上述η型領域A 中，以上述閘極電極8 3 0 A作爲自調合性掩罩，注入η型雜 質的離子，就可在上述閘極電極8 3 0 Α的兩側形成包含上述 凸起部810A的η型擴散領域810a及810b。同樣地，在上 述P型領域B中，也可在上述閘極電極8 3 0B的兩側形成 包括上述凸起部810B的p型擴散領域810c及810d。其結 果，在上述的基板810上會在上述領域A形成η通道MOS 電晶體840Α，並在上述領域Β形成ρ通道MOS電晶體840Β 〇 在本例的CMOS電晶體800中，η通道MOS電晶體840Α 係具閘極長度L g a，ρ通道Μ Ο S電晶體8 4 0 Β係具閘極長度 LgB，而，上述閘極電極8 3 0Α係將位於上述凸起部 8 1 0Α 的兩側之矽基板8 1 0的平坦部，分別以閘極寬度W2A/2覆 蓋。由此，上述閘極電極8 3 0 A的在於（1 〇 〇 )面上之閘極寬 度是包含上述凸起部810A的頂部寬度，而以W!A + W2A 所表示。相對的，上述閘極電極8 3 0A的在於（1 1 0)面上之 閘極寬度是形成在上述凸起部8 1 0 A的兩側壁面，因而以 2HA所表示。其結果，形成在上述領域a的n通道MOS電 晶體840Α的電流驅動能力是以式// nl(WiA + W2A) + 2// η2ΗΑ 所表示。但//nl是表示在（100)面的電子遷移率，//η2是表 示在（110)面的電子遷移率。 同樣的，形成在上述領域Β的ρ通道Μ 0 S電晶體8 4 0 Β 的電流驅動能力是以式// ρ 1 ( W】B + w 2 Β ) + 2 ρ 2 Η Β所表示。但 -21- 1242332 #pl是表示在（100)面的霍爾移動率，// p2是表示在（100) 面的霍爾移動率。 如此的，除當作的基板810主面的（100)面外，也可在 與其不同面方位的（100)面上形成閘極，因而，可縮小上述 主面的閘極寬度以縮小元件面積，而由形成在上述（110)面 的閘極之閘極寬度來彌補主面的閘極寬度者。由此，可使 電晶體元件小化型。 又，在上述例子中，是將要形成在側壁面的電晶體形 成在兩側壁面者，但，也可只形成在其一側壁面者。 又，也可使上述Ha爲零的構成。 又，在第9圖中，在於矽基板8 1 0上方的η型擴散領 域810a與8 10b之間，或在ρ型擴散領域810c與8 10d之 間，沿著閘極絕緣膜8 2 0 A或8 20B分別形成通道之際，其 形成範圍是如斜線所表示者。由該圖可知沿著上述閘極絕 緣膜而形成在矽基板中的通道之通道寬度是例如對η通道 MOS電晶體840Α而言，係追隨於（1〇〇)面的上述W1A + W2A 與（1 10)面的上述2HA之總合，而例如對p通道MOS電晶 體而言，係追隨於（1〇〇)面的上述W1B + W2B與（110)面的上 述2 H b之總合。 因此，如以可滿足 W1A + W2A = W1B + W2B、/znI(WIA + W2A) + 2//n2H=//pl(W1B + W2B) + 2#p2HA 的條件下決定 Ha 及 HB 時 ，可構成其η通道MOS電晶體與p通道MOS電晶體雙方 的元件面積爲一致，且電流驅動能力也一致的C Μ Ο S電晶 體。 -22- 1242332 如第9圖中斜線所示，通道是形成爲立體的，因而， 可抑制由於形成在一平面的通道中之夾斷點（通道載子密 度成爲大略零之點）的移動所引起之有效閘極長度之減少 ，而可抑制在飽和領域的汲極電流之增加。 其結果是可減低由MOS電晶體所放大的信號中之信 號失真。 在此是說明CMOS電晶體的構成例者，而當然也可如 上述的使用（100)面和（1 10)面，以立體的構成非互補型，只 有η通道MOS電晶體840A或只有p通道MOS電晶體840B φ 者。又，當然在於這種只有η通道MOS電晶體或只有ρ通 道Μ Ο S電晶體中，也可獲得和上述同樣的作用和效果。 如此的由電漿處理裝置1 00可在於任何面方位形成一 樣的氧化砂膜，由此，1 / f雜訊會被減低，又，可在於多數 的面方位形成閘極以構成爲立體構造的電晶體，由此，通 道長度調變效應會被減低，而可獲得在單元間無參差的良 好電特性者。又，形成爲上述立體構造後，可縮小元件面 積。 Φ 接著說明使用上述閘極絕緣膜薄膜形成方法所形成， 由薄膜構造的閘極絕緣膜所構成的MOS電晶體之應用於 - 混頻電路的情形。 _ 第1 1 A圖是包含混頻器的頻率變換電路之方塊圖。 第1 1 A圖的頻率變換電路1 00 0是由可輸出局部信號的 局部振盪器1 0 0 2，及輸入RF信號和上述局部信號並將其 相乘，以將RF信號變換爲例如爲中頻或基頻後輸出之混頻 -23- 1242332 器1 Ο Ο 4所構成。 第1 1 Β圖是這種混頻器1 0 04的內部電路之一例。 混頻電路1 〇 〇 4的構成是例如包括以R F丨目號作爲其輸 入，L Ο信號作爲其差動輸入的構成之單端平衡混頻器’或 和L Ο信號同樣的也將RF信號作爲其差動輸入的構成之雙 平衡混頻器等，而本例的電路構成是以雙平衡混頻器的〜 一種吉爾伯特（Gilbert)單元構成之混頻電路爲例者。又， 在本例中是以使用η通道Μ 0 S電晶體時爲其一例者，但， 也可使用Ρ通道MOS電晶體、或使用η通道MOS電晶體 和Ρ通道Μ 0 S電晶體者。又，雖未特以圖示，但也可使用 CMOS電晶體以構成混頻電路者。 第1 1 B圖的混頻電路係由輸入L0信號的兩組差動對 電晶體Ml〜M4，輸入RF信號的1組差動對電晶體M5、 M6，以及由電流鏡作用而持有定電流特性的有源負載M8 、M9以縱向連接所形成。 在電晶體Μ 5、Μ 6中，兩者的源極是經由被加上偏壓 VBI AS的電晶體Μ7(定電流源）而被接地，各閘極會被輸入 差動的RF信號。 又，在電晶體Ml、M2、M3、Μ4中，電晶體Ml、M2 的源極是連接於電晶體M5的汲極，電晶體M3、M4的源 極是連接於電晶體M6的汲極，而，連接Μ1和M4的閘極 之連接點，和連接M2和M3的閘極之連接點，會被輸入差 動的L Ο信號。 又，在有源負載Μ 8、Μ 9中，有源負載Μ 8的汲極是 -24- 1242332 連接於電晶體Μ 1和Μ 3的汲極有源負載Μ 9的汲極是連接 於電晶體M2和Μ4的汲極，有源負載Μ8與Μ9在閘極間 相連接，其兩閘極連接點是連接於有源負載Μ8的汲極， 而，有源負載Μ8與Μ9的源極是連接於電源VDD。 又，在電晶體Μ 1和M3的汲極設置第1混合輸出端子 B 1，並在電晶體M2和Μ4的汲極設置第2混合輸出端子 Β2 〇 如第1 1Β圖所示，本電路是以η通道MOS電晶體構成 爲左右對稱的電路者。 本電路的構成是當輸入L 0信號和R F信號時，R F信 號會被變換頻率，而其經變換頻率的信號會從混合輸出端 子之混頻電路者。例如L 0信號與RF信號的頻率有很大的 差異時，混合輸出端子會輸出IF(中頻）信號，如L0信號與 RF信號的頻率爲相同時，混合輸出端子會輸出其基頻信號 〇 在本電路中所構成的各電晶體元件係形成爲互爲無差 參，可獲得高性能電特性者。因而，可大幅的減低從各電 晶體所產生的1 / f雜訊，其輸出信號中所含有的雜訊很少 〇 又，從差動對電晶體所輸出的信號中，由電晶體元件 彼此之間的電特性之參差很少，因而可抑制直流的偏移量 〇 又，在本電路中，全部是用電晶體以左右時對稱的構 成者，因而，當然可減低各電晶體元件中由於通道長度調 -25- 1242332 變效應所引起的信號失真，而從混合輸出端子可輸出失真 少的高品質混合信號。 又’上述電路構成是一種最合適的例子，而有關上述 1 /f雜訊的減低或通道長度調變效應的減低，只要在混頻電 路內至少含有一只立體構造的MO S電晶體，則可產生上述 效果。 又’有關直流偏移量是將電晶體以差動對來構成爲理 想，但，例如只要在L0信號或RF信號的輸入段有差動對 電晶體的構成時，就可產生上述效果。 又，雖未特予圖示，但上述使用在接收機用的混頻電 路也可應用於發送機用的混頻電路上，並可獲得和上述同 樣的結果。 如上述，本發明實施形態的混頻電路所採取的電路構 成係可大幅的減低從混頻電路所輸出，例如爲IF信號或基 頻丨S 5虎等的混合輸出伯號中之由上述電晶體兀件所產生的 1 / f雜訊，和由於上述各個電晶體元件的電特性之參差所產 生的直流偏移量，以及由於通道長度調變效應所產生的信 號失真等。 第12圖是在上述直接轉換接收方式的電路中使用這 種混頻電路的一例。如圖所示，可在從來技術中所說明的 混頻電路1 〇之位置上，插入本發明實施形態的混頻電路 1 2 0 0。（又，此直接轉換接收方式的構成和動作，已在參照 第1圖的從來技術中有詳細說明，在此省略其說明）。 如此，在於其混頻電路所要混合的L0信號與RF信號 -26- 1242332 之頻率爲相等的直接轉換接收方式中，構成本發明實施形 態的混頻電路時，在以往的直接轉換接收方式中成爲問題 ，於後段的A/D轉換器中，已可有效的利用其動態範圍。 又，上述直流偏移量和1 /f雜訊及信號失真等都會被減低 ，由此，可提高要用直接轉換接收方式以實施調變的信號 之品質。 又，當然由於使上述電晶體持有立體構造，因而可縮 小元件面積，並可實現高密度的半導體積體電路，而同樣 的，應用此電晶體的混頻電路或直接轉換接收方式用的1C (積體電路）也可小型化。 如上述，依本發明實施形態時，在將電晶體積體化於 半導體基板上之場合中，也可大幅的減低構成在混頻電路 的電晶體元件所產生的1 /f雜訊，和，由於電晶體元件的 電特性之參差所產生的直流偏移量，以及由於通道長度調 變效應所產生的信號失真。 又，也可使用上述構造的電晶體以將混頻電路構成爲 CMOS構造者。由此，也可獲得輸出信號的高品質化，和 混頻電路的小型化，及低消耗電力化之效果。 又，在直接轉換接收方式中使用上述混頻電路後，在 後段的A/D轉換器中可有效的利用其動態範圍，而可獲得 高品質的解調信號，且，也可使接收機小型化。 又，本發明係可在不逸出其精神或主要特徵之下，以 其他的各樣形態實施之。因此，上述實施例只是對各點的 一種例示而已，而本發明並不限定於此。本發明的範圍係 - 27- 1242332 依據申請專利範圍所記載者，並不受說明書文中的任何拘 束。又’屬於申請專利範圍的均等範圍之變形或變更，均 屬本發明的範圍內。 (五）圖式簡單說明 第1圖爲將以往的直接轉換接收方式之電路方塊圖。 第2爲使用徑線隙縫天線的電漿處理裝置1 〇 〇之一例 斷面圖。 第3圖爲在矽基板1 03表面上的矽-氫結合，用紅外線 分析益所分析的結果。 第4圖爲將處理室內的Kr/02的壓力比保持在97/3之 下’變化上述處理室1 0 1內的氣體壓力時，所形成氧化膜 厚度與處理室內壓力之關係圖。 第5圖爲Kr/02電漿氧化膜的生長速率與熱氧化膜的 生長速率之比較圖。 第6圖爲Kr/02電漿氧化膜與熱氧化膜的界面能級密 度之比較圖。 第7A圖、第7B圖及第7C圖爲汲極電壓的對規格化 汲極電流之特性曲線圖。 第8圖爲η通道Μ 0 S電晶體的構成例圖。 第9圖爲CMOS電晶體的構成例圖。 第10圖爲第9圖中的部分構成圖。 第11A圖及第11B圖爲混頻器之一例圖。 第1 2圖爲依本發明實施形態的直接轉換接收方式之 電路方塊圖。 -28- 1242332 主要元件符號說明 2 天線 4 低雜訊放大器 6 局部振盪器 8 9 0度移相器 10 混頻電路 12 低通濾波器（LPF) 14 直流放大器 16 A/D(類比/數位）轉換器 18 DSP(數位信號處理機） 100 電漿處理裝置 10 1 真空容器（處理室） 1 02 噴射板 1 03 矽基板 104 試樣台 1 05 同軸波導管 106 徑線隙縫天線 107 電介質板 7 10 矽基板 710a、 b η型擴散領域 720 閘極絕緣膜 730 閘極電極 800 CMOS(互補金氧半導體）電晶體 805 單元分離領域
-29- 1242332 8 10 矽基板 8 1 0 A、B 凸起部 810a、 b n型擴散領域 810c、 d Ρ型擴散領域 8 2 0A、B 閘極絕緣膜 8 3 0 A、B 閘極電極 8 4 0 A η通道MOS (金氧半導體）電晶體 8 4 0 B ρ通道MOS電晶體 1000 頻率變換電路 1002 局部振盪器 1004 混頻器 1200 混頻電路 M 1 〜M9 Μ 0 S電晶體 -30

Claims (1)

1242332 十、申請專利範圍： 1 . 一種混頻電路，其係至少具有用以輸入第1頻率信號或 第2頻率信號之差動對電晶體，以將上述第1頻率信號 及上述第2頻率信號相乘，以生成第3頻率信號，該混 頻電路之特徵爲： 上述差動對電晶體的各電晶體爲一種MI S (金屬絕 緣半導體）電晶體，其係包含： 具有以第1晶面作爲主面之半導體基板； 半導體構造，形成作爲該半導體基板之一部份，且 由與上述第1晶面不同的第2晶面所區劃之一對側壁面 ’以及由與上述第2晶面不同的第3晶面所區劃之頂面 所構成； 以一樣的厚度覆蓋於上述主面和上述側壁面及上述 頂面的閘極絕緣膜； 閘極電極，使上述閘極絕緣膜介於中間，以連續的 覆蓋於上述主面和上述側壁面及上述頂面上；以及 同一導電型擴散領域，形成在上述半導體基板中及 上述半導體構造中之，隔著上述閘極的一側及另一側， 且都沿著上述主面及上述側壁面以及上述頂面而連續的 延伸。 2 . —種混頻電路，其係至少具有用以輸入第1頻率信號或 第2頻率信號之差動對電晶體，而可將上述第1頻率信 號及上述第2頻率信號相乘，以生成第3頻率信號，該 混頻電路之特徵爲： 1242332 上述差動對電晶體的各電晶體爲一種MIS電晶體， 其係包含： 其主面上構成其表面係具有至少兩個不同晶面的凸 部之半導體基板， 閘極絕緣膜，覆蓋於構成上述凸部表面，上述至少 兩個不同晶面的各面之至少一部分上； 閘極電極，使該閘極絕緣膜介於中間，以對上述半 導體基板在電路上絕緣，形成在構成上述凸部表面的上 述至少兩個不同晶面的各面上；以及 同一導電型擴散領域，面臨於構成上述凸部表面的 上述至少兩個不同晶面的各面，而形成在上述凸部中， 且分別形成在上述閘極電極的兩側。 3 . —種混頻電路，其係至少具有用以輸入第1頻率信號或 第2頻率信號之差動對電晶體，以將上述第1頻率信號 及上述第2頻率信號相乘，以生成第3頻率信號之混頻 電路，其特徵爲： 上述差動對電晶體的各電晶體爲一種立體構造MIS 電晶體；而 該立體構造MIS電晶體係包含： 具有至少兩個晶面的半導體基板； 閘極絕緣膜，形成在該半導體基板上而覆蓋於上述 晶面的至少兩面上；以及 閘極電極，使該閘極絕緣膜介於中間，而形成在上 述半導體基板上；且 -32- 1242332 在對該閘極電極加上電壓時，沿著上述閘極絕緣膜 而形成在上述半導體基板中的通道之通道寬度，係由在 上述至少兩個晶面上所分別形成的通道之各通道寬度的 總和所表示。 4 .如申請專利範圍第1〜3項中任一項之混頻電路，其中 上述MIS電晶體係包含： 上述半導體基板爲矽基板；且 形成在上述矽基板表面的閘極絕緣膜爲，將上述矽 基板表面曝曬於所定惰性氣體的電漿中，以除去氫後所 · 形成，並使在上述矽基板與上述閘極絕緣膜的界面之上 述氫的含量換算爲面密度時成爲在1011/cm2以下。 5 .如申請專利範圍第4項之混頻電路，其中 上述至少兩個晶面係由（100)面、（1 10)面、以及（1 1 1) 面中的任意兩種不同晶面之組合。 6 .如申請專利範圍第1項之混頻電路，其中 上述混頻電路爲一種吉爾伯特（Gilbert)單元型之電 路。 鲁 7 .如申請專利範圍第1或3項之混頻電路，其中 上述混頻電路的電路構成係使用上述MIS電晶體以 ~ 左右對稱的構成。 - 8 .如申請專利範圍第1或3項之混頻電路.，其中 被利用在上述第1頻率信號爲高頻信號、上述第2 頻率信號爲局部信號、以及上述第3頻率信號爲低頻信 號之接收機上。 -33- 1242332 9 .如申請專利範圍第8項之混頻電路，其中 以上述低頻信號作爲基頻信號的直接轉換接收方式 來利用。 I 0 . —種混頻電路，包含： 具有由η通道MOS(金氧半導體）電晶體及p通道MOS 電晶體所構成之CMOS (互補金氧半導體）電晶體；而 上述η通道MOS電晶體或上述p通道MOS電晶體 的至少一方係由申請專利範圍第1項或第3項所記載的 混頻電路之MI S電晶體所構成。 II ·如申請專利範圍第1 0項之混頻電路，其中 上述Ρ通道MOS電晶體和上述η通道MOS電晶體 兩者的元件面積及電流驅動能力係大略—致。
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