CN1806333A - 混频电路 - Google Patents

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Abstract

利用CMOS晶体管(800)配置混频电路，CMOS晶体管包括p沟道MOS晶体管(840A)和n沟道MOS晶体管(840B)，每个晶体管包括具有至少两个晶面的半导体衬底(810A，810)，并且还包括形成在半导体衬底上的至少两个晶面上的栅绝缘层(820A)，其中沿栅绝缘层形成在半导体衬底中的沟道的沟道宽度由分别在所述至少两个晶面上形成的沟道的各个沟道宽度的总和表示。这种配置能够降低由于晶体管元件的电气特性变化引起的晶体管元件中出现的1/f的噪声、输出信号中出现的DC偏置、以及由于沟道长度调制效应引起的信号畸变。

Description

混频电路
技术领域
本发明涉及配置在MIS集成电路上的混频电路。
背景技术
直接转换接收系统是众所周知的用于从射频(RF)信号提取期望波的技术。
在这种接收系统中，载波频率直接转换为基带频率，不需作为媒介的中频(IF)。
图1是给出通常使用的直接转换接收系统的电路方框图。图1中电路方框图包括天线2、低噪声放大器(LNA)4、本机振荡器6、90度移相器8、混频器10、低通滤波器(LPF)12、直流放大器14、A/D转换器16和DSP 18。
在从图1中的天线2接收到RF信号时，由LNA 4放大该RF信号，并将放大的RF信号提供给配置在图1的上部和下部的混频器。
此外，从本机振荡器6输出一个具有与上述RF信号相同频率的本地(LO)信号，并且LO信号被输入到各个混频器10，由于90度移相器8的原因，其中的一个具有与另一个90度的相差。
在混频器10中，以上输入的RF信号和LO信号相乘，并且LNA 4的输出被转换成具有同相(I)分量和正交(Q)分量的基带信号。根据此系统，因为IF是零并且基带信号积累并且无法解调，因此如上所述，利用彼此具有90度相差的两个LO信号和两个混频器单位10执行正交解调。
混频器10输出的信号，在下一级中，具有由LPF 12去除的不必要频率，并且从LPF 12输出的期望波由直流放大器14放大，并且来自直流放大器14的输出信号由A/D转换器16转换成数字信号。
通过将由AD转换器16转换的数字信号输入到DSP 18，执行诸如码再生的处理。
在此接收机系统中，因为载波频率被直接转换为基带频率，没有作为媒介的中频(IF)，因此原则上不存在镜像频率。
因此，如图1中清楚地显示，在直接转换接收系统中，有可能消除一些元件，比如用于已知的超外差接收系统的用于去除镜像频率的带通滤波器，以及用于频带限制以提取中间频率的中频滤波器，在已知的超外差接收系统中，载波频率以中频(IF)作为媒介被转换成基带频率。所以，本接收系统对于减小接收机的尺寸是最佳的，并且存在将来技术革新的巨大展望。
在接收系统中，混频电路10配置为上级电路，并且要求获得高质量输出信号以便输出信号不引起对随后各级的电路的副作用。
同时，近年来，低速的问题以及大噪声的问题正在MOS(金属氧化物半导体)晶体管技术领域进步，并且常常得到具有MOS晶体管的特性配置的半导体器件。作为这种半导体器件之一，日本公开的公众专利公报No.2002-110963公开了一个半导体器件的配置实例，包括半导体衬底上单电导率型的单个MOS晶体管。
在公开的MOS晶体管中，热氧化处理的MOS晶体管的栅绝缘层配置在半导体衬底的突出部的表面上，并且沟道能够形成在半导体衬底的突出部的侧壁上。
用这种方式，由于在过去，混频电路被要求具有高质量输出信号并且集成在半导体衬底上，因此已经实现改进。
专利文献1：日本公开的公众专利公报No.2003-134183。
专利文献2：日本公开的公众专利公报No.2002-110963。
然而，与以上减少元件数量的优点相反，在例如采用以上直接转换接收系统时引起的了一个问题。
该问题是由于直流偏置和噪声等的出现，解调信号的质量劣化。
在该直接转换接收系统中，因为从天线接收的RF信号的频率与从本机振荡器输出的LO信号的频率一样，如果LO信号渗入RF信号通路，则混频器中LO信号的自动混合引起直流偏置。直流偏置能够由构成混频器的晶体管元件的电气特性变化引起。作为引起直流偏置的一个原因的晶体管元件，是差动对配置中的晶体管，并且在一对晶体管中的晶体管的电气特性彼此不匹配时，引起直流偏置。
不同于以上的通常在中频放大器级中获得增益的超外差接收系统，在直接转换接收系统中，大部分增益必需在基带信号处理单元中获得。此系统带来问题，比如当在基带处理单元中放大信号时，信号电平总体上由直流分量提高，因此A/D转换器的动态范围不能有效地得以利用。
在晶体管特性的饱和区中，期望的是，漏极电流表示一个恒定值，并不取决于漏极和源极之间的电压；然而在实践中，其中有效栅极长度减少而漏极电流提高的沟道长度调制效应，由于饱和区中夹断点(其中波道载波密度变成大约0的一个点)的移动而出现。此效应使得更难以获得复合信号中没有失真的稳定信号。
另外，对于在中频放大器级获得增益的上述超外差接收系统，问题是用于电路或者传输线损耗中的阻抗、使用中的晶体管的电极导线电阻、或者半导体层的阻抗引起的热噪声等等；然而，在大部分增益在基带信号处理单元中获得的直接转换接收系统中，低频噪声也变成一个问题。
此低频噪声来自构成混频器的晶体管闪烁噪声(1/f噪声)，由于表面/界面处电子空穴对的产生或者重新组合、从阱中获取载流子、或者从阱释放载流子等等而产生。
如上所述，混频电路具有引起解调信号劣化的各种原因，因此小型化混频电路以及改进从混频电路输出的复合信号的质量是要解决的问题。
发明内容
本发明的一个目的是提供一种混频电路，它能够改进混频信号输出的质量，并且该电路具有以下配置。
本发明的混频电路的一个模式被认为包括至少一对差动对晶体管，用于输入第一频率信号或者第二频率信号，并且通过相乘第一频率信号和第二频率信号而产生第三频率信号，并且差动对晶体管中的各个晶体管是MIS(金属绝缘体半导体)晶体管，MIS晶体管包括半导体衬底，该衬底包括：作为主平面的第一晶面(例如(100)面)，半导体结构，形成为半导体衬底的一部分，用于包括由不同于第一晶面的第二晶面(例如(110)面)限定的一对侧壁面和由不同于第二晶面的第三晶面(例如(100)面或者(111面)，最好是与第一晶面相同的晶面)限定的顶面，均匀厚度的栅绝缘层，用于覆盖主平面、侧壁面和顶面，栅电极，用于在栅绝缘层上连续地覆盖主平面、侧壁面和顶面，并且单电导率型扩散区形成在半导体衬底和半导体构造中栅电极的一侧和另一侧中，并且连续地沿主平面、侧壁面和顶面延伸。
本发明的混频电路的另一模式被认为包括至少一对差动对晶体管，用于输入第一频率信号或者第二频率信号，并且通过相乘第一频率信号和第二频率信号而产生第三频率信号，并且差动对晶体管中的各个晶体管是MIS晶体管，MIS晶体管包括由在主平面的表面上具有至少两个不同晶面(例如(100)面和(110)面、(100)面和(111)面、(110)面和(111)面、或者(100)面、(110)面和(111)面)的突出部构成的半导体衬底，栅电极由栅绝缘层包含以便与半导体衬底电绝缘，并且包括在构成突出部的表面的各个所述至少两个不同晶面上，以及单电导率型扩散区形成在突出部中面对构成突出部的表面的各个所述至少两个不同晶面，并且分别地形成在栅电极的两侧中。
本发明的混频电路的另一模式被认为包括至少一对差动对晶体管，用于输入第一频率信号或者第二频率信号，并且通过相乘第一频率信号和第二频率信号而产生第三频率信号，并且差动对晶体管中的各个晶体管是三维结构的MIS晶体管，包括半导体衬底，该半导体衬底包括至少两个晶面，栅绝缘层形成在半导体衬底的至少两个晶面上，并且栅电极形成在半导体衬底上，将栅绝缘层夹在半导体衬底和栅电极之间，其中当电压施加于栅电极时，沿栅绝缘层形成在半导体中的沟道的沟道宽度(垂直于电子和空穴的载流子的活动的方向中的沟道宽度以及沿栅绝缘层的方向中的沟道宽度)用分别地形成在所述至少两个晶面上的沟道的各个沟道宽度(垂直于电子和空穴等等的载流子的活动的方向中的沟道宽度以及沿栅绝缘层的方向中的沟道宽度)的和表示。
在每一上述模式中，最好包括MIS晶体管，使得半导体衬底是硅衬底，并且硅衬底的表面上的栅绝缘层通过将硅衬底的表面暴露在规定惰性气体的等离子体下以去掉氢来形成，而且硅衬底和栅绝缘层的界面处的氢含量在单位表面密度中为1011/cm2或者更少。
在每一上述模式中，还期望所述至少两个晶面是(100)面、(110)面和(111)面中的任何两个不同晶面。
另外，在每一上述模式中，混频电路最好是Gilbert单元型电路。
此外，在每一上述模式中，混频电路的电路配置最好对称地利用MIS晶体管。
上述模式的混频电路可以用作第一频率信号、第二频率信号和第三频率信号的接收机，其中第一频率信号是高频信号、第二频率信号是本地信号，并且第三频率信号是低频信号。它还用于低频信号是基带信号的直接转换接收系统中。
此外，在包括配置在n沟道MOS晶体管和p沟道MOS晶体管的CMOS晶体管混频电路中，n沟道MOS晶体管或者p沟道MOS晶体管中的至少一个包括上述模式的任何一个混频电路的MIS晶体管。
在这种情况下，p沟道MOS晶体管和n沟道MOS晶体管的元件面积和电流驱动容量最好严格地彼此一致。
在本发明的混频电路中，沿所述至少两个不同晶面形成栅极宽度。但是，当电压施加于栅极时，沿所述至少两个不同晶面形成沟道。并且当特别沿突出部的晶面形成沟道时，能够很好地控制各个晶体管中产生的栅极长度调制效应。
MIS晶体管的特征在于，半导体衬底是硅衬底，并且硅衬底的表面上的栅绝缘层通过将硅衬底的表面暴露在规定惰性气体的等离子体下以去掉氢来形成，而且硅衬底和栅绝缘层的界面处的氢含量在单位表面密度中为1011/cm2或者更少，并且为此，能够降低半导体衬底和栅绝缘层的界面的中间能隙处的Dit，并且能够实现各个晶体管的1/f噪声和电气特性变化的降低。
另外，通过组合(100)面、(110)面和(111)面中的任何两个不同晶面得到的晶面中的至少两个晶面实质上减少1/f噪声和电气变化。
通过在差动对配置中配置晶体管，还可以消除外部噪声。
能够由晶体管配置对称电路，以便从混频电路输出的信号是良好和稳定的信号。
当混频电路应用于直接转换接收系统时，能够有效地利用配置在混频电路的随后级中的A/D转换器中的动态范围。
此外，能够配置包括CMOS(互补金属氧化物半导体)晶体管的混频电路，其中n沟道MOS晶体管的电流驱动能力和元件面积与p沟道MOS晶体管的电流驱动能力和元件面积匹配。
附图的简要说明
本发明将连同附图参考以下详细说明而变得更加显而易见，其中：
图1是传统的直接转换接收系统的电路方框图；
图2是给出利用径向线隙缝天线的等离子体处理装置100的实例的截面图；
图3是红外线摄谱仪的硅衬底103上的硅氢键的分析结果；
图4是在处理室101中的气压改变同时保持处理室中Kr/O2的压力比在97/3时，加工室中的压力和形成的氧化膜的厚度之间的关系；
图5是比较Kr/O2等离子体氧化膜的生长率与干的热氧化膜的生长率的图解；
图6是比较Kr/O2等离子体氧化膜的中间能隙处的Dit与干的热氧化膜的中间能隙处的Dit的图解；
图7A给出漏极电压对照归一化漏极电流特性；
图7B给出漏极电压对照归一化漏极电流特性；
图7C给出漏极电压对照归一化漏极电流特性；
图8是n沟道MOS晶体管的配置实例；
图9是CMOS晶体管的配置实例；
图10是从图8提取的一个部分的图解；
图11A是给出混频电路的实例的图解；
图11B是给出混频电路的实例的图解；以及
图12是本发明的实施例的直接转换接收系统的电路方框图。
实现本发明的最佳模式
在下面的描述中，参考附图阐述本发明的优选实施例的细节。
本发明的优选实施例的混频电路由MIS(金属绝缘体半导体)构造的晶体管组成。在本发明的实施例中，MIS晶体管的栅绝缘层通过采用栅绝缘层薄膜形成技术而形成，该技术公开在日本公开待审专利出版物No.2002-261091中。
对于上述栅绝缘层，可以使用氮化膜或者氧氮化膜，如日本公开待审专利出版物No.2002-261091中所公开的；然而，本实施例利用MOS(金属氧化物半导体)晶体管(例如MOSFET等)作为实例进行解释，其中栅绝缘层作为它的氧化膜。首先，提供对MOS晶体管的栅绝缘层薄膜形成方法的解释。
图2是是给出利用径向线隙缝天线的等离子体处理器装置100的实例的截面图。
在此栅绝缘层薄膜形成方法中，为了去掉封端硅(表示为Si)表面的悬挂键的氢，在同一处理室中利用Kr作为后续氧化膜形成过程中的等离子体激励气体，顺序地执行表面封端氢去除处理和氧化处理。
首先，抽空一个真空容器(处理室)101，将氩(Ar)气从簇射板102引入该容器，以及随后将引入的气体转变为(Kr)气。真空处理室101中的压力设置在大约133Pa(1托)。
下一步，将硅衬底103放置在具有加热机构的采样台104上，并且采样的温度设置在大约400℃。如果硅衬底103的温度落在200-550℃的范围内，则如下所述的结果几乎一样。硅衬底103利用稀释的氢氟酸处理，该硅衬底103在紧靠前面的预处理处理步骤中清洁，因此表面上硅的悬挂键被氢终止。
下一步，从同轴波导105提供2.45GHz的微波到径向线隙缝天线106，以及在处理室101从径向线隙缝天线106经电介质板107发出微波，其中电介质板107配置在处理室101的一部分壁上。发出的微波激励从簇射板102引入到处理室101中的Kr气，并且高密度Kr等离子体直接形成在簇射板102之下。如果提供的微波频率大致在900MHz到10GHz的范围之内，则以下解释的结果几乎一样。
在图2所示配置中，在当前实施例中，簇射板102和衬底103之间的距离设置在6cm。两者之间的较短距离实现更高速度的薄膜形成。
尽管本实施例给出利用具有径向线隙缝天线的等离子体器件的薄膜形成实例，但其它方法也可用于通过在处理室内发出微波来激励等离子体。
通过将硅衬底103暴露在Kr气激励的等离子体下，硅衬底103的表面接收低能量的Kr离子照射，并且表面上的封端氢被去除。
图3给出用红外线摄谱仪的硅衬底表面上硅氢键的分析结果，并且显示利用通过在处理室101中低于133Pa(1托)压力下发出功率密度为1.2W/cm2的微波激励的Kr等离子体的硅表面上封端氢的去除效应。
参考图3，公开了仅仅1秒的Kr等离子体辐照引起波数2100cm-1附近的大部分光学吸收消失，它是硅氢键的特性，并且大致30秒的照射时，光学吸收几乎完全消失。换句话说，大约30秒的Kr等离子体辐照能够去除终止硅表面的氢。在本实施例中，Kr等离子体辐照持续1分钟，并且完全去除表面上的封端氢。
接下来，从簇射板102引入分压比为97/3的Kr/O2混合气。在这种情况下，处理室中的压力维持在大约133Pa(1托)。在其中混合了Kr气和O2气的高密度激励等离子体中，处于中间激发态的Kr*和O2分子碰撞，有效地产生大量原子氧O*。
在当前实施例中，硅衬底103的表面由此原子氧O*氧化。利用本薄膜形成方法能够在大约400℃的相当低温的情况下由原子氧进行氧化处理。为了增加Kr*-O2碰撞的机会，合乎需要的是，处理室具有高压；然而，如果压力过高，则产生的O*彼此碰撞并且再次变成O2分子。因此，存在一个最佳的气压。
图4给出在保持处理室内Kr/O2的压力比在97/3，处理室101内的气压改变的情况下，所形成的氧化膜的厚度和处理室中的压力之间的关系。在图4中，硅衬底103的温度设置在400℃，并且氧化处理执行10分钟。
参考图4，显示当处理室101内的压力在大约133Pa(1托)时氧化速度最高，因此此压力或者大约为此压力的压力情况是最佳的。最佳的压力不限于硅衬底103的面方向是(100)面的情况，而是对具有任何面方向的任何硅表面都一样。
当形成期望膜厚度的二氧化硅膜时，停止施加微波能，然后终止等离子体激励。另外，用氩气替代Kr/O2混合气，然后氧化处理完成。Ar气在本过程之前和之后使用，作为吹扫气，它不像Kr那么昂贵。用于本过程的Kr气将被恢复并且再循环。
跟随上述Kr/O2等离子体氧化膜的形成，包括MOS晶体管和电容器的半导体集成电路器件能够在众所周知的电极形成过程、保护膜形成过程、以及氢气烧结处理过程等等之后完成。
当由上述过程形成的3nm厚的二氧化硅膜内单位表面密度中的氢含量通过热解吸分析测量时，结果为大约1012/cm2或者更少。确定具有特别低的漏泄电流的氧化膜中二氧化硅膜内单位表面密度中氢含量大约为1011/cm2或者更少。通过比较，没有在氧化膜形成之前暴露于Kr等离子体的氧化膜含氢在单位表面密度中超过1012/cm2。
在剥离由上述过程形成的二氧化硅膜之后用原子力显微镜测量硅表面的粗糙度并且与氧化膜形成之前硅表面的粗糙度比较，确定硅表面的粗糙度保持无变化。换句话说，硅表面没有在去除封端氢以及氧化之后增加粗糙度。
根据本栅绝缘层薄膜形成方法，留在硅衬底和形成为MOS晶体管的栅绝缘层的二氧化硅膜之间界面处的氢被去除，并且界面被平直。通过这种平直，即使栅绝缘层变薄，也能够获得界面中间能隙处的低Dit，并且获得良好的电气特性(低漏泄电流特性、中间能隙处的低Dit、高压阻抗、高热载流子阻抗、恒定阈值电压特性等等)。另外，在栅绝缘层为任意面方向的情况下，仍能够从该面方向获得良好的电气特性。
接下来，描述在上述栅绝缘层薄膜形成方法中不仅利用硅衬底的(100)面而且利用(111)面和(110)面的MOS晶体管形成实例。
图5给出在利用图2的等离子体处理器件100氧化硅衬底(100)面、(111)面和(110)面时，Kr/O2等离子体氧化膜的生长率与干的热氧化膜的生长率的比较。
参考图5，它给出与干的热氧化膜相比，Kr/O2等离子体氧化膜产生高得多的生长率，利用活性原子氧O*的硅衬底氧化有效地进行。此外，从图5应该理解，(111)面和(110)面的硅原子表面密度大于(100)面、比(100)面产生较低的生长率。这与从原料供应速率确定过程得到的结论一致；因此该结果提示，在这种方式下形成的等离子体氧化膜具有优良的膜质量。
相反，在硅衬底的(111)和(110)面上形成干的热氧化膜时，氧化膜的生长率比在(100)面上形成干的热氧化膜时的生长率更高，提示(111)面和(110)面上形成的干的热氧化膜的膜质量较低。
图6给出如上所述形成的Kr/O2等离子体氧化膜的中间能隙处的Dit与干的热氧化膜的中间能隙处的Dit的比较结果。
参考图6的公开，在硅的(100)面上形成的Kr/O2等离子体氧化膜的中间能隙处的Dit和在硅的(111)面和硅的(110)面上形成的Kr/O2等离子体氧化膜全部比硅的(100)面上形成的干的热氧化膜更低，因此能够获得具有极高质量的氧化膜。
相反地，如图5中的结果的预测，在硅的(111)面和硅的(110)面上形成的干的热氧化膜在中间能隙具有极高的Dit，并且可能的是，可能引起各种问题，比如由载流子俘获引起的阈值电压方面的变化以及在用作MOS晶体管的栅绝缘层时栅漏电流的增加。
图7A-图7C给出通过图2中的等离子体处理器件100在二氧化硅膜分别形成在硅衬底的(100)面上、硅衬底的(111)面以及硅衬底的(110)面上，并且形成其中二氧化硅膜作为栅绝缘层的p沟道MOS晶体管时，漏极电压和归一化漏极电流之间关系。图7A和图7B给出通过Kr/O2等离子体处理形成二氧化硅膜、以及通过干的热氧化处理形成二氧化硅膜这两种情况。但是，在图7C中，因为氧化膜不是通过干的热氧化处理形成在硅的(110)面上，因此仅仅给出通过Kr/O2等离子体处理形成的栅氧化膜的一个实例。图7A的结果是p沟道MOS晶体管，其栅极长度为10μm，并且栅极宽度为50μm，而图7B和图7C的结果是p沟道MOS晶体管，其栅极长度为10μm，并且栅极宽度为300μm。
参考图7A-图7C，描述了有可能通过在p沟道MOS晶体管形成在硅的(111)面上时，在除硅的(100)面之外的任何晶面，比如(111)面或者(110)面上形成晶体管，获得与(100)面上形成的p沟道MOS晶体管的电流驱动力相比约1.3倍的电流驱动力，以及在p沟道MOS晶体管形成在硅的(110)面上时，获得与(100)面上形成的p沟道MOS晶体管的电流驱动力相比约1.8倍的电流驱动力，从而增加p沟道MOS晶体管漏极电流，它是互导或者电流驱动能力。
图8是n沟道MOS晶体管的配置实例。
图8所示的n沟道MOS晶体管具有通过图2所述的等离子体处理器件100均匀地形成在硅衬底710上的二氧化硅膜，其中硅衬底710的主平面为(110)面，并且多晶硅栅电极730形成在所形成的二氧化硅膜上。随着栅电极730A的图案形成，对二氧化硅膜应用图案形成，并且在由图8中对应于栅绝缘层730的粗线和虚线围绕的区域中形成栅绝缘层720。
n型扩散区710a和710b通过利用栅电极730作为自校准掩模而执行n型杂质的离子注入，从而形成在栅电极730的两侧上。结果，在硅衬底710上形成n沟道MOS晶体管。在图8中，当沟道形成在n型扩散区710a和710b之间时，形成范围用阴影区表示。
图8是配置n沟道MOS晶体管的实例；但是，通过利用栅电极作为自校准掩模而执行p型杂质的离子注入，在栅电极的两侧形成p型扩散区，从而能够在硅衬底上形成p沟道MOS晶体管。
在如上的MOS晶体管配置中，能够在Si衬底和栅氧化膜之间的界面中获得中间能隙处的低Dit，因此能够降低1/f噪声，并且能够稳定地获得良好的电气特性。对此，能够配置部件之间的电气特性变化减少的更稳定的MOS晶体管。
在上述配置实例中，晶体管形成在硅衬底的(110)面上，但是，当晶体管形成在其它面上时，比如(100)面和111)面上时，仍能够获得上述效果。
接下来，不同于仅仅在诸如(110)面的一个方向上配置晶体管的情况，而是描述同时地利用多个方向配置晶体管(三维结构)的实例。
图9和图10是配置包括p沟道MOS晶体管和n沟道MOS晶体管的CMOS(互补金属氧化物半导体)晶体管的实例。
图10是从图9提取的一个部分的图解。
参考图9和图10，给出CMOS晶体管800形成在(100)面作为主平面的Si衬底810上，在(100)面上，形成由元件分离区805分开的n型A区和p型B区，并且如图10所示，在两侧的壁上形成A区和B区，A区包括宽度为W1A高度为HA的突出部810A，并且B区包括宽度为W1B高度为HB的突出部810B，从图10可以看到，突出部810A和810B的顶面由(100)面限定，并且侧面由(110)面限定。
二氧化硅膜通过图2所述的等离子体处理器件100均匀地形成在图10的硅衬底810上，并且在该膜的上部，图9所示的多晶硅栅电极830A和830B分别形成在A区和B区上。跟随栅电极830A和830B的图案形成，执行二氧化硅膜的图案形成，在图9中粗线围绕的阴影区中形成对应于栅电极830A的栅绝缘层820A和对应于栅电极830B的栅绝缘层820B。
此外，在图9中的CMOS晶体管800中，包括突出部810A的n型扩散区810a和810b通过利用栅电极830A作为自校准掩模而执行n型杂质的离子注入，从而形成在栅电极830A的两侧上。类似的，在p型B区中，包括突出部810B的p型扩散区810c和810d也形成在栅电极830B的两侧上。结果，在硅衬底810上，n沟道MOS晶体管840A制造在A区中，并且p沟道MOS晶体管840B制造在B区中。
在此实施例中所述的CMOS晶体管800中，n沟道MOS晶体管840A具有LgA的栅极长度，而p沟道MOS晶体管840B具有LgB的栅极长度。栅电极830A在突出部810A的任一侧的栅极宽度W2A/2上覆盖硅衬底810的平直部分。因此，栅电极830A的(100)面上的栅极宽度，包括突出部810A上栅极的顶部，可以表示为W1A+W2A。另一方面，形成在两个侧壁上的栅电极830A的(110)面上的栅极宽度表示为2HA，所以，形成在A区上的n沟道MOS晶体管840A的电流驱动能力用公式μn1(W1A+W2A)+2μn2HA表示，其中μn1表示(100)面的电子迁移率，并且μn2表示(110)面的电子迁移率。
类似的，在B区上形成的p沟道MOS晶体管840B的电流驱动能力表示为公式μp1(W1B+W2B)+2μp2HB，其中μp1表示(100)面中的空穴迁移率，并且μp2表示(110)面中的空穴迁移率。
如上所述，除了作为硅衬底810的主平面的(100)面，还能够在一个不同的面定向上，也就是(110)面上制造栅极；因此有可能通过降低主平面的栅极宽度，以在(110)面上形成的主平面调整部分栅极的栅极宽度来补偿，从而降低元件面积。因此，有可能减小晶体管元件的尺寸。
在上述实例中，侧壁上的晶体管形成在壁的两侧上；但是，它也可以仅仅形成在一侧上。
上述HA为0的配置也是可能的。
在图9中，沿n型扩散区810a和810b之间、或者硅衬底的上部的p型扩散区810c和810d之间的各个栅绝缘层820A和820B形成的沟道表示为阴影区。从图9可知，在n沟道MOS晶体管840A的情况下，例如在硅衬底中沿上述栅绝缘层形成的沟道的宽度遵守上述(100)面的W1A+W2A和(110)面的2HA的和，或者例如在p沟道MOS晶体管840B的情况下，遵守上述(100)面的W1B+W2B和(110)面的2HB的和。
因此，如果HA和HB确定为使得满足公式：W1A+W2A＝W1B+W2B和μn1(W1A+W2A)+2μn2HA＝μp1(W1B+W2B)+2μp2HB，有可能配置具有n沟道MOS晶体管和p沟道MOS晶体管的CMOS晶体管使得它们的元件面积和电流驱动能力一致。
沟道的三维结构形成，如图9的阴影区所示，允许根据夹断点(沟道载流子密度变成大约0的点)的移动控制形成在一个面上的沟道中有效栅极长度的减少，以及提高饱和区中的漏极电流。
因此，能够减少MOS晶体管放大的信号的信号畸变。
该实施例给出CMOS晶体管的配置实例。但是，明显地，有可能构造一种非互补型配置，也就是利用如上所述的(100)面和(110)面，三维地仅仅具有n沟道MOS晶体管840A或者仅仅具有p沟道MOS晶体管840B的配置。同样，意料之中的，具有n沟道MOS晶体管或者p沟道MOS晶体管的配置能够实现如上所述的相同效果。
如同上述，通过在任何面方向上由等离子体处理装置100均匀地形成二氧化硅膜来减少l/f噪音，通过在多个面方向上形成栅极减少沟道长度调制效应，以制造三维配置的晶体管，从而能够获得部件之间没有变化的良好电气特性。同时，上述三维配置能够减少元件面积。
下面描述混频电路，其中具有上述三维配置的MOS晶体管包括利用上述栅绝缘层薄膜形成方法形成的薄膜绝缘体。
图11A是包括混频器的变频器电路的方框图。图11A所示的变频器电路1000包括本机振荡器1002，用于输出本地信号；以及混频器1004，用于相乘RF信号输入和本地信号输入以及用于输出变频之后的RF信号到例如中频和基带。
图11B是混频器1004的内部电路的实例。
对于混频器1004的配置，存在单个平衡混频器，其配置为RF信号作为单相输入并且LO信号作为差动输入，以及双平衡混频器，其配置为RF信号和LO信号都作为差动输入等等；然而，作为本实施例的电路配置，给出由作为双平衡混频器的Gilbert单元组成的混频电路。在本实施例中，将n沟道MOS晶体管用于举例；然而，也可以使用p沟道MOS晶体管或者n沟道MOS晶体管和p沟道MOS晶体管。尽管没有在图中具体给出，但混频电路能够利用CMOS晶体管配置。
图11B中的混频电路通过连接两对用于输入LO信号的差动对晶体管M1-M4、一对差动对晶体管M5和M6用于输入RF信号、以及具有线性阵列中电流反射镜的恒流特性的有源负载M8和M9来配置。
在晶体管M5和M6中，那些晶体管的源极经晶体管M7(恒流源)接地，向其提供偏压VBIAS，并且输入RF信号，作为到各个栅极的差动输入。
在晶体管M1、M2、M3和M4中，晶体管M1和M2的源极连接到M5的漏极，晶体管M3和M4的源极连接到M6的漏极，并且输入LO信号，作为到M1和M4的栅极的连接点以及到M2和M3的栅极的连接点的差分输入。
在有源负载M8和M9中，有源负载M8的漏极连接到晶体管M1和M3的漏极，并且有源负载M9的漏极连接到晶体管M2和M4的漏极，并且有源负载M8和M9的栅极彼此连接。并且，这些栅极的连接点连接到有源负载M8的漏极，并且有源负载M8和M9的源极连接到电源VDD。
第一混频输出终端B1配置在晶体管M1和M3的漏极上，并且同时，第二混频输出终端B2配置在晶体管M2和M4的漏极上。
在图11B中，n沟道MOS晶体管布置为使得电路具有对称配置。
该电路构成一种混频电路，其中通过输入LO信号和RF信号，将频率变换应用于RF信号，并且从混频输出终端输出变换了频率的信号。例如，当LO信号和RF信号的频率实质上不同时，从混频输出终端输出中频(IF)信号，而当LO信号和RF信号的频率相同时，从混频输出终端输出基带信号。
构成电路的各个晶体管元件形成为使得能够获得没有变化的高性能电气特性。为此，能够显著地减少各个晶体管中产生的l/f噪声，并因此保持低的输出信号噪声。
另外，能够控制从差动对晶体管输出的信号的直流偏置，因为各个晶体管元件它们的电气特性变化较少。
此外，在描述的电路中，晶体管布置为使得整个电路具有一种对称的配置；因此不仅能够实现各个晶体管元件中沟道长度调制效应引起的信号畸变的减少，而且能够从复合信号终端输出具有小失真的高质量复合信号。
上述电路配置是最优选的实施例；但是，只要混频电路包括具有三维配置的至少一个MOS晶体管，则能够获得上述效果，以减少l/f噪声以及减少沟道长度调制效应。
对于直流偏置，最好配置具有差动对的晶体管；然而，如果差动对晶体管配置例如在输入LO信号或者RF信号的级中，则也能够获得上述效果。
尽管没有在图中具体给出，但用于接收机的混频电路也能够用作用于发射机的混频电路，并且在这种情况下也能够获得上述效果。
如上所述，本发明的实施例的混频电路包括一种电路配置，其中从晶体管元件产生的l/f噪声、由各个晶体管元件的电气特性变化所引起的直流偏置以及由于沟道长度调制效果引起的信号畸变的产生实质上在诸如从混频电路输出的中频信号和基带信号等混频输出信号中得以降低。
图12是混频电路应用于直接转换接收系统的电路的实例。如图12所示，本发明的实施例的混频电路1200能够插入到在背景技术中解释的混频电路10的位置中(直接转换接收系统的配置和操作的说明从略，因为该详细说明参考图1在背景技术中给出了)。
如此，通过在直接转换接收系统中配置本发明实施例的混频电路，其中在混频电路中混合的LO信号和RF信号的频率相同，在后续级中的A/D转换器中，能够有效地利用在传统的直接转换接收系统中是一个问题的动态范围。此外，减少了直流偏置、l/f噪声和信号畸变，并且因此有可能增强直接转换接收系统解调的信号的质量。
显然，因为上述晶体管具有三维配置，因此能够减少元件面积，实现高密度半导体集成电路，同样地，混频电路或者直接转换接收系统中应用该晶体管的IC也能够减少尺寸。
如上所述，根据本发明的实施例，有可能在实质上降低配置在混频电路中的晶体管元件产生的1/f噪声、由各个晶体管元件的电气特性变化所引起的输出信号中产生的直流偏置、以及即使在晶体管集成在半导体衬底上的情况下由于沟道长度调制效应导致的信号畸变。
也可能实现作为利用上述配置的晶体管的CMOS配置的混频电路，实现高质量的输出信号、小尺寸的混频电路以及低的功率消耗。
此外，在直接转换接收系统中通过利用上述混频电路，能够有效利用随后级中A/D转换器中的动态范围，允许获得高质量的解调信号和尺寸缩小的接收机。
本发明将被视为包含许多变化，并没有背离其范围和精神。因此，应该理解，本文的描述用于举例以便于理解本发明，并且不应该被视为对范围的限制。本发明的范围由权利要求的范围给出，并且不应由说明书限制。此外，落入权利要求的范围的等效体的所有修改和备选结构都公平地落在本发明的范围之内。

Claims (11)

1.一种混频电路，包括至少一个差动对晶体管，用于输入第一频率信号或者第二频率信号，并通过相乘所述第一频率信号和第二频率信号而产生第三频率信号，其中所述差动对晶体管中的各个晶体管是MIS晶体管，所述MIS晶体管包括：
半导体衬底，用于包括第一晶面作为主平面；
半导体构造，形成为所述半导体衬底的一部分，用于包括由不同于所述第一晶面的第二晶面限定的一对侧壁面，以及由不同于所述第二晶面的第三晶面限定的顶面；
均匀厚度的栅绝缘层，用于覆盖所述主平面、所述侧壁面和所述顶面；
栅电极，用于在所述栅绝缘层的上面连续地覆盖所述主平面、所述侧壁面和所述顶面；
单电导率型扩散区，形成在所述半导体衬底和所述半导体构造中所述栅电极的一侧和另一侧中，并且沿所述主平面、所述侧壁面和所述顶面连续地延伸。
2.一种混频电路，包括至少一个差动对晶体管，用于输入第一频率信号或者第二频率信号，并通过相乘所述第一频率信号和第二频率信号而产生第三频率信号，其中所述差动对晶体管中的各个晶体管是MIS晶体管，所述MIS晶体管包括：
半导体衬底，包括一个突出部，其表面为主平面上的至少两个不同晶面；
栅绝缘层，用于覆盖构成所述突出部的表面的各个所述至少两个不同晶面的至少一部分；
栅电极，包含于所述栅绝缘层，以便与所述半导体衬底电绝缘，并且包括于构成所述突出部的表面的各个所述至少两个不同晶面上；以及
单电导率型扩散区，形成在所述突出部中面对构成所述突出部的表面的各个所述至少两个不同晶面，并且分别形成在所述栅电极的两侧中。
3.一种混频电路，包括至少一个差动对晶体管，用于输入第一频率信号或者第二频率信号，并通过相乘所述第一频率信号和第二频率信号而产生第三频率信号，其中所述差动对晶体管中的各个晶体管是三维MIS晶体管，所述三维MIS晶体管包括：
半导体衬底，包括至少两个晶面；
栅绝缘层，形成在所述半导体衬底的至少两个晶面上；以及
栅电极，形成在所述半导体衬底上，将所述栅绝缘层夹在所述半导体衬底和所述栅电极之间，
其中，当电压施加于所述栅电极时，在所述半导体衬底中沿所述栅绝缘层形成的沟道的沟道宽度由分别形成在所述至少两个晶面上的沟道的各个沟道宽度的和表示。
4.如权利要求1至权利要求3中任何一项所述的混频电路，其中所述MIS晶体管的特征在于，
所述半导体衬底是硅衬底；以及
所述硅衬底表面上的栅绝缘层是通过将所述硅衬底的表面暴露在规定惰性气体的等离子体下以去掉氢来形成的，而且所述硅衬底和所述栅绝缘层的界面处的氢含量在单位表面密度中为1011/cm2或者更少。
5.如权利要求4所述的混频电路，其中所述至少两个晶面是(100)面、(110)面和(111)面中的任何两个不同晶面。
6.如权利要求1所述的混频电路，其中所述混频电路是Gilbert单元型电路。
7.如权利要求1或权利要求3所述的混频电路，其中所述混频电路的电路配置对称地利用所述MIS晶体管。
8.如权利要求1或者权利要求3所述的混频电路，用作第一频率信号、第二频率信号和第三频率信号的接收机，其中所述第一频率信号是高频信号、所述第二频率信号是本地信号，并且所述第三频率信号是低频信号。
9.如权利要求8所述的混频电路，其中所述低频信号用在信号是基带信号的直接转换接收系统中。
10.一种混频电路，包括配置在n沟道MOS晶体管和p沟道MOS晶体管中的CMOS晶体管，其中n沟道MOS晶体管或者p沟道MOS晶体管中的至少一个包括根据权利要求1或者权利要求3的混频电路的MIS晶体管。
11.如权利要求10所述的混频电路，其中所述p沟道MOS晶体管和n沟道MOS晶体管的元件面积和电流驱动能力彼此严格一致。
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