CN1806319B - 金属绝缘体半导体晶体管和互补金属氧化物半导体晶体管 - Google Patents

金属绝缘体半导体晶体管和互补金属氧化物半导体晶体管 Download PDF

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Abstract

公开了在半导体衬底中形成的一种MIS三极管，它包括：半导体衬底(702，910)，该半导体衬底具有其表面相对于衬底的主表面具有至少两个不同晶面(704，910B)的突出部；栅绝缘膜(708，920B)，覆盖至少一部分构成所述突出部的表面的各个晶面；栅电极(706，930B)，经所述栅绝缘膜形成在各个晶面上；以及相同电导率类型的扩散区(710a，710b，910c，910d)，它们形成在突出部中面对各个晶面以及栅绝缘电极的两侧上。通过具有这种结构，MIS晶体管能够具有增加的沟道宽度的同时，抑制装置面积的增加。

Description

金属绝缘体半导体晶体管和互补金属氧化物半导体晶体管
技术领域
本发明涉及调节MIS(金属绝缘体半导体)晶体管的栅极宽度的技术。
背景技术
MIS(金属绝缘体半导体)晶体管在过去被认为是半导体器件。
存在MIS晶体管中包含的栅绝缘层的各种制造方法，并且一个实例是热氧化技术，该技术利用氧分子和水分子在大约800℃或以上的温度下进行热氧化处理。
根据这种热氧化技术，作为形成栅绝缘层热氧化过程的预处理，处理以去除比如有机物、金属和粒子等表面附着的沾染物，继之以利用稀释的氢氟酸和氢化水清洁，将在其上形成栅绝缘层的硅衬底(存在诸如锗的其它半导体衬底)表面上的硅悬挂键用氢封端，在硅衬底表面上控制形成天然氧化膜，以及将具有清洁表面的硅衬底引入以下热氧化工艺。
在此热氧化工艺中，在诸如氩(Ar)的惰性气氛中执行硅衬底的加热。在此加热工艺中，用于封端硅衬底表面上的硅悬挂键的表面封端氢在约600℃或者更高的温度下被去除，并且硅衬底表面的氧化在引入了氧分子或者水分子的气氛中在约800℃或者更高的温度下执行。
在利用这种热氧化技术在硅衬底表面上形成二氧化硅膜时，在其表面是(100)面方向的晶面的硅衬底的情况下，氧化膜/硅界面特性、氧化膜的抗压特性、漏泄电流特性等等是良好的。作为上述热氧化技术的其它技术备选也应该产生同等效果。
因此，在硅衬底上配置MIS晶体管时，根据诸如上述热氧化技术的技术，在硅衬底表面((100)面)上形成栅绝缘层，其中(100)面是主平面，并且绝缘体包括在具有MIS配置的晶体管(p沟道MIS晶体管和n沟道MIS晶体管)中。
另外，通过利用诸如上述热氧化技术的技术在栅绝缘层上形成氧化膜，包括p沟道MOS(金属氧化物半导体)晶体管和n沟道MOS晶体管的互补MOS晶体管(以下简称CMOS晶体管)能够集成在硅衬底的(100)面上。
另一方面，越来越多地出现了具有独特栅极配置的MOS晶体管的半导体器件。
那些器件的一个实例是单电导率类型(p沟道或者n沟道)MOS晶体管，其通过应用上述热氧化处理到半导体衬底上形成的突出部的一个晶面((100)面)而形成栅绝缘层，以及通过在半导体衬底的突出部的侧壁面上形成沟道来配置(日本公开待审专利出版物No.2002-110963)。
通常，当将栅极电压施加到通过在一个晶面((100)面)上形成栅绝缘层配置的MIS晶体管上时，在硅衬底中形成沟道。那时，沟道宽度由垂直于电子或空穴在沿所述一个晶面形成的沟道上活动的方向的方向上的长度提供。
为了增强上述MIS晶体管的电流驱动能力，要求增强上述沟道的电子迁移或者空穴迁移，以便实现以上所述，因此要求一种设计，使得上述沟道宽度延长，从而降低沟道内电子和空穴的浪费。
专利文件1：日本公开待审专利出版物No.2002-110963。
可是，在MIS晶体管的一般配置中，很难增强半导体上元件的整体性，因为MIS晶体管的元件面积随着沟道宽度的增加而增加。在采用日本公开待审专利出版物No.2002-110963中公开的技术的情况下，取决于由形成沟道的半导体衬底突出部表示的面方向，剩余的电子和空穴被浪费，并且例如即使有效驱动晶体管的能量用于(100)晶面中的沟道宽度的各个单位长度是最佳的，但它将在其它晶面中显著地下降。
在配置CMOS晶体管时，电子迁移率具有比空穴迁移率大两倍或者三倍的值，因此，为了彼此匹配电流驱动能力，具有小电流驱动能力的p沟道MOS晶体管的元件面积必须制造得比n沟道MOS晶体管的元件面积大，以致p沟道MOS晶体管的沟道宽度变大。相反地，在尝试匹配元件面积时，沟道宽度变得相同但是电流驱动能力不一致。
发明内容
本发明的一个目的是提供一种MIS晶体管，用于实现沟道宽度的增加同时控制元件面积的增加，以及用于实现对于沟道中沟道宽度的各个单位长度来说，有效驱动晶体管的能量值减少的控制，并且，本发明的另一个目的是提供一种CMOS晶体管，其中p沟道MOS晶体管和n沟道MOS晶体管的元件面积相同，并且电流驱动能力也一致。MIS晶体管具有以下配置。
本发明的MIS晶体管的一个模式是MIS晶体管，它形成在半导体衬底上，包括：半导体衬底，所述半导体衬底具有突出部，其表面是主平面上的至少两个不同晶面；栅绝缘层，用于覆盖构成所述突出部的表面的各个所述至少两个不同晶面的至少一部分；栅电极，包含于栅绝缘层，以便与半导体衬底电绝缘，并且所述栅电极包含于构成所述突出部的表面的各个所述至少两个不同晶面上；以及单电导率类型的扩散区(例如n型或者p型电导率类型，并且单电导率类型扩散的意思指，那个区形成在上述栅电极的两侧，具有相同电导率类型的扩散区)形成在突出部中面对构成突出部的表面的各个所述至少两个不同晶面，并且分别形成在栅电极的两侧上。
在这种情况下，期望的是，在分别形成在栅电极两侧上的单电导率扩散区之间，沿栅绝缘层形成的沟道的沟道宽度由沿所述至少两个不同晶面产生的各个沟道的沟道宽度的和表示。
还期望的是，上述栅绝缘层覆盖配置突出部的表面的各个所述至少两个不同晶面的至少一部分，以致所述至少两个不同晶面是连续覆盖的。
本发明的MIS晶体管的另一个模式是MIS晶体管，它形成在半导体衬底上，包括：半导体衬底，所述半导体衬底具有突出部，其表面是主平面上的至少两个不同晶面；栅绝缘层，用于覆盖构成主平面以及突出部的表面的各个所述至少两个不同晶面的至少一部分；栅电极，由栅绝缘层包括，以便与半导体衬底电绝缘，并且所述栅电极包括在构成主平面和所述突出部的表面的各个所述至少两个不同晶面上；以及单电导率类型的扩散区，它形成在突出部中面对构成主平面和突出部的表面的各个所述至少两个不同晶面，并且分别形成在栅电极的两侧。
在这种情况下，沿主平面产生的沟道的沟道宽度可以与沿不同于所述至少两个晶面中的主平面的晶面产生的沟道的沟道宽度互补。
期望的是，上述栅绝缘层覆盖配置主平面和突出部的表面的各个所述至少两个不同晶面的至少一部分，以致主平面和所述至少两个不同晶面是连续覆盖的。
同样期望的是，MIS晶体管的各个上述模式包括信号晶体管。
同样期望的是，MIS晶体管的各个上述模式具有一种配置，其特征在于，半导体衬底是硅衬底并且主平面和所述至少两个不同晶面是来自(100)面、(110)面和(111)面中的任何两个不同晶面。
利用这种配置，沿所述至少两个不同晶面产生沿MIS晶体管的栅绝缘层产生的沟道。在具有这种配置的MIS晶体管中，能够在不同于直接扩大元件面积的晶面的方向上获得沟道宽度。可能的是，对于沿栅绝缘层产生的沟道中沟道宽度的各个单位长度，控制有效驱动晶体管的能量值的减少。
另外，期望的是，在MIS晶体管的每一上述模式中，通过将硅衬底的表面暴露在规定惰性气体的等离子体下以便去除氢来形成栅绝缘层，而且硅衬底和绝缘体的界面处的氢含量在表面密度单元中为1011/cm2或者更少。
这种配置允许对于沿栅绝缘层产生的沟道中沟道宽度的单位长度，控制有效驱动晶体管的能量值的减少。
此外，通过沿突出部产生沟道，有可能控制沟道长度调制效应，它减少有效栅极长度以及增加漏极电流，这是由晶体管特性的饱和区中夹断点(沟道载流子密度变到大约0的点)的移动引起的。
本发明的CMOS晶体管的一个模式假定，n沟道MOS晶体管仅仅形成在半导体衬底的主平面上，并且在MIS晶体管的上述各个模式中，以及在MIS晶体管的上述各个模式中，p沟道MOS晶体管包括栅绝缘层作为氧化膜并且单电导率型扩散区作为p型扩散区。
本发明的CMOS晶体管的另一个模式假定，n沟道MOS晶体管和p沟道MOS晶体管包括在(100)面作为它的主平面的硅衬底上，并且n沟道MOS晶体管包括：单独覆盖一部分主平面的栅氧化膜；由栅氧化膜配置在主平面上的栅电极，以便与硅衬底电绝缘；以及n型扩散区形成在硅衬底中面对主平面并且形成在栅电极两侧上，并且p沟道MOS晶体管包括：p型扩散区，它相当于如上所述MIS晶体管的各个模式中的单电导率型扩散区；栅氧化膜，相当于如上所述MIS晶体管的各个模式中的栅绝缘层；以及(100)晶面，以及第二晶面是对应于如上所述MIS晶体管的各个模式中所述至少两个晶面的(110)晶面。
期望的是，配置上述CMOS晶体管的各个模式，以便p沟道MOS晶体管和n沟道MOS晶体管的电流驱动能力彼此相等，并且p沟道MOS晶体管和n沟道MOS晶体管的元件面积相同。
利用这种配置，在p沟道MOS晶体管中，这种p沟道MOS晶体管是CMOS晶体管的大元件面积的直接原因，栅绝缘层能够形成在一个晶面上，该晶面定向在与直接引起CMOS晶体管的元件面积大的晶面不同方向的晶面上。由此，在p沟道MOS晶体管中，沿栅绝缘层产生的沟道的沟道宽度能够在与直接引起元件面积大的方向的不同方向上产生。因此，p沟道MOS晶体管的电流驱动能力和n沟道MOS晶体管的电流驱动能力能够一致，并且没有MOS晶体管之间元件面积的变化。
因为在p沟道MOS晶体管中能够沿所述至少两个不同晶面获得沟道宽度，因此可能的是，p沟道MOS晶体管和仅仅形成在主平面上的n沟道MOS晶体管的元件面积和电流驱动能力能够大致一致。
附图的简要说明
本发明将连同附图参考以下详细说明而变得更加显而易见，其中：
图1是给出利用径向线隙缝天线的等离子体处理器件的实例的截面图；
图2是红外线摄谱仪的图1中硅衬底103表面上的硅氢键的分析结果；
图3是在图1的处理室101中的气压改变同时保持处理室中Kr/O2的压力比在97/3时，处理室中的压力和形成的氧化膜的厚度之间的关系；
图4是比较Kr/O2等离子体氧化膜的生长率与干的热氧化膜的生长率的图解；
图5是比较Kr/O2等离子体氧化膜的中间能隙处的Dit与干的热氧化膜的中间能隙处的Dit的图解；
图6是配置p沟道MOS晶体管的实例；
图7是从图6提取的一个部分的图解；
图8是配置CMOS晶体管的实例；
图9是从图8提取的一个部分的图解；
图10A给出漏极电压对照归一化漏极电流特性；
图10B给出漏极电压对照归一化漏极电流特性；以及
图10C给出漏极电压对照归一化漏极电流特性。
实现本发明的最佳模式
在下面的描述中，参考附图阐述本发明的优选实施例的细节。
本发明的实施例的晶体管具有MIS(金属绝缘体半导体)配置。
MIS晶体管的栅绝缘层根据栅绝缘层薄膜形成技术而形成，其中MIS晶体管薄栅绝缘层形成为具有高性能电气特性，如日本公开待审专利出版物No.2002-261091中所公开的。
首先提供对MIS晶体管的栅绝缘层薄膜形成技术的解释。
对于MIS晶体管的栅绝缘层类型，存在诸如日本公开待审专利出版物No.2002-261091中描述的氧化膜、氮化膜和氮氧化合物膜的变化，并且还有对于具有诸如硅和锗的不同晶面的半导体衬底的许多变化。任何上述栅绝缘层或者半导体衬底可被用于本发明的实施例中；然而为了便于理解本说明，以下描述采取MOS(金属氧化物半导体)配置晶体管的实例，其中硅(Si)衬底的表面为(100)晶面、(110)晶面和(111)晶面中的至少两个晶面作为半导体衬底，并且氧化膜作为栅绝缘层。
图1是给出利用径向线隙缝天线的等离子体处理器器件100的实例的截面图。
在此栅绝缘层薄膜形成方法中，为了去除终止硅表面的悬挂键的氢，在同一处理室中利用Kr作为后续氧化膜形成过程中的等离子体激励气体，顺序地执行表面封端氢去除处理和氧化处理。
首先，抽空一个真空容器(处理室)101，将氩(Ar)气从簇射板102引入该容器，以及随后将引入的气体转变为(Kr)气。真空处理室101中的压力设置在大约133Pa(1托)。
下一步，将硅衬底103放置在具有加热机构的采样台104上，并且采样的温度设置在大约400℃。如果硅衬底103的温度落在200-550℃的范围内，则如下所述的结果几乎一样。硅衬底103利用稀释的氢氟酸处理，该硅衬底103在紧靠前面的预处理处理步骤中清洁，因此表面上硅的悬挂键被氢终止。
下一步，从同轴波导105提供2.45GHz的微波到径向线隙缝天线106，以及在处理室101从径向线隙缝天线106经电介质板107发出微波，其中电介质板107配置在处理室101的一部分壁上。发出的微波激励从簇射板102引入到处理室101中的Kr气，并且高密度Kr等离子体直接形成在簇射板102之下。如果提供的微波频率大致在900MHz到10GHz的范围之内，则以下解释的结果几乎一样。
在图1所示配置中，在当前实施例中，簇射板102和衬底103之间的距离设置在6cm。两者之间的较短距离实现更高速度的薄膜形成。
尽管本实施例给出利用具有径向线隙缝天线的等离子体器件的薄膜形成实例，但其它方法也可用于通过在处理室内发出微波来激励等离子体。
通过将硅衬底103暴露在Kr气激励的等离子体下，硅衬底103的表面接收低能量的Kr离子照射，并且表面上的封端氢被去除。
图2给出用红外线摄谱仪的硅衬底表面上硅氢键合的分析结果，并且显示利用通过在处理室101中低于133Pa(1托)压力下发出功率密度为1.2W/cm2的微波激励的Kr等离子体的硅表面上封端氢的去除效应。
参考图2，公开了仅仅1秒的Kr等离子体辐照引起波数2100cm-1附近的大部分光学吸收消失，它是硅氢键的特性，并且大致30秒的照射时，光学吸收几乎完全消失。换句话说，大约30秒的Kr等离子体辐照能够去除终止硅表面的氢。在本实施例中，Kr等离子体辐照持续1分钟，并且完全去除表面上的封端氢。
接下来，从簇射板102引入分压比为97/3的Kr/O2混合气。在这种情况下，处理室中的压力维持在大约133Pa(1托)。在其中混合了Kr气和O2气的高密度激励等离子体中，处于中间激发态的Kr*和O2分子碰撞，有效地产生大量原子氧O*。
在当前实施例中，硅衬底103的表面由此原子氧O*氧化。利用本薄膜形成方法能够在大约400℃的相当低温的情况下由原子氧进行氧化处理。为了增加Kr*-O2碰撞的机会，合乎需要的是，处理室具有高压；然而，如果压力过高，则产生的O*彼此碰撞并且再次变成O2分子。因此，存在一个最佳的气压。
图3给出在保持处理室内Kr/O2的压力比在97/3，处理室101内的气压改变的情况下，所形成的氧化膜的厚度和处理室中的压力之间的关系。在图4中，硅衬底103的温度设置在400℃，并且氧化处理执行10分钟。
参考图3，显示当处理室101内的压力在大约133Pa(1托)时氧化速度最高，因此此压力或者大约为此压力的压力情况是最佳的。最佳的压力不限于硅衬底103的面方向是(100)面的情况，而是对具有任何面方向的任何硅表面都一样。
当形成期望膜厚度的二氧化硅膜时，停止施加微波能，然后终止等离子体激励。另外，用氩气替代Kr/O2混合气，然后氧化处理完成。Ar气在本过程之前和之后使用，作为吹扫气，它不像Kr那么昂贵。用于本过程的Kr气将被恢复并且再循环。
跟随上述Kr/O2等离子体氧化膜的形成，包括MOS晶体管和电容器的半导体集成电路器件能够在众所周知的电极形成过程、保护膜形成过程、以及氢气烧结处理过程等等之后完成。
当由上述过程形成的3nm厚的二氧化硅膜内单位表面密度中的氢含量通过热解吸分析测量时，结果为大约1012/cm2或者更少。确定具有特别低的漏泄电流的氧化膜中二氧化硅膜内单位表面密度中氢含量大约为1011/cm2或者更少。通过比较，没有在氧化膜形成之前暴露于Kr等离子体的氧化膜含氢在单位表面密度中超过1012/cm2。
在剥离由上述过程形成的二氧化硅膜之后用原子力显微镜测量硅表面的粗糙度并且与氧化膜形成之前硅表面的粗糙度比较，确定硅表面的粗糙度保持无变化。换句话说，硅表面没有在去除封端氢以及氧化之后增加粗糙度。
根据本栅绝缘层薄膜形成方法，留在硅衬底和形成为MOS晶体管的栅绝缘层的二氧化硅膜之间界面处的氢被去除，并且界面被平直。通过这种平直，即使栅绝缘层变薄，也能够获得界面中间能隙处的低Dit，并且获得良好的电气特性(低漏泄电流特性、中间能隙处的低Dit、高压阻抗、高热载流子阻抗、恒定阈值电压特性等等)。另外，在栅绝缘层为任意面方向的情况下，仍能够从该面方向获得良好的电气特性。
为了表示随后描述的具有三维配置MOS晶体管的有效性，作为本发明的实施例的实例，在下面解释上述不同面方向(晶面)的分析结果的实例。
图4给出在利用图1的等离子体处理器件100氧化硅衬底(100)面、(111)面和(110)面时，Kr/O2等离子体氧化膜的生长率与干的热氧化膜的生长率的比较。
参考图4，它给出与干的热氧化膜相比，Kr/O2等离子体氧化膜产生高得多的生长率，利用活性原子氧O*的硅衬底氧化有效地进行。此外，从图4应该理解，(111)面和(110)面的硅原子表面密度大于(100)面、比(100)面产生较低的生长率。这与从原料供应速率确定过程得到的结论一致；因此该结果提示，在这种方式下形成的等离子体氧化膜具有优良的膜质量。
相反，在硅衬底的(111)和(110)面上形成干的热氧化膜时，氧化膜的生长率比在(100)面上形成干的热氧化膜时的生长率更高，提示(111)面和(110)面上形成的干的热氧化膜的膜质量较低。
图5给出如上所述形成的Kr/O2等离子体氧化膜的中间能隙处的Dit与干的热氧化膜的中间能隙处的Dit的比较结果。
参考图5的公开，在硅的(100)面上形成的Kr/O2等离子体氧化膜的中间能隙处的Dit和在硅的(111)面和硅的(110)面上形成的Kr/O2等离子体氧化膜全部比硅的(100)面上形成的干的热氧化膜更低，因此能够获得具有极高质量的氧化膜。
相反地，如图4中的结果的预测，在硅的(111)面和硅的(110)面上形成的干的热氧化膜在中间能隙具有极高的Dit，并且可能的是，可能引起各种问题，比如由载流子俘获引起的阈值电压方面的变化以及在用作MOS晶体管的栅绝缘层时栅漏电流的增加。
用这种方式，通过应用栅绝缘层薄膜形成技术到MOS晶体管的栅绝缘层的形成部件，不仅在硅衬底的(100)面而且在硅衬底的(110)面以及硅衬底的(111)面上形成栅绝缘层的有效性在本发明的实施例中给出。
在下面的描述中，阐述本发明的实施例的由以上解释的效应支持的MIS晶体管的配置细节。图6和图7是配置三维p沟道MOS晶体管的实例。
图7是从图6提取的一个部分的图解。
举例来说，如图6所示的p沟道MOS晶体管700形成在硅衬底702上，硅衬底702将其上形成p型区的(100)面作为主平面，如图7所示。
如图7所示，宽度为W并且高度为H的突出部704形成在硅衬底702的p型区中。如图7所示，突出部704的顶面由(100)面限定，并且两个侧壁面由(110)面限定。
二氧化硅膜通过图1中解释的等离子体处理器件100均匀地形成在图6的硅衬底702上，并且在膜的顶部，图6所示的多晶硅栅电极706形成在硅衬底702的p型区上。此外，二氧化硅膜的图案形成跟在栅电极706的图案形成之后执行，并且栅绝缘层708形成在由图6所示的粗线和虚线围绕的区中，以便装配栅电极。
另外，在图6的p沟道MOS晶体管700中，包括上述突出部704的p型扩散区710a和710b通过利用栅电极706作为自校准掩模而离子注入p型杂质，从而形成在栅电极706的两侧上，如图6所示。结果，p沟道MOS晶体管700形成在硅衬底702上的上述p型区上。
在本实例中描述的p沟道MOS晶体管700，具有长度为L的栅极长度，并且栅电极706覆盖突出部704的两侧上W’/2栅极宽度的硅衬底702的扁平部分。因此，栅电极706的(100)面上包括突出部704A的顶部的栅极宽度用W+W′表示，同时，栅电极706的(110)面上的栅极宽度形成在两个侧壁上，因此表示为2H。
当电压施加到上述配置的这种p沟道MOS晶体管时，在硅衬底702中沿栅绝缘层708产生其中空穴移动的沟道，如阴影区所示。
根据上述配置，p型区上p沟道MOS晶体管700的电流驱动能力用如下公式表示：μp1(W+W’)+2μP2H，其中μp1表示(100)面中的空穴迁移率，并且μP2表示(110)面中的空穴迁移率。
这个实例中给出的p沟道MOS晶体管的配置具有带两个侧壁的突状配置，以便配置一个不同于(100)面的作为主平面的晶面；但是，配置可仅仅包括一个侧壁。
有可能通过配置栅极宽度以便W′比H足够小，从而制造足够小的元件面积。在这种情况下，沟道宽度仅仅取决于H和W的长度。
在如上的p沟道MOS晶体管配置中，实现了中间间隙处的低Dit，并且能够在具有不同面方向的半导体衬底和栅绝缘层之间的各个界面降低闪烁噪声。此外，通过假定图6中阴影区给出的沟道配置，有可能减少沟道长度调制效应，因此能够稳定地获得良好的电气特性。具有这种突状配置的MOS晶体管是降低各个元件中电气特性变化的稳定元件。
此外，在这种具有三维配置的p沟道MOS晶体管中，p沟道MOS晶体管的栅极宽度不仅能够在半导体衬底的主平面(例如(100)面)上获得，而且能够在如上所述不同方向定向的晶面(例如(110)面)上获得。另外，有可能的是，能够仅仅从突出部本身获得栅极宽度，并不利用主平面。因此，在不同于主平面的晶面上沿栅绝缘层产生p型扩散区710a和710b之间的沟道。
如上所述，因为沟道的电气特性对于任何晶面都良好(换句话说，对沟道宽度的单位长度中有效驱动晶体管的能量值的减少进行控制)，有可能通过选择大的H值来代替W+W′值，以及获得图6中垂直方向上的沟道宽度，从而在实践中制造小元件面积的p沟道MOS晶体管。
在上述配置实例中，硅衬底的(100)面是主平面，并且硅衬底的(110)面是侧壁面；然而，晶体管可以通过任意地组合(100)面、(110)面和(111)面来配置，并且将从组合获得类似于以上所述的效果。
在上述配置实例中，阐述了p沟道MOS晶体管；然而，n沟道MOS晶体管也可以包括三维配置和类似于以上的效果。
接下来，描述CMOS(互补金属氧化物半导体)晶体管的配置，其中MOS晶体管的三维配置仅仅应用于具有小迁移率的p沟道MOS晶体管。
图8和图9是配置包括p沟道MOS晶体管和n沟道MOS晶体管的CMOS晶体管的配置实例。
图9是从图8提取的一个部分的图解。
图8中的CMOS晶体管900形成在(100)面作为主平面的硅衬底910上，在(100)面上，形成由元件分离区905分开的n型A区和p型B区，如图9所示，并且在p型B区上形成宽度为W1B的突出部910B以及高度为HB的两个侧壁。从图9可以清楚地看到，突出部910B的顶面由(100)面限定，并且侧壁面由(110)面限定。
二氧化硅膜通过图1所述的等离子体处理器件100均匀地形成在图9的硅衬底910上，并且在该膜上，图8所示的多晶硅栅电极930A和930B分别形成在A区和B区上。此外，二氧化硅膜图案形成跟随栅电极930A和930B的图案形成而执行，并且在图8所示粗线和虚线围绕的面中形成栅绝缘层920A以便对应于栅电极930A，以及形成栅绝缘层920B以便对应于栅电极930B。
此外，在图8中的CMOS晶体管900中，n型扩散区910a和910b通过利用栅电极930A作为自校准掩模而离子注入n型杂质，从而形成在n型A区中栅电极930A的两侧上。在p型B区中，包括突出部910B的p型扩散区910c和910d形成在该区中栅电极930B的两侧。结果，在硅衬底910上，n沟道MOS晶体管940A形成在上述n型A区上，并且p沟道MOS晶体管940B形成在上述p型B区上。
在此实例所示的CMOS晶体管900中，n沟道MOS晶体管940A具有LgA的栅极长度，而p沟道MOS晶体管940B具有LgB的栅极长度。
在此实例所示的n沟道MOS晶体管中，栅电极930A覆盖硅衬底910的(100)面的宽度为WA，如图8所示，因此，n沟道MOS晶体管的栅极宽度表示为WA。
另一方面，在p沟道MOS晶体管中，在突出部910B的各个侧，栅电极930B覆盖硅衬底910的扁平部分的栅极宽度为W2B/2。因此，在p沟道MOS晶体管中，包括突出部910B的顶部的栅电极930B的(100)面上栅极宽度表示为W1B+W2B，并且栅电极930B的(110)面上的栅极宽度形成在两个侧壁上，因此表示为2HB。
当电压施加于具有上述配置的这种CMOS晶体管时，在n型A区中，在硅衬底910中沿栅绝缘层92DA产生其中电子移动的沟道，并且在p型B区中，在硅衬底910中沿栅绝缘层920B产生其中空穴移动的沟道，如图8中阴影区所示。
根据上述配置，在n型A区上形成的n沟道MOS晶体管940A的电流驱动能力表示为公式μn1WA，其中μn1表示(100)面的电子迁移率。
另一方面，在p型B区上形成的p沟道MOS晶体管940B的电流驱动能力表示为公式μp1(W1B+W2B)+2μp2HB，其中μp1表示(100)面中的空穴迁移率，并且μp2表示(110)面中的空穴迁移率。
然后，在此实例所示的三维CMOS晶体管900中，通过设置p沟道MOS晶体管940B的突出部910B的宽度和高度以便满足公式μn1WA＝μp1(W1B+W2B)+2μp2HB，n沟道MOS晶体管940A的电流驱动能力能够设置为等于p沟道MOS晶体管940B的电流驱动能力。
具体在这种配置中，通过设置突出部910B的高度HB，以便在WA＝W1B+W2B、以及LgA＝LgB的情况下满足上述公式，n沟道MOS晶体管940A的元件面积可以与p沟道MOS晶体管940B的元件面积一样，并且两者的电流驱动能力能够彼此相等。
这个实例中给出的p沟道MOS晶体管的配置具有两个侧壁的突状配置，以便配置不同于作为主平面的(100)面的晶面；但是，配置可仅仅包括一个侧壁。
在如上的CMOS晶体管配置中，在半导体衬底和栅绝缘层之间的界面中实现了中间能隙处的低Dit，因此能够降低闪烁噪声，并且能够稳定地获得良好的电气特性。为此，具有这种配置的CMOS晶体管是具有降低的元件电气特性变化的稳定元件。具体地说，因为n沟道MOS晶体管的电流驱动能力以及p沟道MOS晶体管的电流驱动能力能够一致，因此能够抑制各个MOS晶体管的电气特性的变化引起的驱动能力等的降低。
此外，在具有三维p沟道MOS晶体管的CMOS晶体管中，不仅能够在硅衬底的主平面(例如(100)面)上获得p沟道MOS晶体管的栅极宽度，而且能够在主平面(例如(110)面)上形成的定向在一个不同方向上的突出部的晶面上获得p沟道MOS晶体管的栅极宽度。因此，不仅在半导体衬底的主平面上而且在另一晶面上沿栅绝缘层产生p型扩散区91Dc和910d之间产生的沟道。由于上述沟道的电气特性对如上所述的任何晶面都是良好的(换句话说，对沟道宽度的单位长度下有效驱动晶体管的能量值的减少进行控制)，有可能根据n沟道MOS晶体管的元件面积通过利用大的HB值代替W1B+W2B的值，并且获得图8中的垂直方向上的沟道宽度，从而制造小元件面积的p沟道MOS晶体管。
在上述配置实例中，硅衬底的(100)面是主平面并且硅衬底的(110)面是侧壁面；然而，晶体管可以通过任意地组合(100)面、(110)面和(111)面来配置，并且将从任何组合获得类似于上述的效果。
图10A-图10C给出通过图1中的等离子体处理器件100在二氧化硅膜分别形成在硅衬底的(100)面上、硅衬底的(111)面以及硅衬底的(110)面上，并且形成其中二氧化硅膜作为栅绝缘层的p沟道MOS晶体管时，漏极电压和归一化漏极电流之间关系。图10A和图10B给出通过Kr/O2等离子体处理形成二氧化硅膜、以及通过干的热氧化处理形成二氧化硅膜这两种情况。但是，在图10C中，因为氧化膜不是通过干的热氧化处理形成在硅的(110)面上，因此仅仅给出通过Kr/O2等离子体处理形成的栅氧化膜的一个实例。图10A的结果是p沟道MOS晶体管，其栅极长度为10μm，并且栅极宽度为50μm，而图10B和图10C的结果是p沟道MOS晶体管，其栅极长度为10μm，并且栅极宽度为300μm。
参考图10A-图10C，描述了有可能通过在p沟道MOS晶体管形成在硅的(111)面上时，在除硅的(100)面之外的任何晶面，比如(111)面或者(110)面上形成晶体管，获得与(100)面上形成的p沟道MOS晶体管的电流驱动力相比约1.3倍的电流驱动力，以及在p沟道MOS晶体管形成在硅的(110)面上时，获得与(100)面上形成的p沟道MOS晶体管的电流驱动力相比约1.8倍的电流驱动力，从而增加p沟道MOS晶体管漏极电流，它是互导或者电流驱动能力。
如上述数据所示，证明图6和图8中利用定向在不同面方向中的晶面配置为三维的MOS晶体管具有高电流驱动能力。
上述三维MIS晶体管和CMOS晶体管能够应用于各种电路。
例如，本发明的实施例的CMOS晶体管能够应用于传递晶体管电路、反相电路、推挽放大器等等。在这种情况下，有可能校准CMOS晶体管中包含的p沟道MOS晶体管和n沟道MOS晶体管的开关特性等等，因此晶体管输出的输出信号失真能够显著地降低。
应用到数字电路的NAND电路和NOR电路也是可能的。
此外，没有利用CMOS晶体管的单独地n沟道MOS晶体管或者p沟道MOS晶体管能够应用于上述电路。
显然，本发明的实施例的MIS晶体管或者CMOS晶体管能够应用于模拟电路。
如上所述，根据本发明的实施例，能够在通过从确定元件面积的规定晶面突出形成的晶面上获得沟道宽度。在沿各个晶面产生的沟道中，能够显著地控制沟道宽度的单位长度中有效驱动晶体管的能量值的减少。为此，获得另外的沟道宽度在实际上是可能的同时控制元件面积的增加。
还可能降低CMOS晶体管的尺寸，因为能够使直接引起大的CMOS晶体管元件面积的p沟道MOS晶体管的元件面积变小。
此外，在p沟道MOS晶体管的元件面积接近或者等于n沟道MOS晶体管的元件面积的情况下，因为沟道在不同于扩大p沟道MOS晶体管的元件面积的方向的方向上产生，因此两者的电流驱动能力能够一致，没有引起它们的元件面积的变化。
本发明将被视为包含许多变化，并没有背离其范围和精神。因此，应该理解，本文的描述用于举例以便于理解本发明，并且不应该被视为对范围的限制。本发明的范围由权利要求的范围给出，并且不应由说明书限制。此外，落入权利要求的范围的等效体的所有修改和备选结构都公平地落在本发明的范围之内。

Claims (5)

1.一种CMOS装置，具有形成在半导体衬底中的n沟道MOS晶体管和p沟道MOS晶体管，
其中所述n沟道MOS晶体管包括：
第一氧化硅膜，形成在所述半导体衬底的主平面的扁平部分上，
第一栅电极，形成在所述第一氧化硅膜上以在栅极长度方向和栅极宽度方向伸长，及
一对n型区域，形成在所述半导体衬底中在所述栅极长度方向位于所述第一栅电极的两侧上，及
其中所述p沟道MOS晶体管包括：
突出部，形成在所述半导体衬底上且直接从所述半导体衬底的表面突出，所述突出部的顶面和侧壁是所述主平面上的至少两个不同晶面，
第二氧化硅膜，形成在包括所述突出部的所述半导体衬底上使得所述第二氧化硅膜覆盖所述半导体衬底、所述突出部的所述顶面和所述侧壁的至少一部分，
第二栅电极，形成在所述第二氧化硅膜上以在栅极长度方向和栅极宽度方向伸长，及
一对p型区域，形成在包括所述突出部的所述半导体衬底中在所述栅极长度方向位于所述第二栅电极的两侧上。
2.根据权利要求1所述的CMOS装置，其中，随所述第二氧化硅膜形成的所述p沟道MOS晶体管的沟道的沟道宽度包括至少所述突出部的所述顶面的宽度和所述突出部的所述侧壁的高度。
3.根据权利要求1所述的CMOS装置，其中，所述第二氧化硅膜连续地覆盖所述突出部的所述顶面和所述侧壁。
4.根据权利要求1所述的CMOS装置，其中，所述半导体衬底是硅衬底，且所述主平面是(100)晶面。
5.根据权利要求1所述的CMOS装置，其中，所述半导体衬底是硅衬底，且所述突出部的所述顶面和所述侧壁的晶面是来自(100)晶面、(110)晶面和(111)晶面中的任何两个不同晶面。
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