CN1806332A - 直流放大器及其半导体集成电路 - Google Patents

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Abstract

高度为HB宽度为WB的长方体突出部分(21)形成在硅衬底上，并且栅氧化膜形成在突出部分(21)的部分上表面和侧壁面上。源极和漏极形成在栅电极(26)的两个对侧上，从而形成MOS晶体管。此MOS晶体管用来配置直流放大器。直流放大器具有包括MOS晶体管(61，62)的差动放大器电路。这样，直流放大器能够呈现更大的增益。

Description

直流放大器及其半导体集成电路
技术领域
本发明涉及在半导体集成电路的衬底上形成的直流放大器，以及用于所述直流放大器的半导体集成电路。
背景技术
在MOS晶体管的传统生产过程中，在800℃的高温环境下在硅表面上形成热氧化膜，并且利用热氧化膜作为栅绝缘膜生产MOS晶体管。
需要在较低的温度环境中形成氧化膜，以增强半导体的生产效率。为了实现此要求，例如专利文献1公开了在低温等离子体气氛中形成绝缘膜的技术。
在移动电话的无线通信领域等等中，电路是集成的以实现较小并且较低成本的设备。
为了解调无线电信号，存在一种超外差系统，它将接收信号转换为中频，放大该频率，并且将结果转换为基带信号，以及一种直接转换系统将接收信号直接转换为基带信号。
直接转换系统不需要滤波器等等来去除在执行到中频信号的转换时产生的镜像。因此，接收机可以利用较简单的电路配置。
在直接转换接收机中，有必要利用混频器混合具有90°相位差的本机振荡信号和接收信号，将获得的信号转换为相位彼此正交的两个基带信号，然后用直流放大器放大该基带信号。
然而，由于混频器的输出信号包含直流偏置，因此，直流放大器也放大了直流偏置，从而引起无法充分地获得基带信号的振幅增益的问题。
为了解决该问题，图7中给出了一个实例。显示了一个电路，用于连接吸收直流偏置的相对大电容的电容器72到运算放大器71的输入侧。
专利文献1：日本出版的专利申请No.2002-261091(图1段落0022等)。
专利文献2：日本出版的专利申请No.2002-217769
由于难以形成电容足够大的电容器72来去除图7所示的集成电路的衬底上的直流偏置，因此利用外部电容器。在利用外部电容器时，需要提供终端73，用于将电容器连接到半导体集成电路，因而可用作信号的输入/输出端子的外部终端的数量降低。因此，随着必需的终端数量增加，具有外部电容器的整个系统的尺寸变得有问题了。在利用外部电容器时，部件成本增加了。
当直接变换接收机中的MOS晶体管配置直流放大器时，MOS晶体管比双极性晶体管具有更高的1/F噪声。因此，必需采取措施来降低该1/f噪声。
发明内容
本发明旨在实现高增益，并且还旨在降低直流放大器中信号的失真。
根据本发明的直流放大器形成在半导体集成电路的衬底上，并且包括差动放大电路。这包括MIS场效应晶体管，其中由硅衬底形成突出部分，该硅衬底的第一晶面作为主表面并且第二晶面作为侧表面。硅表面上的封端氢在惰性气体的等离子体气氛中被去除，并且栅绝缘膜在大约550℃或者低于550℃的的等离子体气氛的温度下，形成在至少一部分突出部分的上表面和侧表面上。栅极形成在栅绝缘膜上，并且漏极和源极形成在包围突出部分的栅绝缘膜的两侧上。
根据本发明，通过降低对硅衬底的破坏并且增强均匀性，能够降低MIS场效应晶体管的特性变化(例如阈值电压等等)。从而，能够降低直流放大器中产生的直流偏置和1/f噪声。所以，能够增加直流放大器的增益，并且能够改进直流放大器的频率特性。结果，不要求用于补偿直流偏置的电路。
另外，通过产生三维栅极，并且在低等离子体气氛中形成栅绝缘膜，能够降低沟道长度调制效应，并且能够降低直流放大器中信号的失真。
此外，通过在不同晶面上形成栅绝缘膜，能够改进MIS场效应晶体管的电流驱动能力，并且硅衬底的主表面上MIS场效应晶体管的器件面积能够制造得更小。
在上述发明中，沟道形成在突出部分作为第一晶面的上表面和作为第二晶面的侧表面上，并且MIS场效应晶体管的沟道宽度至少为上表面的沟道宽度和侧表面沟道宽度的总和。
利用上述配置，由于沟道形成在两个晶面上，因此能够改进MIS场效应晶体管的特性和电流驱动能力。
在上述发明中，突出部分具有顶硅表面(100)和侧硅表面(110)，其中源极和漏极形成在突出部分的左右区中，并且硅衬底的突出部分包围栅极。
利用上述配置，沟道能够形成在硅衬底的表面(100)和(110)上。因此，能够改进场效应晶体管的电流驱动能力。
在上述发明中，直流放大器包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管，并且p沟道MIS场效应晶体管的突出部分的上表面和侧表面的栅极宽度设置为使得p沟道MIS场效应晶体管的电流驱动能力基本上等于n沟道MIS场效应晶体管的电流驱动能力。
利用该配置，p沟道MIS场效应晶体管的寄生电容能够基本上等于n沟道MIS场效应晶体管的寄生电容。所以，能够改进直流放大器的特性，并且能够降低开关期间的噪声。
在本发明中，直流放大器包括第一和第二MIS场效应晶体管，用于差动放大输入信号；以及第三MIS场效应晶体管，它共同连接到第一和第二MIS场效应晶体管的源极或者漏极，并且配置一个恒流电路。
上述发明还包括第四和第五MIS场效应晶体管，它们连接在第一和第二MIS场效应晶体管的源极或者漏极和电源之间，并且配置一个恒流电路作为第一和第二MIS场效应晶体管的负荷。
利用上述配置，能够降低包括第一和第二MIS场效应晶体管的差动放大电路、包括第三MIS场效应晶体管的恒流电路、或者包括第四和第五MIS场效应晶体管的恒流电路的直流偏置。此外，还可以降低电路中沟道长度调制效应的影响。
根据本发明的半导体集成电路在同一电路衬底上包括：包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的电路，其中由硅衬底形成一个突出部分，硅衬底具有第一晶面作为主表面，以及第二晶面作为侧表面，硅表面上的封端氢在惰性气体的等离子体气氛中被去除，然后栅绝缘膜在温度等于或者低于约550℃的等离子体气氛中，形成在突出部分的上表面和侧表面的至少一部分上，栅极形成在栅绝缘膜上，并且漏极和源极形成在包围突出部分的栅绝缘膜的两侧上；以及具有差动放大电路的直流放大器，差动放大电路包括p沟道MIS场效应晶体管或者n沟道MIS场效应晶体管。
根据本发明，通过降低MIS场效应晶体管的特性的变化(例如阈值电压等等)，能够降低直流偏置和1/f噪声。所以，能够增强直流放大器的增益，并且能够改进直流放大器的频率特性，从而不需要用于补偿直流偏置的附加电路。
此外，形成三维结构的栅极，并且在低温等离子体气氛中建立栅绝缘膜，使得能够抑制沟道长度调制效应的影响，并且降低直流放大器中的信号失真。
还有，在不同于直流放大器的电路利用上述p沟道MIS场效应晶体管和n沟道MIS场效应晶体管，也能够降低该电路中信号的失真。此外，还可以降低1/f噪声和直流偏置。
在上述发明中，直流放大器由CMOS电路配置，该CMOS电路包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管。
利用上述配置，p沟道MIS场效应晶体管的电流驱动能力能够基本上等于n沟道MIS场效应晶体管的电流驱动能力。因此，开关期间的噪声能够在正反场之间对称。
附图的简要说明
图1是利用径向线隙缝天线的等离子体器件的截面图；
图2给出界面能级密度的比较；
图3给出根据本发明的实施例半导体生产过程中生产的硅衬底的结构；
图4给出根据本发明的实施例半导体生产过程中生产的MOS晶体管的结构；
图5给出直接转换系统中的接收电路；
图6给出直流放大器的电路；以及
图7给出传统的直流放大器。
实现本发明的最佳模式
下面将参考附图描述本发明的实施例。首先，存在一个半导体生产过程，其中利用等离子态的惰性气体在低温下在硅衬底上形成栅绝缘膜(例如氧化膜)，然后生产MIS(金属绝缘体半导体)场效应晶体管。形成栅绝缘膜的方法公开在日本出版的专利申请No.2002-261091中。
图1是使用将在半导体生产过程中使用的径向线隙缝天线的等离子体设备的剖视图。
真空罐(处理室)12中产生真空，如果从簇射板(shower plate)12导入氩气(Ar)，则该氩气从出口11A排出，并且该气体被变为氪气。处理室11中的压力被设定为133Pa(1托)。
然后，硅衬底14被置于具有加热机构的采样台上，并且采样的温度被设定为大约400℃。如果硅衬底14的温度处于200℃和550℃之间，则以下结果基本相同。
在之前执行的预处理过程中使用贵氟化酸来清洗硅衬底14，结果，使用氢来封端表面上硅的未使用耦合。
接下来，将频率为2.45GHz的微波从同轴波导15提供给径向线隙缝天线16，并且通过壁部分中提供的介质板17将微波从径向线隙缝天线16导入处理室11。导入的微波将从簇射板12导出的氪气抽入处理室11。结果，立即在簇射板12下形成高密度Kr等离子体。如果提供的微波的频率大约是900MHz或更高、以及10GHz或更低，则以下结果基本相同。
使用图1所示的配置，簇射板12和硅衬底14之间的间隔被设定为大约6cm。可以以更小间隔、更高速度形成膜。
可通过使用另一种方法将微波导入处理室的方式泵取等离子体，而不是将等离子体设备限定在使用径向线隙缝天线的设备。
通过使硅衬底14暴露在由Kr气体泵取的等离子体，硅衬底14的表面接收具有低能量的Kr离子的照射，并且去掉表面封端氢。
然后，从簇射板12导入分压比为97/3的Kr/O2混合气。此时，处理室中的压力将被保持在大约133Pa(1托)。在作为Kr气和O2混合的高密度泵取的等离子体中，中间泵取态中的Kr*和O2分子彼此冲突，并且可有效产生大量的原子氧O*。
在本发明中，硅衬底14的表面被原子氧O*氧化。在常规热氧化方法中，氧化是由O2分子和H2O分子执行，并且需要超过800℃的非常高的过程温度。在本实施例中执行的使用原子氧的氧化过程中，可以以大约400℃的非常低的温度执行氧化过程。为了扩展Kr*和O2之间的冲突机会，希望在处理室中保持更高的温度。然而，如果压力过高，则产生的O*彼此冲突，并返回到O2分子。因此，要维持最佳的气体压力。
当形成硅氧化膜(硅复合层)的期望厚度的膜时，停止微波功率的导入，以终止等离子体泵取，并且Kr/O2混合气被Ar气代替，从而终止了氧化过程。在本过程之前或之后使用Ar气，以使用比氪更便宜的气体作为吹扫用气体。收集本过程中使用的Kr气，以重复利用。
在形成上述氧化膜之后，执行电极形成过程、保护膜形成过程、氢烧结过程等，以产生包括晶体管和电容器的半导体集成电路。
作为测量上述程序中形成的硅氧化膜中氢含量的结果，在膜厚度为3nm的硅氧化膜上的表面密度变换之后，该氢含量低于1012/cm2。尤其在具有小漏泄电流的氧化膜上，表面密度转换期间硅氧化膜中的氢含量是1011/cm2或更低。另一方面，在表面密度变换期间，形成氧化膜之前没有接触氪等离子体的氧化膜包含1012/cm2或更多的氢。
当使用通过用上述Kr等离子体照射来去掉封端氢之后导入的Kr/O2执行氧化过程时，与常规微波等离子体氧化形成的硅氧化膜相同的电压处的漏泄电流降低了两个或三个数量级，从而获得了非常优秀的低漏泄特征。已经在使用膜厚达到约1.7nm的硅氧化膜集成电路的生产过程中确认了漏泄电流特征的改进。
当测量与上述半导体生产过程中得到的硅氧化膜相关的、硅/硅氧化膜界面能级密度的表面方向相关性时，在硅表面的任何表面方向上获得大约为1×1010eV-1cm-2的非常低的界面能级密度。
图2示出由上述半导体生产过程在硅衬底的每个表面(100)、(110)、和(111)上形成的Kr/O2膜，以及测量常规热氧化膜的界面能级密度的结果。
如图2所示，当产生Kr/O2膜时，任何表面(100)、(110)、和(111)上半导体的界面能级密度是1010eV-1cm-2或更低。另一方面，高于常规800℃的条件中形成的表面(100)上热氧化膜的界面能级密度是1.1倍或更高，并且在上述半导体生产过程中，可形成具有低界面能级密度的高质量绝缘膜。
通过降低界面能级密度，可降低重组载流子的概率，从而降低了1/f噪声。
对于电气特征(诸如抗压特征、热载流子阻抗、取决于冲击电流流过时硅氧化膜破坏的电荷QBD(崩溃电荷)等)和可靠性特征，半导体生产过程中形成的氧化膜表明等于或高于常规热氧化膜的良好特征。
如上所述，在去掉表面封端氢后使用Kr/O2高密度等离子体，以400℃的低温对所有表面方向上的硅执行高级硅氧化过程。认为通过去掉封端氢、并通过将惰性气体(例如Kr)包含在氧化膜中的方式减少氧化膜中的氢含量而得到上述效应。通过氧化膜中的少量氢，在硅氧化膜中不存在元素的弱耦合，并且通过包含氪，缓和了膜中或硅/二氧化硅界面上的应力。结果，可大大改进硅氧化膜的电气特性。
在上述半导体生产过程中，认为表面密度转换中1012/cm2或更低的氢密度、或作为期望条件的1011/cm2、以及5×1011/cm2或更低的Kr密度有助于改进硅氧化膜的电气特性和可靠性特性。
在上述半导体过程中，可使用惰性气体和NH3气的混合以及惰性气体、O2和NH3的混合来形成硅氮化膜以及硅氧化和氮化膜。
通过形成氮化膜得到的效应主要是基于即使去掉表面封端氢后等离子体中氢的存在。通过等离子体中的氢，硅氧化膜中和界面上的悬挂键组成Si-H和N-H的耦合并被封端，并且，结果硅氧化膜中和界面上的电阱消失。
认为通过形成氧化和氮化膜所得到的效果不仅仅是由通过去掉封端氢而在氧化和氮化膜中氢含量的减少引起，而且是由包含在氧化和氮化膜中氮的某一百分比引起。氧化和氮化膜的Kr含量是氧化膜中含量的1/10或更少，并且氮的含量大于Kr的含量。也就是说，由于在氧化和氮化膜中氢含量少，因此硅氮化膜中弱耦合的比率减少，并且包含的氮缓和了膜Si/SiO2中或界面上的应力。结果，认为膜中的电荷以及界面能级密度减少，并且大大改进了氧化和氮化膜的电气特性。
通过形成氧化膜或氧化和氮化膜得到的期望结果不仅仅是由去掉封端氢引起，而且是由将Ar或Kr包含在氮化膜或氧化和氮化膜中引起。也就是说，在上述半导体生产过程中得到的氮化膜中，包含在氮化膜中的Ar或Kr缓和了氮化膜中或硅/氮化膜界面上的应力。结果，降低了硅氮化膜中的固定电荷和界面能级密度，并且降低了电气特性、尤其是1/f噪声，从而大大改进了可靠性。
上述半导体生产过程中使用的惰性气体并不局限于Ar气、Kr气，也可使用氙Xe气。
此外，在形成硅氧化膜和硅氮化膜之后，真空罐1中的压力被维持在133Pa(1托)，导入分压比为98/2的Kr/NH3混合气，并且可在硅氧化膜以及硅氧化和氮化膜的表面上形成大约0.7nm的硅氮化膜。
由此，可以得到具有在其表面上形成的硅氮化膜的硅氧化膜以及硅氧化和氮化膜。因此，可形成具有高介电常数的绝缘膜。
为了实现上述半导体生产过程，除了图1所示的设备以外，可使用另一种等离子体处理设备，其能够使用等离子体来形成低温氧化膜。例如，可使用2级簇射板型等离子体处理设备，其具有：第一气体排放结构，其排放用于泵取等离子体的Ar气或Kr气；以及第二气体排放结构，其不同于第一气体排放结构，并排放O2、NH3、或N2/H2气。
以下描述的是根据本发明实施例的半导体生产过程。半导体生产过程在表面(100)和表面(110)上形成MIS场效应晶体管的栅极绝缘膜。
当在表面(111)上形成p沟道晶体管时，得到1.3倍于表面(100)的电流驱动能力。如果在表面(110)上形成p沟道晶体管时，则得到1.8倍于表面(100)的电流驱动能力。
图3示出在根据本发明实施例的半导体生产过程中在硅衬底22上形成具有表面(100)和(110)的突出部分23和24的状态。图4示出在根据本发明实施例的半导体生产过程中产生的n沟道MOS晶体管20和p沟道MOS晶体管21的结构。图4示出在栅极氧化膜的下部形成、并由对角线指示的沟道。
如图3所示，具有作为主表面的表面(100)的硅衬底22被设备分离区域22c分为p型区域A和n型区域B。在区域A中，在表面(100)的基准上形成高度为HA、宽度为W1A的矩形平行六面体突出部分23。类似地，在区域B中，形成高度为HB、宽度为W1B的突出部分24。
如图4所示，在半导体生产过程中，在硅衬底22的表面、以及突出部分23和24的上表面和侧表面上形成硅氧化膜。
在硅氧化膜上形成多晶硅栅电极25和26，当形成多晶硅栅电极25和26时，形成硅氧化膜，并且在多晶硅栅电极25和26的下方形成栅极绝缘膜27和28。
另外，n型混合离子被射入p型区域A的栅电极25两侧上的区域，从而形成包括突出部分23的n型扩散区域29和30。n型扩散区域29和30配置n沟道MOS晶体管20的源极和漏极。同样在n型区域B中，p型混合离子被射入栅电极26两侧上的区域，从而形成包括突出部分24的p型扩散区域31和32。p型扩散区域31和32配置p沟道MOS晶体管21的源极和漏极。
当预定电压被加到p沟道MOS晶体管21和n沟道MOS晶体管20的栅电极25和26时，在栅极氧化膜27和28的下方形成图4对角线所示沟道。
n沟道MOS晶体管20表面(100)的栅极宽度在突出部分23上表面(突出部分23的上表面)上是W1A，在突出部分23右下方和左下方上的硅衬底22的平面部分上是W2A/2。因此，整个栅极宽度是W1A+W2A。类似地，n沟道MOS晶体管20表面(110)的栅极宽度、即突出部分23左侧和右侧表面的栅极宽度是HA。因此，整个栅极宽度是2HA。栅极宽度对应于通道宽度。n沟道MOS晶体管20的栅极长度是LgA。
相应地，n沟道MOS晶体管20的电流驱动能力是由μn1(W1A+W2A)+μn2·2HA表示。μn1表示表面(100)上的电子迁移率，μn2表示表面(110)上的电子迁移率。
类似地，p沟道MOS晶体管21表面(100)的栅极宽度在突出部分24上表面上是W1B，在突出部分24左下方和右下方上的硅衬底22的平面部分处是W2B/2。因此，整个栅极宽度是W1B+W2B。p沟道MOS晶体管21表面(110)的栅极宽度、即突出部分24左侧和右侧表面上的栅极宽度是HB。因此，整个栅极宽度是2HB。栅极宽度对应于通道宽度。p沟道MOS晶体管21的栅极长度是LgB。
因此，p沟道MOS晶体管21的电流驱动能力可由μp1(W1B+W2B)+μp2·2HB表示。μp1指示表面(100)上的空穴迁移率，μp2指示表面(110)上的空穴迁移率。
由此，通过设定突出部分23和24的各个高度HA和HB，可平衡p沟道MOS晶体管21的电流驱动能力和n沟道MOS晶体管22的电流驱动能力。该条件可由以下等式表示。
μn1(W1A+W2A)+μn2·2HA＝μp1(W1B+W2B)+μp2·2HB
通过将HA和HB设定为满足以上等式的值，可平衡p沟道MOS晶体管21的电流驱动能力和n沟道MOS晶体管22的电流驱动能力。在此情况下，p沟道MOS晶体管21主表面(例如表面(100))的沟道宽度不一定要非常大于n沟道MOS晶体管20的表面(100)上的沟道宽度。因此，这两个MOS晶体管之间栅极绝缘膜附近寄生电容的差别会更小。因此，当使用p沟道MOS晶体管21和n沟道MOS晶体管20配置CMOS结构的电路时，可降低当对这些晶体管的栅极氧化膜附近的寄生电容充电或放电时引起的电流值不平衡，并且可降低当开关CMOS结构的晶体管时引起的噪声电平。
可设定p沟道MOS晶体管21的高度HB，以使在将n沟道MOS晶体管20栅极的高度HA设定为“0”以后，n沟道MOS晶体管21的电流驱动能力基本等于n沟道MOS晶体管20的电流驱动能力。
当单独形成p沟道MOS晶体管21或n沟道MOS晶体管20时，由于p沟道或n沟道MOS晶体管的硅衬底的主表面(例如表面(100))上栅极的区域会比常规半导体生产过程中的小，因此p沟道MOS晶体管和n沟道MOS晶体管的硅衬底上主表面上的区域会更小，从而提高了半导体电路的集成。此外，由于p沟道和n沟道MOS晶体管的寄生电容会更小，因此可增加MOS晶体管的开关速度，并且可降低开关时的功耗。
硅表面上形成的绝缘膜并不局限于氧化膜，而是可以形成硅氮化膜、硅氧化和氮化膜等。
如下所述是根据上述实施例在半导体过程中生产用于直接变换接收机的半导体集成电路。
图5给出直接变换接收机的电路的重要部分。
从天线41接收的无线电信号通过低噪声放大器42放大，并且输入到混频电路43和44。
本机振荡电路45产生的本地信号输入到混频电路43的另一输入终端，并且本地信号通过移相器46进行90度相移，并且获得的本地信号输入到混频电路44的另一输入终端。
在混频电路43和44中，接收的信号与本地信号混合，并且被转换为具有90度相移的基带信号。然后，由开关电容滤波器等等形成的低通滤波器47和48在预定频率衰减信号，并且将得到的信号输出到直流放大器49和50。
直流放大器49和50能够执行从直流分量的放大，并且放大输入信号到取决于A/D转换器51和52的分辨率的信号电平。
A/D转换器51和52将模拟基带信号转换为数字信号，并且将信号输出到数字信号处理器(DSP)53。
DSP 53执行数字信号处理并且解调信号。
直流放大器49和50的实例在下面参考图6解释。
n沟道MOS晶体管61和62配置差动放大电路，从低通滤波器47或者48输出的信号Vin被输入到n沟道MOS晶体管61的栅极，并且信号-Vin输入到MOS晶体管62的栅极。
n沟道MOS晶体管63和n沟道MOS晶体管64配置电流镜像电路，并且MOS晶体管63的漏极共同连接到MOS晶体管61和62的源极。MOS晶体管64的漏极通过恒流源65连接到电源电压VDD，并且MOS晶体管63和64的栅极连接到MOS晶体管64的漏极。
由于MOS晶体管63和64配置恒流电路，并且恒流源65连接到MOS晶体管64的漏极，因此与恒流源65提供的电流成比例的恒流流过MOS晶体管63。
MOS晶体管66和67配置电流镜电路，其中源极连接到电源电压VDD，并且漏极连接到各个MOS晶体管61和62的漏极。MOS晶体管66和67的栅极连接到MOS晶体管66的漏极。MOS晶体管66和67用作MOS晶体管61和62的负载。
由上述差动放大电路组成的直流放大器利用MOS晶体管61和62对输入信号Vin和-Vin执行差动放大，并且输出放大信号Vo。
通过在三维阵列中构造直流放大器的MOS晶体管的栅极，并且在低温等离子体气氛中形成栅氧化膜，能够降低由MOS晶体管61和62组成的差动放大电路的沟道长度调制效应的影响，并且降低了差动放大电路中信号的失真。此外，由于在漏极用作差动放大电路的负载的恒流(由MOS晶体管66和67构成)和在源极的恒流电路(由MOS晶体管63和64构成)的沟道长度调制效应的影响，能够降低这些电路中漏电流的波动。此外，由于在漏极用作差动放大电路的负载的恒流(由MOS晶体管66和67构成)和在源极的恒流电路(由MOS晶体管63和64构成)的沟道长度调制效应的影响，能够降低这些电路中漏极电流的波动。
如上所述，消除硅表面的破坏并且平直该表面能够降低MOS晶体管特性的变化(例如阈值电压等等)。因此，能够降低整个电路的直流偏置。因此，不需要用于去除直流偏置的装置(电路、电容器等等)，并且能够增强直流放大器的信号增益。通过例如增强直流放大器的信号增益，能够在直接转换系统中接收电路的直流放大器的后续级中利用低分辨率D/A转换器作为A/D转换器。
此外，通过在诸如氩等的等离子体气氛中去除硅表面上的封端氢，然后在包括氩、氪或者氙的等离子体气氛中在550℃的较低温度下形成薄而平的包括氧和诸如氧、氮等的气体分子的硅绝缘膜，能够降低硅表面的界面能级密度。因此，能够降低载流子的重新组合概率并且降低1/f噪声。通过降低1/f噪声，能够改进混频电路43和44向下转换的信号的S/N比。由此，能够增加直流放大器的增益。
另外，由于能够改进MOS晶体管的电流驱动能力，并且装置面积能够制造得较小，因此能够增强集成、并且能够提高操作速度。此外，能够获得大的信号增益，因为准备了直流放大器的场效应晶体管的操作特性，能够降低寄生电容，能够改进差动放大电路的频率特性，并且能够降低直流偏置。因此，由于能够降低直流偏置和1/f噪声，因此对于直接转换系统中的直流放大器特别有效，其中接收的信号直接转换为音频信号。
由n沟道MOS晶体管和p沟道MOS晶体管组成的CMOS电路还可以配置直流放大器。在此情况下，p沟道MOS晶体管的寄生电容能够基本上等于n沟道MOS晶体管的寄生电容，并且寄生电容能够较小，从而提高电路的操作速度等等。此外，能够降低p沟道MOS晶体管和n沟道MOS晶体管接通断开时电流的不平衡引起的噪声。
除了直流放大器，用于变频电路A/D转换电路、数字电路等等的p沟道MOS晶体管和n沟道MOS晶体管也能够以上述半导体过程制造。
利用上述配置，由于能够准备其它电路的p沟道MOS晶体管和n沟道MOS晶体管的特性，因此能够降低直流偏置和1/f噪声。此外，由于能够改进MOS晶体管的电流驱动能力，因此能够改进电路的操作特性。
此外，直流放大器或者其它电路的p沟道MOS晶体管和n沟道MOS晶体管的沟道形成在不同的晶面上(例如硅表面(100)和(110))，并且沟道宽度能够设计为使得p沟道MOS晶体管的电流驱动能力能够基本上等于n沟道MOS晶体管的电流驱动能力。
利用上述配置，p沟道MOS晶体管的寄生电容能够基本上等于n沟道MOS晶体管的寄生电容。所以，能够改进开关特性，并且能够降低在MOS晶体管接通断开时电流产生的噪声。
本发明不局限于上述实施例，而是还可以进行如下配置。
根据本发明的直流放大器不局限于直接转换系统中的电路，而是能够应用于其它电路。直流放大器不局限于根据上述实施例的差动放大电路，而是还可以是其它配置的放大电路。
硅的晶面不局限于表面(100)和(110)的组合，而是可以是另外的晶面、诸如表面(100)和(111)的组合。
根据本发明，能够降低直流放大器的直流偏置和1/f噪声。因此，不需要用于补偿直流偏置的电路。此外，由于降低了1/f噪声，因此直流放大器的频率特性能够得以改进。此外，还可以降低直流放大器中沟道长度调制效应的影响和信号的失真。

Claims (8)

1.一种直流放大器，形成在半导体集成电路的衬底上，包括：
包括MIS场效应晶体管的差动放大电路，其中由硅衬底形成突出部分，该硅衬底具有作为主表面的第一晶面，以及作为侧表面的第二晶面，在惰性气体的等离子体气氛中去除所述硅表面上的封端氢，然后在等离子体气氛中在约550℃或者更低的温度下在所述突出部分的上表面和侧表面的至少一部分上形成栅绝缘膜，栅极形成在所述栅绝缘膜上，并且漏极和源极形成在包围所述突出部分的栅绝缘膜的两侧上。
2.如权利要求1所述的直流放大器，其中
沟道形成在所述突出部分的作为所述第一晶面的上表面和作为第二晶面的所述侧表面上，并且所述MIS场效应晶体管的沟道宽度是所述上表面的沟道宽度和所述侧表面的沟道宽度的总和。
3.如权利要求1或2所述的直流放大器，其中
所述突出部分具有：包括硅表面(100)的所述上表面；包括硅表面(110)的侧表面；并且在包围所述栅极的所述突出部分上、以及所述硅衬底的所述突出部分的左边区域和右边区域中形成所述源极和所述漏极。
4.如权利要求1和2所述的直流放大器，还包括第一和第二MIS场效应晶体管，用于对输入信号执行差动放大；以及第三MIS场效应晶体管，它连接到所述第一和第二MIS场效应晶体管的源极或者漏极，并且配置恒流电路。
5.如权利要求4所述的直流放大器，还包括第四和第五MIS场效应晶体管，它们连接在所述第一和第二MIS场效应晶体管的源极或者漏极之间，并且配置恒流电路作为所述第一和第二MIS场效应晶体管的负载。
6.一种半导体集成电路，在相同的电路衬底上包括：
包括p沟道MIS场效应晶体管和n沟道MIS场效应晶体管的电路，其中由硅衬底形成突出部分，该硅衬底的第一晶面作为主表面，并且第二晶面作为侧表面，在惰性气体的等离子体气氛中去除所述硅表面上的封端氢，然后在等离子体气氛中在约550℃或者更低的温度下在所述突出部分的上表面和侧表面的至少一部分上形成栅绝缘膜，栅极形成在所述栅绝缘膜上，并且漏极和源极形成在包围所述突出部分的所述栅绝缘膜的两侧上；以及
直流放大器，具有差动放大电路，包括所述p沟道MIS场效应晶体管或者所述n沟道MIS场效应晶体管。
7.如权利要求6所述的半导体集成电路，其中
所述p沟道MIS场效应晶体管的上表面和侧表面的栅极宽度设置为使得所述p沟道MIS场效应晶体管的电流驱动能力能够基本上等于n沟道MIS场效应晶体管的电流驱动能力。
8.如权利要求6或者7所述的半导体集成电路，其中
限幅电路包括CMOS电路，该CMOS电路具有所述p沟道MIS场效应晶体管和所述n沟道MIS场效应晶体管。
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