CN1242480C - 互补型mis器件 - Google Patents

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Abstract

一种CMOS器件，包括在硅基片的(100)面上形成并具有其他结晶面的结构，以及由在所述结构上通过微波等离子体处理形成的高质量的栅极绝缘膜和在其上形成的栅电极构成的p通道MOS晶体管和n通道MOS晶体管，其中，设定所述结构的尺寸和形状，使得所述p通道MOS晶体管和n通道MOS晶体管之间的载流子迁移率平衡。

Description

互补型MIS器件
技术领域
本发明一般地涉及半导体器件，特别涉及平衡p通道MIS晶体管和n通道MIS晶体管的载流子迁移率的互补型MIS器件。
背景技术
CMOS电路是含有p通道MOS晶体管和n通道MOS晶体管的基本电子电路，而构成所述CMOS电路的CMOS器件被广泛应用于各种电子装置中。
以往，CMOS器件形成在可形成优质热氧化膜的Si基片的(100)面上。
但是在Si基片的(100)面上，电子和空穴间的有效质量和晶格散射几率明显不同，其结果，电子迁移率与空穴迁移率相比大了2～3倍。
图1表示典型的CMOS反相器10的电路。
参照图1，CMOS反相器10通过串联连接p通道MOS晶体管11和n通道MOS晶体管12而构成，并形成同时向p通道MOS晶体管和n通道MOS晶体管供给输入信号的结构。
在这种CMOS反相器中，如上所述的那样，p通道MOS晶体管的空穴迁移率，进而电流驱动能力只是n通道MOS晶体管的电子迁移率的1/2～1/3。因此，从CMOS器件整体出发，为了实现足够的电流驱动能力以及动作速度，在以往的CMOS反相器中，需要将p通道MOS晶体管11的通道宽度W1设定为n通道MOS晶体管12的通道宽度W2的2～3倍。
但是，在以往的装置中，会产生导致p通道MOS晶体管的通道区域的面积比n通道MOS晶体管的通道区域的面积大，或在设计微小化的高速集成电路装置时需要排列大小不同的元件等的各种困难。此外，在面积大的p通道MOS晶体管中寄生电容也增大，其结果会产生动作速度下降，电力消耗增大的问题。
另外，由于p通道MOS晶体管和n通道MOS晶体管的特性如上述那样不对称，因此，这种CMOS电路表现出非线性动作特性，从而限制了在要求线性动作的模拟电路等中的应用。
此外，如上所述，以CMOS电路为主的半导体器件以往在Si基片的(100)面上形成，但是由于硅结晶的(100)面的原子密度低，容易分裂，因此，增大晶片的直径时，也有处理变得困难的问题。
发明内容
因此，本发明的总的目的是提供一种解决上述问题的新型实用的半导体器件及其制造方法。
本发明更具体的目的是提供一种平衡p通道MOS晶体管和n通道MOS晶体管之间的电流驱动能力的CMOS器件。
本发明的另一目的是提供一种互补型MIS器件，其特征在于，
所述互补型MIS器件由以下部分构成：
半导体基片，具有作为主面的第一结晶面，并被分划成p通道MIS晶体管区域和n通道MIS晶体管区域；
p通道MIS晶体管，包括：第一半导体结构，作为所述半导体基片的一部分形成在所述p通道MIS晶体管区域中，由一对侧壁面和顶面构成，其中，所述一对侧壁面由不同于所述第一结晶面的第二结晶面形成，所述顶面由不同于所述第二结晶面的第三结晶面形成；第一栅极绝缘膜，形成在所述p通道MIS晶体管区域中，以均匀的厚度实际覆盖所述主面和所述第一半导体结构的侧壁面及顶面；第一栅电极，形成在所述p通道MIS晶体管区域中，通过所述第一栅极绝缘膜连续覆盖在所述主面和所述第一半导体结构的侧壁面及顶面上；第一及第二p型扩散区域，在所述p通道MIS晶体管区域内，形成在所述半导体基片及所述第一半导体结构中的所述第一栅电极的一侧和另一侧上，并均沿着所述半导体基片主面和所述第一半导体结构的侧壁面以及顶面连续延伸；以及
n通道MIS晶体管，包括：第二半导体结构，作为所述半导体基片的一部分形成在所述n通道MIS晶体管区域中，由一对侧壁面和顶面构成，其中，所述一对侧壁面由不同于所述第一结晶面的第四结晶面形成，所述顶面由不同于所述第四结晶面的第五结晶面形成；第二栅极绝缘膜，形成在所述n通道MIS晶体管区域中，以均匀的厚度实际覆盖所述主面和所述第二半导体结构的侧壁面及顶面；第二栅电极，形成在所述n通道MIS晶体管区域中，通过所述第二栅极绝缘膜连续覆盖在所述主面和所述第二半导体结构的侧壁面及顶面上；第一及第二n型扩散区域，在所述n通道MIS晶体管区域内，形成在所述半导体基片及所述第二半导体结构中的所述第二栅电极的一侧和另一侧上，并均沿着所述半导体基片主面和所述第二半导体结构的侧壁面及顶面连续延伸；
其中，设定所述第一半导体结构的顶面和侧壁面的宽度以及所述第二半导体结构的顶面和侧壁面的宽度，使得所述p通道MIS晶体管的电流驱动能力与所述n通道MIS晶体管的电流驱动能力实际平衡。
本发明的另一目的是提供一种互补型MIS器件，其特征在于，
所述互补型MIS器件由以下部分构成：
半导体基片；
n通道MIS晶体管，包括：第一栅电极，在所述半导体基片的主面上通过第一栅极绝缘膜在第一结晶方位上形成；第一及第二n型扩散区域，形成在所述半导体器件基片中的所述第一栅电极的一侧和另一侧上；以及
p通道MIS晶体管，包括：第二栅电极，在所述半导体基片上通过第二栅极绝缘膜在第二结晶方位上形成；第一及第二p型扩散区域，形成在所述半导体器件基片中的所述第二栅电极的一侧和另一侧上；
其中，所述第一栅电极与所述第二栅电极相互连接；
所述第二p型扩散区域与所述第一n型扩散区域相互连接；
设定所述第一结晶方位及所述第二结晶方位，使得所述p通道MIS晶体管的电流驱动能力与所述n通道MIS晶体管的电流驱动能力相平衡。
根据本发明，通过使用硅(100)面以外的结晶面，可以使p通道MOS晶体管和n通道MOS晶体管的电流驱动能力平衡，从而能够促进CMOS器件的微小化，同时提高动作速度。
附图说明
图1是表示以往的CMOS器件结构的等价电路图。
图2是在本发明中使用的基片处理装置的结构示意图。
图3是使用图2的基片处理装置的硅基片氧化处理的示意图。
图4是使用图2的基片处理装置后各种结晶面上形成的氧化膜的膜质和热氧化膜的比较示意图。
图5A～图5C是在各种结晶面上形成的p通道MOS晶体管的漏极电流特性示意图。
图6是本发明第一实施例的CMOS器件的结构示意图。
图7是图6的CMOS器件的部分示意图。
图8是本发明第二实施例的CMOS器件的结构示意图。
图9是本发明第三实施例的3输入NAND电路的结构示意图。
图10是本发明第四实施例的3输入NOR电路的结构示意图。
图11是本发明第五实施例的5输入NAND电路的结构示意图。
图12是本发明第六实施例的5输入NOR电路的结构示意图。
图13是本发明第七实施例的CMOS开关的结构示意图。
图14A～图14C是图13的CMOS开关的动作说明图。
图15是本发明第八实施例的推挽放大器的结构示意图。
具体实施方式
[原理]
图2表示本发明中用于栅极绝缘膜的形成的微波基片处理装置20的结构。
参照图2，微波处理装置20具有通过排气口21A排气的处理容器21，在所述处理容器21中设有支承被处理基片24的样品支承台23。所述排气口21A包围所述样品支承台23四周而形成，并通过驱动连接在所述排气口21A上的真空泵，将多余的原子团和在基片处理中产生的副生成物，从被处理基片24表面附近的处理空间沿基片表面向装置外均匀排出。
此外，在所述处理容器21中，与所述被处理基片24相对，作为壁面的一部分形成有一般由Al2O3或石英组成的平板形状的微波窗22，而且在所述微波窗22的内侧与所述被处理基片24相对，形成有均匀地供给处理气体的平板形状的喷盘(shower plate)25。
另外，在所述处理容器21的外侧，与所述微波窗相结合，设有通过同轴波导管27供电的如径向线缝隙天线等的微波天线26，通过以900MHz～10GHz，一般为2.45GHz的微波驱动所述微波天线26，在所述喷盘的正下方均匀形成高密度且低能量的等离子体。
图2的微波基片处理装置20通过等离子体激发从喷盘25供给的处理气体，并使用由此形成的原子团对被处理基片24的表面进行处理。
更具体地说，首先对所述处理容器21的内部进行排气使其成高真空状态，接着从所述喷盘25导入Kr和O2的混合气体，使所述处理容器21的内部压强达到约1Torr(约133Pa)。另外，将处理基片24的温度设定为200～550℃，最好是400℃，并在此状态下向所述微波天线供给微波，从而在被处理基片24的表面附近形成均匀的高密度等离子体。
所述等离子体形成的结果，Kr被激发成中间激发态，通过这样激发的Kr*和氧分子的相互碰撞，在所述被处理基片24的表面附近高效形成氧原子O*。使用这样形成的氧原子O*处理被处理基片表面，不仅在硅基片的(100)面上，还能在(111)面以及(110)面上，形成适于作为栅极绝缘膜的高质量的氧化膜。
图3对比表示通过图2的微波基片处理装置20氧化硅基片的(100)面、(111)面以及(110)面时Kr/O2等离子体氧化膜的成长速度和热氧化膜的成长速度。
参照图3可知，在Kr/O2等离子体氧化膜中得到远大于热氧化膜时的成长速度，而使用活性氧原子O*的Si基片的氧化则可高效地进行。另外通过图3可知，在Kr/O2等离子体氧化膜中，Si原子面密度大的(111)面及(110)面上的成长速度变得比(100)面上的成长速度还小。这与从原料供给速率确定过程导出的结果一致，并暗示这样形成的等离子体氧化膜具有优良的膜质。
与此相反，在Si基片的(111)面、(110)面上形成热氧化膜时，与在(100)面上形成热氧化膜时相比氧化膜的成长速度变大，这暗示在(111)面、(110)面上形成的热氧化膜的膜质较差。
图4表示对这样形成的Kr/O2等离子体氧化膜与热氧化膜上的表面能级密度进行比较的结果。
参照图4，可知Kr/O2等离子体氧化膜不管是形成在硅的(100)面上，还是形成在(111)面、(110)面上时，其表面能级密度都比形成在(100)面上的热氧化膜的表面能级密度还低，从而得到了质量非常高的氧化膜。
与此相反，在形成于硅的(111)面、(110)面上的热氧化膜中，正如从图3的结果预测的那样，表面能级密度非常大，因此，用于MOS晶体管的栅极绝缘膜中时，会产生因载流子的捕获而引起的临界值电压变化或栅极漏电流增大等各种问题。
图5A～图5C表示通过图2的基片处理装置分别在硅基片的(100)面、(111)面、及(110)面形成氧化硅膜，并将所述氧化硅膜作为栅极绝缘膜形成p通道MOS晶体管时的对应漏极电压的标准化漏极电流特性。图5A、5B表示氧化硅膜通过所述Kr/O2等离子体处理形成的情况和通过热氧化处理形成的情况。与此相对，由于通过热氧化处理不能在(110)面上形成良好的氧化膜，因此，在图5C中只表示通过Kr/O2等离子体处理形成的栅极氧化膜的例子。图5A是关于栅极长度为10μm、栅极宽度为50μm的p通道MOS晶体管的结果，图5B、图5C是关于栅极长度为10μm、栅极宽度为300μm的p通道MOS晶体管的结果。
参照图5A～图5B可知，p通道MOS晶体管的漏极电流，即互导或电流驱动能力，可以通过在硅的(100)面以外的结晶面，例如(111)面或(110)面上形成晶体管来使之增大，特别是在硅的(111)面上形成p通道MOS晶体管时，可获得约为在(100)面上形成的p通道MOS晶体管1.3倍的电流驱动能力，此外，在(110)面上形成时可获得约1.8倍的电流驱动能力。
[第一实施例]
图6、7表示本发明第一实施例的CMOS器件30的结构。其中，图7是取出图6的一部分来表示的图。
参照图6、7，CMOS器件30形成在以(100)面为主面的Si基片31上，在所述(100)面上形成有被元件分离区域31C分隔的p型区域A和n型区域B，如图7所示，所述区域A中的宽度为W1A、高度为HA的突出部分31A，以及所述区域B中的宽度为W1B、高度为HB的突出部分31B形成在两侧壁面上。由图7可知，所述突出部分31A、31B的顶面由(100)面、侧壁面由(110)面形成。
在图7的Si基片31上，通过先前在图2中说明的基片处理装置20均匀地形成有氧化硅膜，接着在其上面，分别在区域A和区域B上形成图6所示的多晶硅栅电极33A及33B。另外，随着所述栅电极33A和33B的图案化，所述氧化硅膜也被图案化，从而形成与所述栅电极33A对应的栅极绝缘膜32A，以及与栅电极33B对应的栅极绝缘膜32B。
另外，在图6的CMOS器件30中，在所述p型区域A中对所述栅电极33A通过向自对准掩膜中进行n型杂质的离子注入，在所述栅电极33A的两侧形成包含所述突出部分31A的n型扩散区域31a和31b。同样地，也在所述n型区域B的所述栅电极33B的两侧形成包含所述突出部分31B的p型扩散区域31c和31d。其结果，在所述Si基片31上，在所述区域A中形成p通道MOS晶体管，并且在所述区域B中形成n通道MOS晶体管。
在图6的CMOS器件中，p通道MOS晶体管具有栅极长度LgA，n通道MOS晶体管具有栅极长度LgB，所述栅电极33A在所述突出部分31A的各侧以栅极宽度W2A/2覆盖Si基片31的平坦部分。其结果，所述栅电极33A的(100)面上的栅极宽度包括所述突出部分31A的顶面部分成W1A+W2A。与此相反，所述栅电极33A的(110)面上的栅极宽度WA由于形成在两侧壁面上因此为2HA，其结果，在所述区域A中形成的p通道MOS晶体管的电流驱动能力，可通过公式μp1(W1A+W2A)+2μp2HA求出。其中，μp1表示(100)面中的空穴迁移率，μp2表示(110)面中的空穴迁移率。
同样地，在所述区域B中形成的n通道MOS晶体管的电流驱动能力，可通过公式μn1(W1B+W2B)+2μn2HB求出。其中，μn1表示(100)面中的电子迁移率，μn2表示(110)面中的电子迁移率。
这里，在本实施例的CMOS器件30中，由于p通道MOS晶体管也形成在两侧壁面上，因此为了使其电流驱动能力与n通道MOS晶体管的电流驱动能力相平衡，设定所述突出部分31A、31B的宽度和高度，使其满足公式：
μp1(W1A+W2A)+μp2WA＝μn1(W1B+W2B)+μXWB
其中，这里使用了WA＝2HA，WB＝2HB的关系。
尤其，在所述结构中，通过设定所述突出部分31A、31B的高度HA和HB，使得尽管元件的面积相同，也能够使p通道MOS晶体管和n通道MOS晶体管的电流驱动能力平衡。
在侧壁面上形成的晶体管，不一定是要在两个侧壁面上，也可以是在单个侧壁面上形成。
另外，在以上说明中栅极绝缘膜32A、32B为氧化硅膜，但是在图2的基片处理装置中，也可以通过形成由Ar或Kr气体组成的稀有气体和NH3气体的、或者所述稀有气体和N2气体及H2气体的混合气体等离子体，来形成作为栅极绝缘膜32A、32B的氮化硅膜。另外，还可以通过向其中添加O2气体，用氮氧化硅膜形成所述栅极绝缘膜32A、32B。此时，代替p通道MOS晶体管和n通道MOS晶体管，可得到p通道MIS晶体管和n通道MIS晶体管。
另外，在本实施例中所述基片31不只限于硅，也可以是在Si上添加了其它元素、例如Ge的SiGe基片。
[第二实施例]
图8表示本发明第二实施例的CMOS器件40的结构。
参照图8，CMOS器件40形成在以(111)面或(110)面为主面的Si基片41上，由具有在所述Si基片41上向第一方位延伸的栅电极42A的n通道MOS晶体管40A和具有在所述Si基片41上向第二方位延伸的栅电极42B的p通道MOS晶体管40B组成，在所述栅电极40A的两侧上形成有n型扩散区域43A、44A，并且在所述栅电极40B的两侧上形成有p型扩散区域43B、44B。
此时，通过连接所述扩散区域44A与所述扩散区域43B，以及连接所述栅电极42A与42B，来形成CMOS电路。
在这种CMOS器件中，p通道MOS晶体管的电流驱动能力根据晶体管对于n通道MOS晶体管的相对方位θ而变化。在(110)面方位的硅晶片中，晶体管的源漏极方向朝向(110)方位时电流驱动能力最大，并且在其180°旋转方向上电流驱动能力最小。而在此之间的角度方向上，取最大值与最小值中间的值。在p通道晶体管中，最大值与最小值的比约为2.5。另外在n通道晶体管中，最大值与最小值的比约为1.4。
由此，通过最优化相对方位θ，可使n通道MOS晶体管40A与p通道MOS晶体管40B的电流驱动能力平衡。
[第三实施例]
图9表示应用了先前任一实施例的CMOS电路的3输入NAND电路的结构。
参照图9，3输入NAND电路含有串联连接在与输出端子连接的输出线和接地线之间的n通道MOS晶体管Tr1～Tr3，并在输出线VOUT和电源电压VDD之间，并联连接有p通道MOS晶体管Tr4～Tr6。其中，向MOS晶体管Tr1和Tr4的栅极供给输入逻辑信号A，向MOS晶体管Tr2和Tr5的栅极供给输入逻辑信号B，向MOS晶体管Tr3和Tr6的栅极供给输入逻辑信号C。
在图9的各晶体管中附注的数字表示各晶体管的相对元件面积。因此，将所有晶体管形成在硅的(100)面上时，图示NAND电路的相对面积为18，但是，例如通过图6或图8所示结构将p通道MOS晶体管Tr4～Tr6的电流驱动能力增大到3倍时，所需的元件面积减少到1/3，其结果，NAND电路的相对面积减少到12。这样元件面积减少的结果，在连接31级所述NAND电路而形成的环形振荡器中，各晶体管的栅极长度为0.25μm时，振荡频率从以往的855MHz增大到879MHz。
[第四实施例]
图10表示应用了先前任一实施例的CMOS电路的3输入NOR电路的结构。
参照图10，3输入NOR电路含有并联连接在与输出端子连接的输出线和接地线之间的n通道MOS晶体管Tr11～Tr13，而在输出线VOUT和电源电压VDD之间，串联连接有p通道MOS晶体管Tr14～Tr16。其中，向MOS晶体管Tr11和Tr14的栅极供给输入逻辑信号A，向MOS晶体管Tr12和Tr15的栅极供给输入逻辑信号B，向MOS晶体管Tr13和Tr16的栅极供给输入逻辑信号C。
在图10的各晶体管中附注的数字表示各晶体管的相对元件面积。因此，将所有晶体管形成在硅的(100)面上时，图示NOR电路的相对面积为30，但是，例如通过图6或图8所示结构将p通道MOS晶体管Tr4～Tr6的电流驱动能力增大到3倍时，所需的元件面积减少到1/3，其结果，NOR电路的相对面积减少到12。这样元件面积减少的结果，在连接31级所述NOR电路而形成的环形振荡器中，各晶体管的栅极长度为0.25μm时，振荡频率从以往的447MHz增大到879MHz。
[第五实施例]
图11表示应用了先前任一实施例的CMOS电路的5输入NAND电路的结构。
参照图11，5输入NAND电路含有串联连接在与输出端子连接的输出线和接地线之间的n通道MOS晶体管Tr21～Tr25，而在输出线VOUT和电源电压VDD之间，并联连接有p通道MOS晶体管Tr26～Tr30。其中，向MOS晶体管Tr21和Tr26的栅极供给输入逻辑信号A，向MOS晶体管Tr22和Tr27的栅极供给输入逻辑信号B，向MOS晶体管Tr23和Tr28的栅极供给输入逻辑信号C，向MOS晶体管Tr24和Tr29的栅极供给输入逻辑信号D，向MOS晶体管Tr25和Tr30的栅极供给输入逻辑信号E。
在图11的各晶体管中附注的数字表示各晶体管的相对元件面积。因此，将所有晶体管形成在硅的(100)面上时，图示NAND电路的相对面积为40，但是，例如通过图6或图8所示结构将p通道MOS晶体管Tr26～Tr30的电流驱动能力增大到3倍时，所需的元件面积减少到1/3，其结果，NAND电路的相对面积减少到30。
[第六实施例]
图12表示应用了先前任一实施例的CMOS电路的5输入NOR电路的结构。
参照图12，5输入NOR电路含有并联连接在与输出端子连接的输出线和接地线之间的n通道MOS晶体管Tr41～Tr45，而在输出线VOUT和电源电压VDD之间，串联连接有p通道MOS晶体管Tr46～Tr50。其中，向MOS晶体管Tr41和Tr46的栅极供给输入逻辑信号A，向MOS晶体管Tr42和Tr47的栅极供给输入逻辑信号B，向MOS晶体管Tr43和Tr48的栅极供给输入逻辑信号C，向MOS晶体管Tr44和Tr49的栅极供给输入逻辑信号D，向MOS晶体管Tr45和Tr50的栅极供给输入逻辑信号E。
在图12的各晶体管中附注的数字表示各晶体管的相对元件面积。因此，将所有晶体管形成在硅的(100)面上时，图示NOR电路的相对面积为80，例如通过图6或图8所示结构将p通道MOS晶体管Tr46～Tr50的电流驱动能力增大到3倍时，所需的元件面积减少到1/3，其结果，NOR电路的相对面积减少到30。这样元件面积减少的结果，在连接31级所述NOR电路而形成的环形振荡器中，各晶体管的栅极长度为0.25μm时，振荡频率从以往的207MHz增大到431MHz。
[第七实施例]
图13表示本发明第七实施例的CMOS开关的结构。
参照图13，CMOS开关由相互并联连接在输入端子VIN与输出端子VOUT之间的p通道MOS晶体管Tr51和n通道MOS晶体管Tr52组成，并对应于供给到各自栅电极的时钟信号CLKp和CLKn，对供给到输入端子VIN中的信号进行采样。
图14A表示所述时钟信号CLKp和CLKn的波形，另外，图14B表示作为所述CMOS开关使用形成在硅基片的(100)面上的以往p通道MOS晶体管和n通道MOS晶体管时，在输出端子VOUT得到的输出信号的波形。
参照图14A、图14B，在时钟信号CLKp和CLKn发生跃变时，n通道MOS晶体管Tr52和p通道MOS晶体管Tr51的导通被关断，然而此时，在以往的p通道MOS晶体管Tr51中会伴随有与大于晶体管Tr52的元件面积对应的较大的寄生电容，其结果，导致输出电压大大降低。
与此相反，图14C表示使用先前在本发明第一实施例或第二实施例中说明的CMOS器件时的CMOS开关的输出波形。
参照图14C可知，在使用本发明CMOS器件的CMOS开关中，p通道MOS晶体管Tr51的寄生电容Cp减少到与n通道MOS晶体管Tr52的寄生电容Cn相等的程度，其结果，使得输出电压的偏移剧减。
这样，通过使用本发明的CMOS器件，可以实现响应速度非常好的CMOS开关。
[第八实施例]
图15表示使用本发明第八实施例的p通道MOS晶体管Tr61和n通道MOS晶体管Tr62的B类推挽放大器的结构。
参照图15，在本实施例的B类推挽放大器中，通过p通道MOS晶体管Tr61和n通道MOS晶体管Tr62使动作特性及寄生元件特性平衡，从而，可以得到动态范围宽、频带宽度大以及无谐波失真的增益。
以上，以最佳实施例对本发明进行了说明，但是本发明并不仅限于所述特定的实施例，可以在权利要求书所记载的要点范围内做各种变形和改变。
工业实用性：
对于本发明，通过使用硅的(100)面以外的结晶面，可以平衡p通道MOS晶体管和n通道MOS晶体管的电流驱动能力，从而能够促进CMOS器件的微小化，同时还能够提高动作速度。

Claims (8)

1.一种互补型MIS器件，其特征在于，
所述互补型MIS器件由以下部分构成：
半导体基片，具有作为主面的第一结晶面，并被分划成p通道MIS晶体管区域和n通道MIS晶体管区域；
p通道MIS晶体管，包括：第一半导体结构，作为所述半导体基片的一部分形成在所述p通道MIS晶体管区域中，由一对侧壁面和顶面构成，其中，所述一对侧壁面由不同于所述第一结晶面的第二结晶面形成，所述顶面由不同于所述第二结晶面的第三结晶面形成；第一栅极绝缘膜，形成在所述p通道MIS晶体管区域中，以均匀的厚度实际覆盖所述主面和所述第一半导体结构的侧壁面及顶面；第一栅电极，形成在所述p通道MIS晶体管区域中，通过所述第一栅极绝缘膜连续覆盖在所述主面和所述第一半导体结构的侧壁面及顶面上；第一及第二p型扩散区域，在所述p通道MIS晶体管区域内，形成在所述半导体基片及所述第一半导体结构中的所述第一栅电极的一侧和另一侧上，并均沿着所述半导体基片主面和所述第一半导体结构的侧壁面及顶面连续延伸；以及
n通道MIS晶体管，包括：第二半导体结构，作为所述半导体基片的一部分形成在所述n通道MIS晶体管区域中，由一对侧壁面和顶面构成，其中，所述一对侧壁面由不同于所述第一结晶面的第四结晶面形成，所述顶面由不同于所述第四结晶面的第五结晶面形成；第二栅极绝缘膜，形成在所述n通道MIS晶体管区域中，以均匀的厚度实际覆盖所述主面和所述第二半导体结构的侧壁面及顶面；第二栅电极，形成在所述n通道MIS晶体管区域中，通过所述第二栅极绝缘膜连续覆盖在所述主面和所述第二半导体结构的侧壁面及顶面上；第一及第二n型扩散区域，在所述n通道MIS晶体管区域内，形成在所述半导体基片及所述第二半导体结构中的所述第二栅电极的一侧和另一侧上，并均沿着所述半导体基片主面和所述第二半导体结构的侧壁面及顶面连续延伸；
其中，设定所述第一半导体结构的顶面和侧壁面的宽度以及所述第二半导体结构的顶面和侧壁面的宽度，使得所述p通道MIS晶体管的电流驱动能力与所述n通道MIS晶体管的电流驱动能力平衡。
2.如权利要求1所述的互补型MIS器件，其特征在于，
所述第一结晶面和所述第三结晶面及所述第五结晶面由同一个结晶面构成，所述第二结晶面和所述第四结晶面由同一个结晶面构成。
3.如权利要求2所述的互补型MIS器件，其特征在于，
设定所述第一半导体结构的顶面和侧壁面的宽度及所述第二半导体结构的顶面和侧壁面的宽度，从而设所述第一半导体结构的顶面和侧壁面的宽度分别为W1A和WA、所述第二半导体结构的顶面和侧壁面的宽度分别为W1B和WB、所述主面中的所述第一栅电极的栅极宽度为W2A、所述主面中的所述第二栅电极的栅极宽度为W2B、所述第一结晶面上的空穴迁移率为μp1、所述第二结晶面上的空穴迁移率为μp2、所述第一结晶面上的电子迁移率为μn1、以及所述第二结晶面上的电子迁移率为μn2时，使其满足公式：
μp1(W1A+W2A)+μp2WA＝μn1(W1B+W2B)+μn2WB。
4.如权利要求2或3所述的互补型MIS器件，其特征在于，
所述第一结晶面由硅的(100)面或其附近的结晶面构成，所述第二结晶面由硅的(110)面或其附近的结晶面构成。
5.如权利要求1至3中任一项所述的互补型MIS器件，其特征在于，
所述第一及第二栅极绝缘膜由氧化膜、氮化膜或氮氧化膜形成。
6.如权利要求4所述的互补型MIS器件，其特征在于，所述第一及第二栅极绝缘膜由氧化膜、氮化膜或氮氧化膜形成。
7.一种互补型MIS器件，其特征在于，
所述互补型MIS器件由以下部分构成：
半导体基片；
n通道MIS晶体管，包括：第一栅电极，在所述半导体基片的主面上通过第一栅极绝缘膜在第一结晶方位上形成；第一及第二n型扩散区域，形成在所述半导体器件基片中的所述第一栅电极的一侧和另一侧上；以及
p通道MIS晶体管，包括：第二栅电极，在所述半导体基片上通过第二栅极绝缘膜在第二结晶方位上形成；第一及第二p型扩散区域，形成在所述半导体器件基片中的所述第二栅电极的一侧和另一侧上；
其中，所述第一栅电极与所述第二栅电极相互连接；
所述第二p型扩散区域与所述第一n型扩散区域相互连接；
设定所述第一结晶方位及所述第二结晶方位，使得所述p通道MIS晶体管的电流驱动能力与所述n通道MIS晶体管的电流驱动能力相平衡。
8.如权利要求7所述的互补型MIS器件，其特征在于，
所述半导体基片以硅的(111)面或(110)面或者其附近的结晶面为主面。
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