TW587337B - Complementary MIS device - Google Patents

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Tadahiro Ohmi
Koji Kotani
Shigetoshi Sugawa
Original Assignee
Tadahiro Ohmi
Tokyo Electron Ltd
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Description

玫、發明說明： 【發明所屬之技術領域】 本發明係有關一般之半導體裝置，特別有關使P通道金屬 絕緣物半導體（MIS)電晶體與η通道MIS電晶體之載子遷移 率平衡之互補型MIS裝置。 【先前技術】 互補型金屬氧化物半導體（CMOS)電路係含有p通道金屬 氧化物半導體（MOS)電晶體及η通道MOS電晶體之基本的 電子電路，構成該CMOS電路之CMOS裝置係廣泛被使用於 各式各樣的電子裝置。 從前，CMOS裝置係形成於可以形成品質優良之熱氧化膜 之矽（Si)基板之（100)面上。 但是於Si基(板之（100)面上，電子與電洞之間有效質量與 晶格散射機率顯著不同，其結果，電子遷移率較電洞遷移 率大2〜3倍。 圖1，表示典型之CMOS反相器10之電路。 參照圖1，CMOS反相器10其包含p通道MOS電晶體11與η 通道MOS電晶體12之串聯連接，共通於ρ通道MOS電晶體與 η通道MOS電晶體供給輸入信號。 在這樣之CMOS反相器10中，如先前說明之，ρ通道MOS 電晶體之電洞遷移率，隨之電流驅動能力只達到η通道MOS 電晶體之電子遷移率之1/2〜1/3。因此為實現CMOS裝置全 體之充分之電流驅動能力及運作速度，必須於以前之CMOS 反相器中，將ρ通道MOS電晶體11之通道寬度Wi設定為η通 道MOS電晶體之通道寬度界2之2〜3倍。 但是，於該以前之CMOS裝置之構成中，因為p通道M〇S 電晶體之通道區域之面積較η通道M〇S電晶體之通道區域 大，並於設計微細化之高速積體電路裝置時必須排列大小 不同之元件，而產生各式各樣之困難。並且於面積大之p 通道MOS電晶體中增大了寄生電容，其結果降低運作速 度，並且產生消費電力增大之問題。 再者這樣之CMOS電路，因為p通道MOS電晶體與η通道 M〇S電晶體特性為如此之不對稱，而顯示了非線形運作特 性，並限制了對要求線形運作之類比電路等之應用。 並且以前之CMOS電路之半導體裝置，如先前說明之，形 成於Si基板之（100)面，並且因為矽結晶之（100)面原子密度 低，容易破裂，而在增大晶圓之直徑時，有處理困難之問 / 題點。 · 【發明内容】 在此，本發明解決了前述之課題，概括之課題為提供既 新且有用之半導體裝置及其製造方法。 本發明更加其體之課題為，提供CMOS半導體裝置其於p 通道MOS電晶體與η通道MOS電晶體之間使電流驅動能力 平衡。 本發明其他之課題係， 提供一種互補型金屬絕緣物半導體（MIS)裝置，其特徵在 於包含： 半導體基板其具有第1之結晶面作為主面，劃成P通道 MIS電晶體區域與η通道MIS電晶體區域； p通道MIS電晶體其包含： 第1之半導體構造其形成於前述p通道MIS電晶體區域中 為前述半導體基板之一部份，其包含： 一對側壁面其藉由與前述第1之結晶面不同之第2之結晶 面而劃成； 頂面其藉由與前述第2之結晶面不同之第3之結晶面而劃 成； 第1之閘極絕緣膜其形成於前述p通道MIS電晶體區域 上，以實質上一樣之厚度遮蔽前述主面、前述第1之半導體 構造之側壁面及頂面； 第1之閘極電極其形成於前述p通道MIS電晶體區域上， 通過前述第1之閘極絕緣膜連續地遮蔽前述主面、前述第1 之半導體構造之側壁面及頂面； 第1及第2之p型擴散區域其形成於前述p通道MIS電晶體 區域内，前述半導體基板中及前述第1之半導體構造中，前 述第1閘極電極之一方之側及另一方之側，皆沿著前述半導 體基板主面、前述第1之半導體構造之側壁面及頂面連續地 延長存在； η通道MIS電晶體其包含： 第2之半導體屢造其形成於前述η通道MIS電晶體區域中 為前述半導體基板之一部份，其包含： 一對側壁面其藉由與前述第1之結晶面不同之第4之結晶 面而劃成； 頂面其藉由與前述第4之結晶面不同之第5之結晶面而劃 587337 成； 第2之閘極絕緣膜其形成於前述η通道MIS電晶體區域 上，實質上一樣之厚度遮蔽前述主面、前述第2之半導體構 造之側壁面及頂面； 第2之閘極電極其形成於前述η通道MIS電晶體區域上， 通過前述第2之問極絕緣膜連續地遮蔽前述主面、前述第2 之半導體構造之側壁面及頂面； 第1及第2之η型擴散區域其形成於前述η通道MIS電晶體 區域内，前述半導體基板中及前述第2之半導體構造中，前 述第2閘極電極之一方之侧及另一方之側，皆沿著前述半導 體基板主面、前述第2之半導體構造之侧壁面及頂面連續地 延長存在， 使前述p通^t MIS電晶體之電流驅動能力與前述η通道 MIS電晶體之電流驅動能力實質上平衡地設定前述第1之 半導體構造之頂面與側壁面之寬度，及前述第2之半導體構 造之頂面與側壁面之寬度。 本發明其他的課題係， 提供一種互補型金屬絕緣物半導體（MIS)裝置，其特徵在 於包含： . 半導體基板； η通道MIS電晶體其包含： 第1之閘極電極其通過第1之閘極絕緣膜以第1之結晶方 位形成於前述半導體基板之主面上； 第1及第2之η型擴散區域其形成於前述半導體裝置基板 587337 中，於前述第1閘極電極一方之側及另一方之侧； p通道MIS電晶體其包含： 第2之閘極電極其通過第2之閘極絕緣膜以第2之結晶方 位形成於前述半導體基板上； 第1及第2之p型擴散區域其形成於前述半導體裝置基板 中，於前述第2閘極電極一方之側及另一方之側； 前述第1之閘極電極與前述第2之閘極電極係共通連接； 前述第2之p型擴散區域與前述第1之η型擴散區域係共通 ’ 連接； 籲 使前述ρ通道MIS電晶體之電流驅動能力與前述η通道 MIS電晶體之電流驅動能力平衡地設定前述第1之結晶方 位與前述第2之結晶方位。 依本發明，：藉由使用矽之（1〇〇)面以外之結晶面，可以使 ρ通道MOS電晶體與η通道MOS電晶體之電流驅動能力平 衡，並且促進CMOS裝置之微細化，提高運作速度。 【實施方式】 [原理] _ 圖2，表示使用於本發明中閘極絕緣膜之形成之微波基板 處理裝置20之構成。 參照圖2，微波基板處理裝置20排氣埠21 A具有受排氣之 處理容器21，於前述處理容器21中設置保持被處理基板24 之樣品保持台23。前述排氣埠2 1A係圍繞前述樣品保持台23 之周圍地形成，並藉由驅動被連接於前述排氣淳2 1 A之真空 泵，將多餘之自由基與伴隨基板處理之副生成物，從被處 -10- 587337 理基板24表面附近之處理空間’沿著基板表面，一致地排 出至裝置外。 並且於前述處理容器21，對前述被處理基板24對向地形 成平板狀之微波窗22其典型的包含Al2〇3或石英，作為壁面 之一部份，並且於前述微波窗22之内側與前述被處理基板 2 4對向地’形成平板狀淋浴金屬板2 5其一致地供給處理氣 體。
再者於前述處理容器2 1外側，通過同轴導波管2 7與前述 4政波窗2 2結合的设置供電之自由基線插槽天線等之微波天 線26 ’以900 MHz〜10 GHz典型為2.45 GHz之微波驅動前述 微波天線2 6，於前述淋浴金屬板之正下面，一致地形成合 密度而且低能量之電漿。 圖2之微波^板處理裝置20中，藉由電漿起從淋浴金屬板 25所供給之處理氣體，其結果藉由所形成之自由基處理被 處理基板24之表面。
更加具體的，排氣前述處理容器21内部成為最初高真空 狀怨’其次從前述淋浴金屬板25引入Kr與〇2之混合氣體， 設定前述處理容器21之内壓大約為！ T〇rr (大約133 pa)^更 進一步設定被處理基板24之溫度為20〇〜55〇QC，最佳為 在該狀態下供給前述微波天線微波，於處理基板24 表面附近形成一樣之高密度電漿。 该電漿形成尤結果，Kr被起成中間激勵狀態，並且藉由 衝哭該被起之Kr*與氧分子，於前述被處理基板24之表面附 近高效率地形成原子狀氧y。這樣地藉由所形成之原子狀 -11 - 587337 氧〇*處理被處理基板表面，不只是矽基板之（1〇〇)面，也於 (111)面與（110)面上，可以形成適當之高品質之氧化膜作為 閘極絕緣膜。 圖3，表示比較藉由圖2之微波基板處理裝置2〇氧化矽基. 板之（100)面、C111)面與（110)時之Kr/〇2電漿氧化膜之成長 比率與熱氧化膜之成長比率。 參照圖3，可知Kr/〇2電漿氧化膜可得到較熱氧化膜較大 之成長比率，並且非常高效率地進行活性之原子狀氧之 Si基板之氧化。再者從圖3更加知道，Kr/〇2電漿氧化膜， Si原子之面密度較大之（111)面、（11〇)面上之成長比率，變 得較（100)面上之成長比率小。這個與從原料供給衡量處理 所導出之結論一致，表示經此所形成之電漿氧化膜，具有 優越之膜質。’ 對此，於Si基板之（1Π)面、（110)面上形成熱氧化膜時， 較於（100)面上形成熱氧化膜時，氧，化膜之成長比率大，所 以表示形成於（111)面、（110)面上之熱氧化膜膜質較差。 圖4，表示比較所形成之Kr/〇2電漿氧化膜與熱氧化膜界 面狀態密度之結果。 參照圖4，可知不管Kr/〇2電漿氧化膜形成於矽之（1〇〇)面 上時’或形成於（111)面、（110)面上其界面狀態密度較形成 於（1 00)面上之熱氧化膜之界面狀態密度低，並且可得到非 常高品質之氧化膜。 對此，形成於矽之（111)面、（11 〇)面上之熱氧化膜，從圖 3之結果如預測之’界面狀態密度非常大，並且使用於μ〇s -12· 587337 電晶體之閘極絕緣膜時，產生載子之捕獲之臨限值電壓之 變化與閘極漏電流之增大等各式各樣之問題。 圖5 A〜5 C，表示藉由圖2之基板處理裝置於矽基板之各自 (1〇〇)面、（111)及（110)面上形成矽氧化膜，該矽氧化膜作為 閘極絕緣膜形成p通道M0S電晶體時之汲極電壓對規格化 汲極電流特性。但是於圖5A、5B，表示藉由前述心/〇2電 漿處理形成矽氧化膜時與藉由熱氧化處理形成時之雙方。 對此，因為熱氧化處理不能於（110)面上形成氧化膜，圖5c 只表示藉由Kr/〇2電漿處理，形成閘極氧化膜之例。圖$ a 又結果，為閘極長10 μχη，閘極寬度5〇 μηι<ρ通道M〇s電晶 月且，圖5B、5C之結果，為閘極長1〇 μιη，閘極寬度3〇〇 之P通道MOS電晶體。 參照圖5A〜/5C，可知p通道M0S電晶體之汲極電流，隨之 互相無電導之電流驅動能力，可以藉由於矽之〇〇〇)面以外 之結晶面，例如（111)面或（110)面上形成電晶體而增大，特 別P通道MOS電晶體形成於矽之（111)面上時可得到形成於 (1〇〇)面上之p通道MOS電晶體大約丨.3倍之電流驅動能力， 而且形成於（110)面上時可得到大約i ·8倍之電流驅動能力。 [第1實施例] 圖6、7 ’表示本發明之第1實施例之CMOS裝置3〇之構成。 但是圖7，表示取出圖6之一部份之圖。 參照圖6、7，CMOS裝置30於所形成之（100)面作為主面 之Si基板31上形成藉由元件隔離區域31C區隔之p型區域a 與η型區域B，如圖7所示，於兩侧壁面前述區域A中形成寬 587337 度為W1A、南度為HA之突出邵3 ΙΑ，並於區域b中形成寬度 為…⑺、咼度為HB之突出邵31B。從圖7可知，前述突出部 3 1A、3 1B之頂面藉由（100)面、側壁面藉由〇1〇)面而劃成。 於圖7之Si基板31上’藉由先前圖2中說明之基板處理裝 置20—致的形成矽氧化膜，並且於其上，各自區域a與b上 形成圖6所示之多晶石夕問極電極3 3 A及3 3 B。再者也伴隨該 閘極電極33 A及33B之圖案結構，圖案結構前述矽氧化膜， 對應前述閘極電極33A、並且對應閘極電極mb形成閘極絕 ’ 緣膜32A、閘極絕緣膜32B。 φ 再者圖6之CMOS裝置30中’藉由於前述p型區域a於自我 整合遮罩注入離子η型雜質於前述閘極電極μα，而於前述 閘極電極33Α之兩側，包含前述突出部31Α，形成^型擴散區 域31a及31b。同樣’在削述η型區域Β中於前述閘極電極MB 之兩側，包含前述突出邵3 1Β，形成ρ型擴散區域3丨c及3丨d。 其結果’别述Si基板31上於私述區域a形成p通道電晶 體、並於前述區域B形成η通道MOS電晶體。 圖6之CMOS裝置，Ρ通道MOS電晶體具有閘極長LgA並且 參 η通道MOS電晶體具有閘極長LgB，前述閘極電極33 A，於前 述突出部31A之各自之側，以閘極寬度W2a/2遮啤Si基板31 之平坦部。其結果，前述閘極電極33A之（1〇〇)面上之閘極 乂*度’因為包-含述突出邵3 1A之頂部，所以被定為 W1A+W2A。對此’因為前述閘極電極33A之（110)面上之閘 極寬度WA形成於兩側壁面’所以被定為2ha，其結果，形 成於前述區域A之ρ通道MOS電晶體之電流驅動能力，被定 -14- 587337 為式子4卩1(^¥1^ +〜2八）+ 2 4口21^。其中491，表示（100)面之 電洞遷移率，μρ2係表示（1 1〇)面之電洞遷移率。 同樣，形成於前述區域Β之η通道MOS電晶體之電流驅動 能力，被定為式子μη! (W1A + W2A) + 2 μη2ΗΑ。但是# η!，表 示（100)面之電洞遷移率，μη2係表示（110)面之電洞遷移率。 因此，在本實施例之CMOS裝置30中，因為ρ通道MOS電 晶體側壁部形成於兩側壁面，使其電流驅動能力與η通道 MOS電晶體之電流驅動能力平衡的，滿足式子
μρι (W1A + W2A) + pp2WA= μίΜ (W1A + W2A) + pn2WB 的設定前述突出部31A、3 IB之寬度及高度。其中，在此使 用 WA = 2HA、WB = 2HB之關係。 特別在該構成，藉由設定前述突出部31A、3 1B之高度 HA、HB，使其為同一之元件面積，並可以使ρ通道MOS電 晶體與η通·道MOS電晶體之電流驅動能力平衡。 對側壁面所形成之電晶體，無需為兩側壁面，即使為單 側壁牆面也可。 並且，以上之說明中閘極絕緣膜32Α、32 Β為矽氧化膜， 但是也可以藉由於圖2之基板處理裝置以包含Ar或Kr氣體 之稀有氣體與NH3氣體，或前述稀有氣體、N2氣體與H2氣 體之混合氣體電漿，形成矽氮化膜作為閘絕緣膜32A、 32B。再者也可以藉由添加〇2氣體，以矽氧酸氮化膜形成前 述閘極絕緣膜32 A、32 B。此時，取代ρ通道MOS電晶體與 η通道MOS電晶體，可得到ρ通道MIS電晶體與η通道MIS電 晶體。 _ -15- 587337 再者，於本實施例中前述基板31不是限定矽，於Si具其 他之元素，例如也可為添加Ge之SiGe基板。 [第2實施例] 圖8，表示本發明之第2實施例之CMOS裝置40之構成。 參照圖8，CMOS裝置40其包含·· η通道MOS電晶體40A其 形成於（111)面或（110)為主面之Si基板41上，於前述Si基板 41上具有延長存在於第1之方位之閘極電極42 A; p通道MOS 電晶體40B其於前述Si基板41上具有延長存在第2之不同方 位之閘極電極42B，於前述閘極電極40A之兩侧形成η型擴 散區域43Α、44Α，並於前述閘極電極40Β之兩側形成ρ型擴 散區域43Β、44Β。 此時，藉由連接前述擴散區域44Α與擴散區域43Β，並且 連接前述閘#電極42Α與42Β，而形成CMOS電路。 該CMOS裝置，ρ通道MOS電晶體之電流驅動能力係藉由 對電晶體之η通道MOS電晶體之相對方位Θ而變化。於（110) 面方位之石夕晶圓中，電晶體之源極、沒極方向朝向< 11 〇> 方位時電流驅動能力為最大，而且於其180。旋轉方向電流 驅動能力為最小。於其間之角度方向取最大值和最小值之 中間之值。ρ通道電晶體，最大值與最小值之比約為2.5。 並且η通道電晶體，最大值與最小值之比約為1.4。 因此藉由最佳化前述相對方位Θ，可以使η通道MOS電晶 體40Α與ρ通道MOS電晶體40Β之電流驅動能力平衡。 [第3實施例] 圖9表示應用先前之一方之實施例之CMOS電路之3輸入 587337 NAND電路之構成。 參照圖9’ 3輸入NAND電路於連接輸出端子之輸出線與接 地線< 間含有串聯連接之11通道乂〇3電晶體丁^〜丁〇,於輸出 線v0UT與電源電壓Vdd之間，並聯連接p通道m〇s電晶體 丁口〜丁4。於MOS電晶體ΤΓι與丁 q之閘極供給輸入邏輯信= A，於MOS電晶體To與丁rs之閘極供給輸入邏輯信號b，於 M〇S包日曰體Τι*3與Τι*6之閘極供給輸入邏輯信號c。 附記於圖9之各電晶體之數字，表示各電晶體之相對的元. 件面積。因此，在全部的電晶體形成於矽之（1〇〇)面上時， 圖示之NAND電路係有18之相對面積，例如ρ通道M〇s電晶 體丁I*4〜Τι*6之電流驅動能力：藉由圖6或圖8所示之構成增大3 倍時，必要之元件面積減少1/3，其結果，NAND電路之相 對面積減少至12。這樣地元件面積減少之結果，31段連接 該NAND電路，所形成之環形振盪器中，各電晶體之閘極長 為0.25 μιη時，振盪頻率從以前的855MHz增大至879MHz。 [第4實施例] 圖10表示應用先前之一方之實施例之CM0S電路之3輸入鲁 NOR電路之構成。 參圖1 0 ’ 3輸入NOR電路於連接輸出端子之_出線與接 地線之間含有並聯連接之n通道M〇s電晶體Trii〜Tru，於輸 出線v0UT與電源電壓Vdd之間，串聯連接ρ通道M〇s電晶體 丁1*14〜1^16。於％〇3電晶體丁1*11與丁1>14之閘極供給輸入邏輯信 號A，於MOS電晶體Tm與Tr"之閘極供給輸入邏輯信號B , 於MOS電晶體Tru與Τη6之閘極供給輸入邏輯信號c。 -17- 587337 附1己於圖l 〇之各電晶體之數字，表示各電晶體之相對的 元件面積。因此，在全部的電晶體形成於矽之（1〇〇)面上 時’圖示之NOR電路係全體有3 〇之相對面積，例如ρ通道 MOS電晶體Tr*4〜Tr0之電流驅動能力，藉由圖6或圖8所示之 構成增大3倍時，必要之元件面積減少1/3，其結果，n〇r 電路 < 相對面積減少至丨2。這樣地元件面積減少之結果， 3 1段連接孩NOR電路，所形成之環形振盪器中，各電晶體
之閘極長為0.25 μιη時’振盧頻率從以前的447 mHz增大至 879 MHz。 [第5實施例] 圖11表π應用先刖孝之實施例之cM〇s電路之5輸入 NAND電路之構成。 :::圖U’5輸入NAND電路於連接輪出端子之輸出線與 Γ出：：間Π串：連接之n通道_電晶體π〜於 二7 °UT'^ ^VDDm，並聯連接P通道MOS電晶 月豆Τι*26〜Τγ3。。於M0S電晶體τ 、 ^ Λ 、 〃、il：26又閘極供給輸入邏輯 #唬A，於MOS電晶體Tr22j&Tr 、即
R , e ^ ^ 27又閘極供給輸入邏輯信號 B，於MOS電晶體1>23與丁匕之μ MOS電曰蝴Tr* ikT 、 甲”供給輸入邏輯信號C，於 私日曰m To4與丁『Μ又閘極人 咖曰触Tr ώτ 、、、口輸入邏輯信號D.，於M〇S 私日^豆1>25與1>3〇芡閘極供给輸入邏輯作號E。. 附記於圖11之各電晶體之數 。 斤杜；择 m , 予 表示各電晶體之相對的 兀件面積。因此，在全部的 土 门 曰姐形成於矽之（100)面上 時，圖示之NAND電路係有40之
#曰触 、 相對面積’例如ρ通道MOS 包日日m Tr*26〜Τι·”足電流驅動能 猎由圖6或圖8所示之構 -18 - 587337 成增大3倍時，必要之元件面積減少1/3，其結果，NAND電 路之相對面積減少至3 0。 [第6實施例] 圖12表示應用先前之一方之實施例之CMOS電路之5輸入 NOR電路之構成。 參照圖12，5輸入NOR電路於連接輸出端子之輸出線與接 ， 地線之間含有並聯連接之η通道MOS電晶體Tr4i〜Tr45，於輸 出線V0UT與電源電壓VDD之間，串聯連接p通道MOS電晶體 Tr46〜Tr50。於MOS電晶體丁1*41與1>46之閘極供給輸入邏輯信 _ 號A，於MOS電晶體Tr42與Tr47之閘極供給輸入邏輯信號B， 於MOS電晶體Tr43與Tr48之閘極供給輸入邏輯信號C，於 MOS電晶體Tr44與丁i*49之閘極供給輸入邏輯信號D，於M〇S 電晶體Tr45與之閘極供給輸入邏輯信號E。 附記於圖1 2之各電晶體之數字’表tf各電晶體之相對的 元件面積。因此，在全部的電晶體形成於矽之（100)面上 時，圖示之NOR電路係全體有80之相對面積，例如p通道 MOS電晶體Tr46〜Tr5〇之電流驅動能力，藉由圖6或圖8所示 _ 之構成增大3倍時，必要之元件面積減少1/3，其結果，NOR 電路之相對面積減少至3 0。這樣地元件面積減少丨之結果， 3 1段連接該NOR電路，所形成之環形振盪器中，各電晶體 之閘極長為0.2 5 μιη時，振盪頻率從以前的207 MHz增大至 43 1 MHz。 [第7實施例] 圖1 3，表示本發明之第7實施例之CMOS開關之構成。 -19- 參照圖13，CMOS開關其包含p通道MOS電晶體1>51與11通 道MOS電晶體Tr52其於輸入端子VIN與輸出端子V0UT之間互 相並聯的連接，’回應供給於各自之閘極電極之時鐘脈衝信 號CLKp及CLKn，取樣供給於輸入端子VIN之信號。 圖14A表示前述時鐘脈衝信號CLKp與CLKn之波形，並且 圖14B表示使用形成於矽基板的（100)面上之以前之p通道 MOS電晶體與η通道MOS電晶體作為前述CMOS開關時，於 輸出端子V0UT得到之輸出信號之波形。 參照圖14A，14B，時鐘脈衝信號CLKp與CLKn產生遷移 時，η通道MOS電晶體Tr52及p通道MOS電晶體T51之導通被 隔絕，此時，以前之p通道MOS電晶體Tr51對應較電晶體Tr52 大的元件面積，_而附帶大的寄生電容Cp，其結果輸出電壓 大大地降低。’ 對此，圖14C，表示使用先前於本發明之第1實施例或第2 實施例中說明之CMOS裝置時之CMOS開關之輸出波形。 參照圖14C，使用本發明之CMOS裝置之CMOS開關，p通 道MOS電晶體Tr51之寄生電容Cp減少到與η通道MOS電晶 體Tr52之寄生電容Cn相同程度，其結果，知道輸出電壓之 偏離銳減。 如此，藉由使用本發明CMOS裝置，可以實現於應答速度 非常卓越之CMOS開關。 [第8實施例] 圖15，表示使用本發明之第8實施例之p通道MOS電晶體 。^與!!通道MOS電晶體Tr*62iB級推挽放大器之構成。 -20- 587337 參照圖1 5，於本實施例之B級推挽放大器中使用p通道 M〇S電晶體丁1*61與11通道MOS電晶體Tr62平衡運作特性及寄 生元件特性，並且可以廣的動態範圍、廣的頻帶範圍及無 諧波失真之增幅。 以上，說明有關適合本發明之實施例，然而本發明不限 定於特定之實誇例，記載於申請專利範圍之重點内可以作 各式各樣之變形、變更。 產業上之利用可能性 依本發明，藉由使用矽之（100)面以外之結晶面，可以使 ρ通道MOS電晶體與η通道MOS電晶體之電流驅動能力平 衡，並且促進CMOS裝置之微細化，提高運作速度。 【圖式簡單說明】 圖1，表示么前CMOS裝置之構成之等價電路圖； 圖2,表示於本發明所使用之基板處理裝置的構成之圖； 圖3，表示使用圖2之基板處理裝置之矽基板之氧化處理 之圖； _ 圖4，表示使用圖2之基板處理裝置比較形成於矽之各式 各樣之結晶面上之氧化膜之膜質與熱氧化膜之圖； 圖5 A〜5C，表示形成於各式各樣之結晶面上p通道MOS電 晶體之汲極電流特性之圖； 圖6,表示本發明之第1實施例之CMOS裝置之構成之圖； 圖7，表示圖6之CMOS裝置之一部份之圖； 圖8,表示本發明之第2實施例之CMOS裝置之構成之圖； 圖9，表示本發明之第3實施例之3輸入NAND電路之構成 21 587337 之圖； 圖10，表示本發明之第4實施例之3輸入NOR電路之構成 之圖； 圖11，表示本發明之第5實施例之5輸入NAND電路之構成 之圖； 圖12，表示本發明之第6實施例之5輸入NOR電路之構成 之圖； 圖13,表示本發明之第7實施例之CMOS開關之構成之圖； 圖14A〜14C，說明圖13之CMOS開關之運作之圖； 圖1 5，表示本發明之第8實施例之推挽放大器之構成之 圖。 . 【圖式代表符號說明】 10 < 反相器 11 p通道MOS電晶體 12 η通道MOS電晶體 20 微波基板處理裝置 21A 排氣璋 22 微波窗 23 . 樣品保持台 24 被處理基板 25 淋浴金屬板 26 微波天線 27 同軸導波管 30 互補型金屬矽化物半導體裝置 587337 3 1 珍基板 31A，3 IB 突出部 31a ， 31b n型擴散領域 31c ， 31d Ρ型擴散領域 32A ， 32B 閘極絕緣膜 33A ， 33B 多晶梦閘極電才虽 40 互補型金屬參化物半導體裝置 40A η通道MOS電晶體 40B ρ通道MOS電晶體 41 矽基板 42A，42B 閘極f極 43A，44A η型擴散領域 43B，44B 丨·- Ρ型擴散領域 Trl，Tr2，Tr3，Trll ’ Trl2，Trl3， η通道 MOS 電
Tr2 卜 Tr22，Tr23，Tr24，Tr25，
Tr41，Tr42，Tr43，Tr44 , Tr45，
Tr52，Tr62
Tr4，Tr5，Tr6，Trl4，Trl5，Trl6， p通道 MOS 電晶體 Tr26，Tr27，Tr28，Tr29，Tr30， ^
Tr46，Tr47，Tr48，Tr49，Tr50，
Tr51，Tr61 -23

Claims (1)

  1. 第091136130號專利申請案(劃線） 中文申請專利範圍修正本(93年1月） 拾、申請專利範圍： 1 · 一種互補型金屬絕緣物半導體（MIS)電晶體，其特徵在 於包含： 半導體基板，其具有第1之結晶面作為主面，劃成P 通道MIS電晶體區域與η通道MIS電晶體區域； p通道MIS電晶體，其包含： 第1之半導體構造，其形成於前述p通道MIS電晶體 區域中為前述半導體基板之一部份，其包含： 一對侧壁面，其藉由與前述第1之結晶面不同之 第2之結晶面而劃成， 頂面，其藉由與前述第2之結晶面不同之第3之結 晶面而劃成， 第1之ί閘極絕緣膜，其形成於前述p通道MIS電晶體 區域上，以實質上一樣之厚度遮蔽前述主面、前述第1 之半導體構造之側壁面及頂面； 第1之閘極電極，其形成於前述P通道MIS電晶體區 域上，通過前述第1之閘極絕緣膜連續地遮蔽前述主 面、前述第1之半導體構造之側壁面及頂面；及 第1及第2之p型擴散區域，其形成於前述p通道MIS 電晶體區域内，前述半導體基板中及前述第1之半導體 構造中’前述第1閘極電極之一方之側及另一方之侧’ 皆沿著前述半導體基板主面、前述第1之半導體構造之 側壁面及頂面連續地延伸； η通道MIS電晶體，其包含： 第2之半導體構造，其形成於前述η通道MIS電晶體 區域中，為前述半導體基板之一部份，其包含： 一對侧壁面，其藉由與前述第1之結晶面不同之 第4之結晶面而劃成， 頂面，其藉由與前述第4之結晶面不同之第5之結 晶面而劃成， 第2之閘極絕緣膜，其形成於前述η通道MIS電晶體 區域上，以實質上一樣之厚度遮蔽前述主面、前述第2 之半導體構造之側壁面及頂面； 第2之閘極電極，其形成於前述η通道MIS電晶體區 域上，通過前述第2之閘極絕緣膜連續地遮蔽前述主 面、前述第2之半導體樽造之側壁面及頂面；及 第1及第2之η型擴散區域，其形成於前述η通道MIS 電晶體區域内，前述半導體基板中及前述第2之半導體 構造中，前述第2閘極電極之一方之側及另一方之側， 皆沿著前述半導體基板主®；、前述第2之半導體構造之 側壁面及頂面連續地延伸； 並使前述p通道MIS電晶體之電流驅動能力與前述η 通道MIS電晶體之電流驅動能力實質上平.衡地設定前 述第1之半導體構造之頂面與側壁面之寬度，#前述第2 之半導體構造之頂面與側壁面之寬度。 2.如申請專利範圍第1項之互補型MIS裝置，其中前述第1 結晶面、前述第3之結晶面與前述第5之結晶面由同一之 結晶面而形成，前述第2之結晶面與前述第4之結晶面由 同一之結晶面而形成。 3. 如申請專利範圍第2項之互補型MIS裝置，其中前述第1 之半導體構造之頂面及侧壁面之寬度各自為WiA及 WA、前述第2之半導體構造之頂面及側壁面之寬度各自 為W1B及WB'前述主面之前述第1之閘極電極之問極寬 度為W2A、前述主面之前述第2之閘極電極之閘極寬度 為W2B，前述第1之結晶面上之電洞遷移率為μρ!、前述 第2之結晶面上之電洞遷移率為μρ2，前述第1之結晶面 上之電子遷移率為μη 1、前述第2之結晶面上之電子遷移 率為μη2時，設定前述第1之半導體構造之頂面及側壁面 之寬度、前述第2之半導體構造之頂面及側壁面之寬 度，以滿足式子 μρι (W1A4；W2A) + μρ2λνΑ = μη1 (W1A+W2A) + μη2\νΒ。 4. 如申請專利龛圍第2或3項之互補型MIS裝置，其中前述 第1結晶面包含矽之（100)面或其附近之結晶面，前述第 2結晶面包含矽之（110)面或其附近之結晶面。 5. 如申請專利範圍第1至3項中任一項之互補型MIS裝 置，其中第1及第2之閘極絕緣膜包含氧化膜、氮化膜或 氮氧化膜。 6. 如申請專利範圍第4項之互補型MIS裝置，其中第1及第 2之閘極絕緣膜包含氧化膜、氮化膜或氮氧化膜。 7. 一種互補型金屬絕緣物半導體（MIS)裝置，其特徵在於 包含： 半導體基板； η通道MIS電晶體，其包含： 587337 第1之閘極電極，其通過第1之閘極絕緣膜以第1之 結晶方位形成於前述半導體基板之主面上； 第1及第2之η型擴散區域，其形成於前述半導體裝 置基板中，於前述第1閘極電極一方之側與另一方之側； ρ通道MIS電晶體，其包含： 第2之閘極電極，其通過第2之閘極絕緣膜以第2之 結晶方位形·成於前述半導體基板上； 第1及第2之ρ型擴散區域，其形成於前述半導體裝 置基板中，於前述第2閘極電極一方之側與另一方之側； 且述第1之閘極電極與前述第2之閘極電極係共通連 接； ， 前述第2之ρ型擴散區域與前述第1之η型擴散區域係 共通連接^ 使前述ρ通道MIS電晶體之電流驅動能力與前述η通 道MIS電晶體之電流驅動能力平衡地設定前述第1之結 晶方位與前述第2之結晶方位。 8.如申請專利範圍第7項之互補型MIS裝置，其中前述半 導體基板係以矽之（111)面或矽之（11 〇)面或其附近之結 晶面為主面。
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