JP2003338507A - Ｍｉｓ型半導体装置およびその製造方法 - Google Patents
Ｍｉｓ型半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ＭＩＳ型トランジスタの短チャネル効果の抑制
および、ゲートのフリンジング容量を小さくして、信号
遅延の高速化を可能とすることにある。 【解決手段】ＭＩＳ型トランジスタに対して、高い誘電
率を有する絶縁膜でサイドウォールスペーサを形成し、
これを導入端として不純物拡散層領域を形成する。高誘
電率のサイドウォールスペーサの側壁は高駆動電流を達
成するために必要な最適膜厚（５から１５ｎｍ）とし、
その外側のサイドウォールスペーサは誘電率の小さい絶
縁膜（シリコン酸化膜）で構成する。 【効果】短チャネル効果を十分に抑制し、かつソース・
ドレイン寄生抵抗の抑制が達成される。さらに、寄生容
量を低く抑えることができるるため、高い駆動能力を同
時に達成することができる。
および、ゲートのフリンジング容量を小さくして、信号
遅延の高速化を可能とすることにある。 【解決手段】ＭＩＳ型トランジスタに対して、高い誘電
率を有する絶縁膜でサイドウォールスペーサを形成し、
これを導入端として不純物拡散層領域を形成する。高誘
電率のサイドウォールスペーサの側壁は高駆動電流を達
成するために必要な最適膜厚（５から１５ｎｍ）とし、
その外側のサイドウォールスペーサは誘電率の小さい絶
縁膜（シリコン酸化膜）で構成する。 【効果】短チャネル効果を十分に抑制し、かつソース・
ドレイン寄生抵抗の抑制が達成される。さらに、寄生容
量を低く抑えることができるるため、高い駆動能力を同
時に達成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に超微細ＭＩＳ型半導体装置の
大動作電流化、超高速動作化に関する。
その製造方法に関し、特に超微細ＭＩＳ型半導体装置の
大動作電流化、超高速動作化に関する。
【０００２】
【従来の技術】超高密度半導体装置を構成する絶縁ゲー
ト型電界効果トランジスタ、特にＭＩＳ型電界効果トラ
ンジスタ（以降、単にＭＩＳＦＥＴと略記する）の高性
能化はスケーリング則に基づき使用電源電圧の低下と寄
生容量低減メリットを達成すべく、トランジスタ面積の
低減とゲート寸法の微細化により達成されて来た。しか
し、ゲート寸法が小さくなると短チャネル効果が生じ、
閾値電圧が変動する。上記超微細ＭＩＳにおいては、こ
のゲート電極長の微細化に伴う短チャネル効果低減のた
めに、ソース拡散層、およびドレイン拡散層の浅接合化
が推し進められている。上記のようにソース拡散層、お
よびドレイン拡散層の浅接合化を行ったＭＩＳＦＥＴで
も、ゲート長が100nm以下程度まで素子の微細化が進む
と、不純物を活性化するために行う熱処理工程中の不純
物拡散によって生じる、ゲートとソース/ドレイン拡散
層間のオーバーラップ領域のために、実効チャネル長の
確保が難しく、耐圧が低下し短チャネル効果の抑制が困
難になる。
ト型電界効果トランジスタ、特にＭＩＳ型電界効果トラ
ンジスタ（以降、単にＭＩＳＦＥＴと略記する）の高性
能化はスケーリング則に基づき使用電源電圧の低下と寄
生容量低減メリットを達成すべく、トランジスタ面積の
低減とゲート寸法の微細化により達成されて来た。しか
し、ゲート寸法が小さくなると短チャネル効果が生じ、
閾値電圧が変動する。上記超微細ＭＩＳにおいては、こ
のゲート電極長の微細化に伴う短チャネル効果低減のた
めに、ソース拡散層、およびドレイン拡散層の浅接合化
が推し進められている。上記のようにソース拡散層、お
よびドレイン拡散層の浅接合化を行ったＭＩＳＦＥＴで
も、ゲート長が100nm以下程度まで素子の微細化が進む
と、不純物を活性化するために行う熱処理工程中の不純
物拡散によって生じる、ゲートとソース/ドレイン拡散
層間のオーバーラップ領域のために、実効チャネル長の
確保が難しく、耐圧が低下し短チャネル効果の抑制が困
難になる。
【０００３】この問題を解決するためには、例えば特開
平７−２４５３９１に記載されているように、ゲート電
極の側壁に第１のサイドウォールスペーサを設けた後
に、ゲート電極および第１のサイドウォールスペーサを
マスクとして、不純物を導入しＮ―またはＰ−のソース
拡散層、およびドレイン拡散層領域を形成することで、
大きい実効ゲート長を確保する構造が有効である。ま
た、ソース/ドレイン寄生抵抗の増大を抑制する手段と
しては、例えば特開平５−３２０６に記載されているよ
うに、第１のサイドウォールスペーサを酸化膜よりも誘
電率の高い材料にし、ゲート電極がＮ―またはＰ−領域
に及ぼす電界を強くすることで、第１のサイドウォール
スペーサ下部の寄生抵抗を緩和することにより駆動電流
を高めることが有効である。
平７−２４５３９１に記載されているように、ゲート電
極の側壁に第１のサイドウォールスペーサを設けた後
に、ゲート電極および第１のサイドウォールスペーサを
マスクとして、不純物を導入しＮ―またはＰ−のソース
拡散層、およびドレイン拡散層領域を形成することで、
大きい実効ゲート長を確保する構造が有効である。ま
た、ソース/ドレイン寄生抵抗の増大を抑制する手段と
しては、例えば特開平５−３２０６に記載されているよ
うに、第１のサイドウォールスペーサを酸化膜よりも誘
電率の高い材料にし、ゲート電極がＮ―またはＰ−領域
に及ぼす電界を強くすることで、第１のサイドウォール
スペーサ下部の寄生抵抗を緩和することにより駆動電流
を高めることが有効である。
【０００４】
【発明が解決しようとする課題】しかしながら、特開平
７−２４５３９１に記載された構造においては、ゲート
電極端のＮ―またはＰ−領域の不純物濃度は、通常のゲ
ート電極のみをマスクとして拡散層領域を形成した場合
に比べて低くなるため、ソース/ドレイン寄生抵抗が大
きくなり、駆動能力が劣化するという欠点がある。
７−２４５３９１に記載された構造においては、ゲート
電極端のＮ―またはＰ−領域の不純物濃度は、通常のゲ
ート電極のみをマスクとして拡散層領域を形成した場合
に比べて低くなるため、ソース/ドレイン寄生抵抗が大
きくなり、駆動能力が劣化するという欠点がある。
【０００５】また、特開平５−３２０６に記載された構
造は、ゲート電極とソース/ドレイン拡散層領域とが、
互いにオーバーラップしない部分を形成した“オフセッ
トゲート構造”に限定されたものである。オフセットゲ
ート構造の場合、オフセット領域のチャネル抵抗が非常
に高抵抗なため、たとえ第１のサイドウォールスペーサ
に誘電率の高い材料を使用しても、十分な駆動電流を得
ることは困難である。
造は、ゲート電極とソース/ドレイン拡散層領域とが、
互いにオーバーラップしない部分を形成した“オフセッ
トゲート構造”に限定されたものである。オフセットゲ
ート構造の場合、オフセット領域のチャネル抵抗が非常
に高抵抗なため、たとえ第１のサイドウォールスペーサ
に誘電率の高い材料を使用しても、十分な駆動電流を得
ることは困難である。
【０００６】さらに、上述のごとくサイドウォールスペ
ーサ材料すべての誘電率を高くすると、ゲートのフリン
ジング容量が大きくなり、これによって信号遅延が顕著
になるという問題があった。上記のように、従来の技術
では短チャネル効果の抑制と高駆動力との両立は困難で
あった。
ーサ材料すべての誘電率を高くすると、ゲートのフリン
ジング容量が大きくなり、これによって信号遅延が顕著
になるという問題があった。上記のように、従来の技術
では短チャネル効果の抑制と高駆動力との両立は困難で
あった。
【０００７】本発明は、上記従来の課題に鑑みてなされ
たものであり、その目的は、短チャネル効果の抑制と、
高駆動能力とを両立するのに優れたＭＩＳ型半導体装置
およびその製造方法を提供することにある。さらに、ゲ
ートのフリンジング容量を小さくして、信号遅延の高速
化を可能とするＭＩＳ型半導体装置およびその製造方法
を提供することにある。
たものであり、その目的は、短チャネル効果の抑制と、
高駆動能力とを両立するのに優れたＭＩＳ型半導体装置
およびその製造方法を提供することにある。さらに、ゲ
ートのフリンジング容量を小さくして、信号遅延の高速
化を可能とするＭＩＳ型半導体装置およびその製造方法
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ＭＩＳ型半導
体装置のソース拡散層、およびドレイン拡散層構造の最
適条件の検討において、上記新現象を見出した結果に基
づく。その詳細について以下に示す。
体装置のソース拡散層、およびドレイン拡散層構造の最
適条件の検討において、上記新現象を見出した結果に基
づく。その詳細について以下に示す。
【０００９】図３は、第1のサイドウォールスペーサに
用いる絶縁膜材料の比誘電率を変化させた場合の、トラ
ンジスタの駆動電流と寄生抵抗の変化を計算により求め
たものである。各値は、シリコン酸化膜(比誘電率＝
３．９)の値を用いて規格化してある。比誘電率が大き
くなるほど、上記した効果により寄生抵抗は減少し、駆
動電流は増大する。
用いる絶縁膜材料の比誘電率を変化させた場合の、トラ
ンジスタの駆動電流と寄生抵抗の変化を計算により求め
たものである。各値は、シリコン酸化膜(比誘電率＝
３．９)の値を用いて規格化してある。比誘電率が大き
くなるほど、上記した効果により寄生抵抗は減少し、駆
動電流は増大する。
【００１０】一方、図４に第1のサイドウォールスペー
サに用いる絶縁膜材料の比誘電率を変化させた場合のト
ランジスタ遅延と寄生容量の変化を求めたものである。
各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の
値を用いて規格化してある。比誘電率が大きくなるほ
ど、寄生容量は増大する。しかし、比誘電率を増大させ
た場合、寄生容量が増大する効果よりも駆動電流が増大
する効果の方が大きいため、トランジスタ遅延は比誘電
率が大きくなるほど小さくなる。すなわち、第1のサイ
ドウォールスペーサに用いる絶縁膜材料の比誘電率が大
きくなるほどトランジスタの高速動作が可能になる。
サに用いる絶縁膜材料の比誘電率を変化させた場合のト
ランジスタ遅延と寄生容量の変化を求めたものである。
各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の
値を用いて規格化してある。比誘電率が大きくなるほ
ど、寄生容量は増大する。しかし、比誘電率を増大させ
た場合、寄生容量が増大する効果よりも駆動電流が増大
する効果の方が大きいため、トランジスタ遅延は比誘電
率が大きくなるほど小さくなる。すなわち、第1のサイ
ドウォールスペーサに用いる絶縁膜材料の比誘電率が大
きくなるほどトランジスタの高速動作が可能になる。
【００１１】図５は、第1に用いるサイドウォールスペ
ーサの幅を変化させた場合の、駆動電流の変化を示した
ものである。第1に用いるサイドウォールスペーサの幅
が増大するとともに駆動電流は増大する。そして、サイ
ドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大
となる。さらにサイドウォールスペーサの幅を増大し、
サイドウォールスペーサの幅が１５ｎｍを越えるように
なると駆動電流は一定値を示すようになる。
ーサの幅を変化させた場合の、駆動電流の変化を示した
ものである。第1に用いるサイドウォールスペーサの幅
が増大するとともに駆動電流は増大する。そして、サイ
ドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大
となる。さらにサイドウォールスペーサの幅を増大し、
サイドウォールスペーサの幅が１５ｎｍを越えるように
なると駆動電流は一定値を示すようになる。
【００１２】本発明は、ＭＩＳ型半導体装置のソース拡
散層、およびドレイン拡散層構造の最適条件の検討にお
いて、上記新現象を見出した結果に基づく。本発明は上
記目的を達成するためになされたＭＩＳ型半導体装置お
よびその製造方法であり、第1の導電型を有する半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上面に設けられたゲート電極と、ゲート電極の側壁およ
びゲート電極の外周部に延在する半導体基板表面に接す
るように形成された第１のサイドウォールスペーサと、
ゲート電極および第１のサイドウォールスペーサをマス
クとして、第１の導電型と反対の導電型を有する第１の
不純物を半導体基板に導入し、形成された第１の不純物
領域と、第１のサイドウォールスペーサの側壁に積層し
て形成された第２のサイドウォールスペーサと、ゲート
電極、第１および第２のサイドウォールスペーサをマス
クとして、半導体基板に第１の不純物を導入し、形成さ
れた第１の不純物領域よりも高い不純物濃度を有する第
２の不純物領域とを備え、第１のサイドウォールスペー
サは、所定の幅でゲート絶縁膜より高い比誘電率を有
し、第１の不純物領域は、その一端がゲート電極の底辺
下に位置することを特徴とするＭＩＳ型半導体装置であ
る。
散層、およびドレイン拡散層構造の最適条件の検討にお
いて、上記新現象を見出した結果に基づく。本発明は上
記目的を達成するためになされたＭＩＳ型半導体装置お
よびその製造方法であり、第1の導電型を有する半導体
基板上に形成されたゲート絶縁膜と、そのゲート絶縁膜
上面に設けられたゲート電極と、ゲート電極の側壁およ
びゲート電極の外周部に延在する半導体基板表面に接す
るように形成された第１のサイドウォールスペーサと、
ゲート電極および第１のサイドウォールスペーサをマス
クとして、第１の導電型と反対の導電型を有する第１の
不純物を半導体基板に導入し、形成された第１の不純物
領域と、第１のサイドウォールスペーサの側壁に積層し
て形成された第２のサイドウォールスペーサと、ゲート
電極、第１および第２のサイドウォールスペーサをマス
クとして、半導体基板に第１の不純物を導入し、形成さ
れた第１の不純物領域よりも高い不純物濃度を有する第
２の不純物領域とを備え、第１のサイドウォールスペー
サは、所定の幅でゲート絶縁膜より高い比誘電率を有
し、第１の不純物領域は、その一端がゲート電極の底辺
下に位置することを特徴とするＭＩＳ型半導体装置であ
る。
【００１３】さらに、第２のサイドウォールスペーサ
は、第１のサイドウォールスペーサより低い比誘電率誘
電率を有する。
は、第１のサイドウォールスペーサより低い比誘電率誘
電率を有する。
【００１４】または、第２のサイドウォールスペーサ
は、シリコン酸化膜で形成されている。
は、シリコン酸化膜で形成されている。
【００１５】さらに、第１のサイドウォールスペーサの
所定の幅は、５乃至１５ｎｍであることを特徴とする。
所定の幅は、５乃至１５ｎｍであることを特徴とする。
【００１６】第１のサイドウォールスペーサは、窒化シ
リコン、シリコン、酸化アルミニウム、酸化タンタル、
酸化チタン、酸化ジルコニウムおよび酸化ハフニウムの
いずれかの材料から選択されることを特徴とする。
リコン、シリコン、酸化アルミニウム、酸化タンタル、
酸化チタン、酸化ジルコニウムおよび酸化ハフニウムの
いずれかの材料から選択されることを特徴とする。
【００１７】または、第１のサイドウォールスペーサと
半導体基板上およびゲート電極間に絶縁膜が形成されて
いることを特徴とする。
半導体基板上およびゲート電極間に絶縁膜が形成されて
いることを特徴とする。
【００１８】また、第１のサイドウォールスペーサは、
半導体基板上に延在した薄膜よりなることを特徴とす
る。
半導体基板上に延在した薄膜よりなることを特徴とす
る。
【００１９】さらに、本発明に係る半導体装置の製造方
法は、第1の導電型を有する半導体基板上にゲート絶縁
膜を形成し、ゲート絶縁膜上面にゲート電極を設ける工
程と、ゲート電極の側壁およびゲート電極の外周部に延
在する半導体基板表面に接するように、所定の幅でゲー
ト絶縁膜より高い比誘電率を有する材料を堆積し、第１
のサイドウォールスペーサを形成する工程と、ゲート電
極および第１のサイドウォールスペーサをマスクとし
て、第１の導電型と反対の導電型を有する第１の不純物
を前記半導体基板に導入し、第１の不純物領域を形成す
る工程と、第１のサイドウォールスペーサの側壁に絶縁
材料を積層し、第２のサイドウォールスペーサを形成す
る工程と、ゲート電極、第１および第２のサイドウォー
ルスペーサをマスクとして、半導体基板に第１の不純物
を導入し、第１の不純物領域よりも高い不純物濃度を有
する第２の不純物領域を形成する工程と、その一端がゲ
ート電極の底辺下に位置するように第１の不純物領域を
熱処理する工程とを具備することを特徴とする。
法は、第1の導電型を有する半導体基板上にゲート絶縁
膜を形成し、ゲート絶縁膜上面にゲート電極を設ける工
程と、ゲート電極の側壁およびゲート電極の外周部に延
在する半導体基板表面に接するように、所定の幅でゲー
ト絶縁膜より高い比誘電率を有する材料を堆積し、第１
のサイドウォールスペーサを形成する工程と、ゲート電
極および第１のサイドウォールスペーサをマスクとし
て、第１の導電型と反対の導電型を有する第１の不純物
を前記半導体基板に導入し、第１の不純物領域を形成す
る工程と、第１のサイドウォールスペーサの側壁に絶縁
材料を積層し、第２のサイドウォールスペーサを形成す
る工程と、ゲート電極、第１および第２のサイドウォー
ルスペーサをマスクとして、半導体基板に第１の不純物
を導入し、第１の不純物領域よりも高い不純物濃度を有
する第２の不純物領域を形成する工程と、その一端がゲ
ート電極の底辺下に位置するように第１の不純物領域を
熱処理する工程とを具備することを特徴とする。
【００２０】さらに、第２のサイドウォールスペーサ
は、第１のサイドウォールスペーサの比誘電率より低い
絶縁材料を用いることを特徴とする。
は、第１のサイドウォールスペーサの比誘電率より低い
絶縁材料を用いることを特徴とする。
【００２１】第２のサイドウォールスペーサは、シリコ
ン酸化膜からなることを特徴とする。
ン酸化膜からなることを特徴とする。
【００２２】あるいは、第１のサイドウォールスペーサ
は、膜厚が一定な薄膜を用いて形成することを特徴とす
る。
は、膜厚が一定な薄膜を用いて形成することを特徴とす
る。
【００２３】
【発明の実施の形態】以下、本発明を実施の形態により
さらに詳細に説明する。理解を容易にするため、図面を
用いて説明し、要部は他の部分よりも拡大して示されて
いる。各部の材質、導電型、および製造条件等は本実施
の形態の記載に限定されるものではなく、各々多くの変
形が可能であることは言うまでもない。
さらに詳細に説明する。理解を容易にするため、図面を
用いて説明し、要部は他の部分よりも拡大して示されて
いる。各部の材質、導電型、および製造条件等は本実施
の形態の記載に限定されるものではなく、各々多くの変
形が可能であることは言うまでもない。
【００２４】図１は本発明の一実施の形態に係るＭＩＳ
型トランジスタの完成断面図である。また、その製造工
程を図２を用いて説明する。
型トランジスタの完成断面図である。また、その製造工
程を図２を用いて説明する。
【００２５】図２に示すように、シリコン基板１上にゲ
ート絶縁膜３およびポリシリコンからなるゲート電極４
を形成する（図２(a)参照）。次に、シリコン酸化膜よ
りも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や
酸化チタン膜等をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により堆積し、この絶
縁膜をエッチバックしてゲート電極の側壁に第１のサイ
ドウォールスペーサ５を形成する。この時、デバイスの
信頼性を確保するため、第１のサイドウォールスペーサ
を堆積する前に、例えば６５０℃でライト酸化を行い、
シリコン基板１およびゲート電極４表面を極薄膜のシリ
コン酸化膜で被覆しても良い。続いて、これをマスクと
して所定導電型の不純物をイオン注入し不純物拡散層領
域６を形成する（図２(ｂ)参照）。次に、第１のサイド
ウォールスペーサより誘電率の小さい絶縁膜、例えばシ
リコン酸化膜をＣＶＤ法等により堆積し、同様にしてこ
の絶縁膜をエッチバックして第２のサイドウォールスペ
ーサ７を形成する。その後、これをマスクとしてイオン
注入して、高濃度の不純物が導入されてなる第２の不純
物領域８を形成する（図２(ｃ)参照）。
ート絶縁膜３およびポリシリコンからなるゲート電極４
を形成する（図２(a)参照）。次に、シリコン酸化膜よ
りも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や
酸化チタン膜等をＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により堆積し、この絶
縁膜をエッチバックしてゲート電極の側壁に第１のサイ
ドウォールスペーサ５を形成する。この時、デバイスの
信頼性を確保するため、第１のサイドウォールスペーサ
を堆積する前に、例えば６５０℃でライト酸化を行い、
シリコン基板１およびゲート電極４表面を極薄膜のシリ
コン酸化膜で被覆しても良い。続いて、これをマスクと
して所定導電型の不純物をイオン注入し不純物拡散層領
域６を形成する（図２(ｂ)参照）。次に、第１のサイド
ウォールスペーサより誘電率の小さい絶縁膜、例えばシ
リコン酸化膜をＣＶＤ法等により堆積し、同様にしてこ
の絶縁膜をエッチバックして第２のサイドウォールスペ
ーサ７を形成する。その後、これをマスクとしてイオン
注入して、高濃度の不純物が導入されてなる第２の不純
物領域８を形成する（図２(ｃ)参照）。
【００２６】続いて、アニールより不純物の活性化処理
を行う。上記の処理は、例えば１０００℃１秒程度で行
うが、できる限り処理時間を短くし、熱履歴を短くする
ことで、不純物の拡散を抑制するのが望ましい。しかる
後、拡散層領域８およびゲート電極４の表層に金属シリ
サイド層９を形成する。このシリサイド層は、例えば、
チタンシリサイド、コバルトシリサイド、ニッケルシリ
サイド等の金属シリサイドからなる。金属シリサイド層
を形成したの地、層間絶縁膜１０、さらにはドレインお
よびソース電極を含む配線用電極１１を所望の回路方式
に従って形成する（図２(ｄ)参照）。
を行う。上記の処理は、例えば１０００℃１秒程度で行
うが、できる限り処理時間を短くし、熱履歴を短くする
ことで、不純物の拡散を抑制するのが望ましい。しかる
後、拡散層領域８およびゲート電極４の表層に金属シリ
サイド層９を形成する。このシリサイド層は、例えば、
チタンシリサイド、コバルトシリサイド、ニッケルシリ
サイド等の金属シリサイドからなる。金属シリサイド層
を形成したの地、層間絶縁膜１０、さらにはドレインお
よびソース電極を含む配線用電極１１を所望の回路方式
に従って形成する（図２(ｄ)参照）。
【００２７】上記実施の形態によれば、第１のサイドウ
ォールスペーサ５をマスクとして第１の不純物拡散層領
域６を形成するので、拡散層領域のチャネルの横方向へ
の広がりを抑制でき、実効チャネル長を大きく確保する
ことが出来る。このため、素子を微細化し、従来に比べ
ゲート長を短くしても、短チャネル効果を抑制できる。
ォールスペーサ５をマスクとして第１の不純物拡散層領
域６を形成するので、拡散層領域のチャネルの横方向へ
の広がりを抑制でき、実効チャネル長を大きく確保する
ことが出来る。このため、素子を微細化し、従来に比べ
ゲート長を短くしても、短チャネル効果を抑制できる。
【００２８】また、ゲート電極３の側壁のうち、内側の
側壁は高い誘電率を有した絶縁膜を用いているので、こ
の第1のサイドウォールスペーサ下の基板にかかる電界
が非常に強くなるため、第1のサイドウォールスペーサ
下の不純物領域を十分に反転させることができる。この
ため、ゲートとソース/ドレイン拡散層間のオーバーラ
ップ領域が少なくなっても、寄生抵抗の増大を抑制でき
るため、十分な駆動電流を流すことができる。これによ
り、短チャネル効果の抑制と、高駆動能力とを両立する
ことができる。
側壁は高い誘電率を有した絶縁膜を用いているので、こ
の第1のサイドウォールスペーサ下の基板にかかる電界
が非常に強くなるため、第1のサイドウォールスペーサ
下の不純物領域を十分に反転させることができる。この
ため、ゲートとソース/ドレイン拡散層間のオーバーラ
ップ領域が少なくなっても、寄生抵抗の増大を抑制でき
るため、十分な駆動電流を流すことができる。これによ
り、短チャネル効果の抑制と、高駆動能力とを両立する
ことができる。
【００２９】図３は、第1のサイドウォールスペーサに
用いる絶縁膜材料の比誘電率を変化させた場合の、トラ
ンジスタの駆動電流と寄生抵抗の変化を計算により求め
たものである。各値は、シリコン酸化膜(比誘電率＝
３．９)の値を用いて規格化してある。比誘電率が大き
くなるほど、上記した効果により寄生抵抗は減少し、駆
動電流は増大する。
用いる絶縁膜材料の比誘電率を変化させた場合の、トラ
ンジスタの駆動電流と寄生抵抗の変化を計算により求め
たものである。各値は、シリコン酸化膜(比誘電率＝
３．９)の値を用いて規格化してある。比誘電率が大き
くなるほど、上記した効果により寄生抵抗は減少し、駆
動電流は増大する。
【００３０】一方、図４に第1のサイドウォールスペー
サに用いる絶縁膜材料の比誘電率を変化させた場合のト
ランジスタ遅延と寄生容量の変化を求めたものである。
各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の
値を用いて規格化してある。比誘電率が大きくなるほ
ど、寄生容量は増大する。しかし、比誘電率を増大させ
た場合、寄生容量が増大する効果よりも駆動電流が増大
する効果の方が大きいため、トランジスタ遅延は比誘電
率が大きくなるほど小さくなる。すなわち、第1のサイ
ドウォールスペーサに用いる絶縁膜材料の比誘電率が大
きくなるほどトランジスタの高速動作が可能になる。
サに用いる絶縁膜材料の比誘電率を変化させた場合のト
ランジスタ遅延と寄生容量の変化を求めたものである。
各値は、図３同様シリコン酸化膜(比誘電率＝３．９)の
値を用いて規格化してある。比誘電率が大きくなるほ
ど、寄生容量は増大する。しかし、比誘電率を増大させ
た場合、寄生容量が増大する効果よりも駆動電流が増大
する効果の方が大きいため、トランジスタ遅延は比誘電
率が大きくなるほど小さくなる。すなわち、第1のサイ
ドウォールスペーサに用いる絶縁膜材料の比誘電率が大
きくなるほどトランジスタの高速動作が可能になる。
【００３１】上述したように、第１のサイドウォールス
ペーサ５は窒化シリコン膜や酸化チタン膜等の絶縁膜を
エッチバックしたものであり、そのサイドウォールスペ
ーサ幅は絶縁膜の堆積膜厚によって制御する。そして、
第１のサイドウォールスペーサの幅は、第1の不純物拡
散層領域６のチャネルへの横方向の広がりを抑制するも
のであり、その膜厚は、厳密には不純物をイオン注入す
る際のイオン注入エネルギーをドーズ量等の条件や、そ
の後のアニール工程による熱拡散を含めて設定する必要
がある。短チャンネル効果の抑制の観点からは、第１の
サイドウォールスペーサの幅は、大きくすることが望ま
しいが、寄生容量の観点からは出来る限り小さくするこ
とが望ましい。
ペーサ５は窒化シリコン膜や酸化チタン膜等の絶縁膜を
エッチバックしたものであり、そのサイドウォールスペ
ーサ幅は絶縁膜の堆積膜厚によって制御する。そして、
第１のサイドウォールスペーサの幅は、第1の不純物拡
散層領域６のチャネルへの横方向の広がりを抑制するも
のであり、その膜厚は、厳密には不純物をイオン注入す
る際のイオン注入エネルギーをドーズ量等の条件や、そ
の後のアニール工程による熱拡散を含めて設定する必要
がある。短チャンネル効果の抑制の観点からは、第１の
サイドウォールスペーサの幅は、大きくすることが望ま
しいが、寄生容量の観点からは出来る限り小さくするこ
とが望ましい。
【００３２】またこの時、Ｎ型トランジスタの第１の不
純物拡散層領域６の形成で一般的に用いられるＡｓイオ
ンと、Ｐ型トランジスタの不純物拡散層領域６の形成で
一般的に用いられるＢイオンとでは拡散係数が異なるた
め、Ｎ型トランジスタとＰ型トランジスタでは、その最
適値は異なる。以上の事柄を考慮して、第１のサイドウ
ォールスペーサ幅の最適値を設定する必要がある。
純物拡散層領域６の形成で一般的に用いられるＡｓイオ
ンと、Ｐ型トランジスタの不純物拡散層領域６の形成で
一般的に用いられるＢイオンとでは拡散係数が異なるた
め、Ｎ型トランジスタとＰ型トランジスタでは、その最
適値は異なる。以上の事柄を考慮して、第１のサイドウ
ォールスペーサ幅の最適値を設定する必要がある。
【００３３】図５は、第1に用いるサイドウォールスペ
ーサの幅を変化させた場合の、駆動電流の変化を示した
ものである。第1に用いるサイドウォールスペーサの幅
が増大するとともに駆動電流は増大する。そして、サイ
ドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大
となる。さらにサイドウォールスペーサの幅を増大し、
サイドウォールスペーサの幅が１５ｎｍを越えるように
なると駆動電流は一定値を示すようになる。以上の観点
から、サイドウォールスペーサの幅には最適値があり、
第1に用いるサイドウォールスペーサの幅は５から１５
ｎｍで形成することが望ましい。
ーサの幅を変化させた場合の、駆動電流の変化を示した
ものである。第1に用いるサイドウォールスペーサの幅
が増大するとともに駆動電流は増大する。そして、サイ
ドウォールスペーサの幅が７ｎｍ近傍で駆動電流は最大
となる。さらにサイドウォールスペーサの幅を増大し、
サイドウォールスペーサの幅が１５ｎｍを越えるように
なると駆動電流は一定値を示すようになる。以上の観点
から、サイドウォールスペーサの幅には最適値があり、
第1に用いるサイドウォールスペーサの幅は５から１５
ｎｍで形成することが望ましい。
【００３４】次に、第２の実施の形態について、第５図
に基づいて説明する。第２の実施の形態は、例えば１５
ｎｍ以上のサイドウォールスペーサ幅を設定する必要が
ある場合のＭＩＳ型トランジスタの完成断面図である。
に基づいて説明する。第２の実施の形態は、例えば１５
ｎｍ以上のサイドウォールスペーサ幅を設定する必要が
ある場合のＭＩＳ型トランジスタの完成断面図である。
【００３５】前述の第1の実施の形態と同様に、シリコ
ン基板１上にゲート絶縁膜３およびポリシリコンからな
るゲート電極４を形成する。次に、シリコン酸化膜より
も誘電率の大きい絶縁膜、例えば、窒化シリコン膜、シ
リコン膜、酸化アルミニウム膜、酸化タンタル膜、酸化
チタン膜、酸化ジルコニウム膜および酸化ハフニウム膜
等をＣＶＤ法等により堆積し、この絶縁膜をエッチバッ
クしてゲート電極の側壁に第１のサイドウォールスペー
サ５を，例えば５から１５ｎｍ形成する。この時、デバ
イスの信頼性を確保するため、第１のサイドウォールス
ペーサを堆積する前に、例えば６５０℃でライト酸化を
行い、シリコン基板１およびゲート電極４表面を極薄膜
のシリコン酸化膜で被覆しても良い。
ン基板１上にゲート絶縁膜３およびポリシリコンからな
るゲート電極４を形成する。次に、シリコン酸化膜より
も誘電率の大きい絶縁膜、例えば、窒化シリコン膜、シ
リコン膜、酸化アルミニウム膜、酸化タンタル膜、酸化
チタン膜、酸化ジルコニウム膜および酸化ハフニウム膜
等をＣＶＤ法等により堆積し、この絶縁膜をエッチバッ
クしてゲート電極の側壁に第１のサイドウォールスペー
サ５を，例えば５から１５ｎｍ形成する。この時、デバ
イスの信頼性を確保するため、第１のサイドウォールス
ペーサを堆積する前に、例えば６５０℃でライト酸化を
行い、シリコン基板１およびゲート電極４表面を極薄膜
のシリコン酸化膜で被覆しても良い。
【００３６】次に誘電率の低い絶縁膜、シリコン酸化膜
を堆積し、この絶縁膜をエッチバックして第２のサイド
ウォールスペーサ１２を形成する。この第１および第２
のサイドウォールスペーサをマスクとして所定導電型の
不純物をイオン注入し不純物拡散層領域６を形成する。
次に、同様にしてシリコン酸化膜をＣＶＤ法等により堆
積し、この絶縁膜をエッチバックして第３のサイドウォ
ールスペーサ１４を形成する。その後、これをマスクと
してイオン注入して、高濃度の不純物が導入されてなる
第２の不純物領域８を形成する。続いて、例えば１００
０℃１秒程度のアニールにより不純物の活性化処理を行
う。しかる後、拡散層領域８およびゲート電極４の表層
に金属シリサイド層９を形成する。このシリサイド層
は、例えば、チタンシリサイド、コバルトシリサイド、
ニッケルシリサイド等の金属シリサイドからなる。金属
シリサイド層を形成した後、層間絶縁膜１０、さらには
ドレインおよびソース電極を含む配線用電極１１を所望
の回路方式に従って形成する。
を堆積し、この絶縁膜をエッチバックして第２のサイド
ウォールスペーサ１２を形成する。この第１および第２
のサイドウォールスペーサをマスクとして所定導電型の
不純物をイオン注入し不純物拡散層領域６を形成する。
次に、同様にしてシリコン酸化膜をＣＶＤ法等により堆
積し、この絶縁膜をエッチバックして第３のサイドウォ
ールスペーサ１４を形成する。その後、これをマスクと
してイオン注入して、高濃度の不純物が導入されてなる
第２の不純物領域８を形成する。続いて、例えば１００
０℃１秒程度のアニールにより不純物の活性化処理を行
う。しかる後、拡散層領域８およびゲート電極４の表層
に金属シリサイド層９を形成する。このシリサイド層
は、例えば、チタンシリサイド、コバルトシリサイド、
ニッケルシリサイド等の金属シリサイドからなる。金属
シリサイド層を形成した後、層間絶縁膜１０、さらには
ドレインおよびソース電極を含む配線用電極１１を所望
の回路方式に従って形成する。
【００３７】上記第２の実施の形態によれば、第１の実
施の形態よりも、より実効チャネル長を大きく確保する
ことができるため、短チャネル効果をより効果的に抑制
することができる。さらに、ゲート電極３の内側の側壁
には高い誘電率を有した絶縁膜を用いているので、高い
駆動電流を同時に確保できる。しかも、高い誘電率を有
したサイドウォールスペーサの使用を必要最小限にとど
め、残りの部分は誘電率の小さい絶縁膜（シリコン酸化
膜）用いてサイドウォールスペーサを形成しているの
で、寄生容量の増大も抑制することができる。
施の形態よりも、より実効チャネル長を大きく確保する
ことができるため、短チャネル効果をより効果的に抑制
することができる。さらに、ゲート電極３の内側の側壁
には高い誘電率を有した絶縁膜を用いているので、高い
駆動電流を同時に確保できる。しかも、高い誘電率を有
したサイドウォールスペーサの使用を必要最小限にとど
め、残りの部分は誘電率の小さい絶縁膜（シリコン酸化
膜）用いてサイドウォールスペーサを形成しているの
で、寄生容量の増大も抑制することができる。
【００３８】図７は本発明による第３の実施の形態を示
した図で、前記第１の実施の形態において、絶縁膜のエ
ッチバックにより形成した第１のサイドウォールスペー
サ５を用いる代わりに、第１の薄膜１３を用い、以下前
記第１の実施の形態に基づいてトランジスタを製造し
た。上記第１の薄膜１３は、シリコン酸化膜よりも誘電
率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタ
ン膜等をＣＶＤ法等により堆積したものである。この第
１の薄膜１３は、第1の不純物拡散層領域６のチャネル
への横方向の広がりを抑制するものであり、そのサイド
ウォールスペーサ幅は絶縁膜の堆積膜厚によって制御す
る。
した図で、前記第１の実施の形態において、絶縁膜のエ
ッチバックにより形成した第１のサイドウォールスペー
サ５を用いる代わりに、第１の薄膜１３を用い、以下前
記第１の実施の形態に基づいてトランジスタを製造し
た。上記第１の薄膜１３は、シリコン酸化膜よりも誘電
率の大きい絶縁膜、例えば、窒化シリコン膜や酸化チタ
ン膜等をＣＶＤ法等により堆積したものである。この第
１の薄膜１３は、第1の不純物拡散層領域６のチャネル
への横方向の広がりを抑制するものであり、そのサイド
ウォールスペーサ幅は絶縁膜の堆積膜厚によって制御す
る。
【００３９】以上のように、第１の薄膜１３を用いた本
実施の形態においても、トランジスタの短チャネル効果
を抑制でき、かつ、駆動能力を高くすることができる。
実施の形態においても、トランジスタの短チャネル効果
を抑制でき、かつ、駆動能力を高くすることができる。
【００４０】図８は本発明による第４の実施の形態を示
した図で、前記第２の実施の形態において、絶縁膜のエ
ッチバックにより形成した第１のサイドウォールスペー
サ５および第２のサイドウォールスペーサ１２を用いる
代わりに、第１の薄膜１３および第２の薄膜１４を用い
て、以下前記第２の実施の形態に基づいてトランジスタ
を製造した。上記第１の薄膜１３は、シリコン酸化膜よ
りも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や
酸化チタン膜等をＣＶＤ法等により堆積したものであ
る。また、第２の薄膜１４は誘電率の低い絶縁膜、シリ
コン酸化膜を堆積して形成した。
した図で、前記第２の実施の形態において、絶縁膜のエ
ッチバックにより形成した第１のサイドウォールスペー
サ５および第２のサイドウォールスペーサ１２を用いる
代わりに、第１の薄膜１３および第２の薄膜１４を用い
て、以下前記第２の実施の形態に基づいてトランジスタ
を製造した。上記第１の薄膜１３は、シリコン酸化膜よ
りも誘電率の大きい絶縁膜、例えば、窒化シリコン膜や
酸化チタン膜等をＣＶＤ法等により堆積したものであ
る。また、第２の薄膜１４は誘電率の低い絶縁膜、シリ
コン酸化膜を堆積して形成した。
【００４１】この第１の薄膜１３および第２の薄膜１４
は、第1の不純物拡散層領域６のチャネルへの横方向の
広がりを抑制するものである。そのサイドウォールスペ
ーサ幅はそれぞれの絶縁膜の堆積膜厚によって制御す
る。この時、すでに上述した通り、誘電率の高い絶縁膜
である第１の薄膜１３の膜厚は、５から１５ｎｍとし、
残りは誘電率の低い絶縁膜の堆積膜厚によって、設定サ
イドウォールスペーサ幅に調整することが望ましい。
は、第1の不純物拡散層領域６のチャネルへの横方向の
広がりを抑制するものである。そのサイドウォールスペ
ーサ幅はそれぞれの絶縁膜の堆積膜厚によって制御す
る。この時、すでに上述した通り、誘電率の高い絶縁膜
である第１の薄膜１３の膜厚は、５から１５ｎｍとし、
残りは誘電率の低い絶縁膜の堆積膜厚によって、設定サ
イドウォールスペーサ幅に調整することが望ましい。
【００４２】上記実施の形態によれば、第１の実施の形
態よりも、より実効チャネル長を大きく確保することが
できるため、短チャネル効果をより効果的に抑制するこ
とができる。さらに、ゲート電極３の内側の側壁には高
い誘電率を有した絶縁膜を用いているため、高い駆動電
流を同時に確保できる。しかも、高い誘電率を有したサ
イドウォールスペーサの使用を必要最小限にとどめ、残
りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用
いてサイドウォールスペーサを形成しているので、寄生
容量の増大も抑制することができる。
態よりも、より実効チャネル長を大きく確保することが
できるため、短チャネル効果をより効果的に抑制するこ
とができる。さらに、ゲート電極３の内側の側壁には高
い誘電率を有した絶縁膜を用いているため、高い駆動電
流を同時に確保できる。しかも、高い誘電率を有したサ
イドウォールスペーサの使用を必要最小限にとどめ、残
りの部分は誘電率の小さい絶縁膜（シリコン酸化膜）用
いてサイドウォールスペーサを形成しているので、寄生
容量の増大も抑制することができる。
【００４３】以上のように、第１の薄膜１３および第２
の薄膜１４を用いた本実施の形態においても、トランジ
スタの短チャネル効果を抑制でき、かつ、駆動能力を高
くすることができる。
の薄膜１４を用いた本実施の形態においても、トランジ
スタの短チャネル効果を抑制でき、かつ、駆動能力を高
くすることができる。
【００４４】図９は本発明による第５の実施の形態を示
した図で、この発明を用いて、Ｎ型およびＰ型両トラン
ジスタを同一基板上に製造する実施例の形態である。こ
の図９は、前述した第１の実施例の形態と従来の方法を
組み合わせることによって、Ｎ型とＰ型トランジスタの
実効ゲート長をそれぞれ独立に設定できる半導体装置の
製造方法である。
した図で、この発明を用いて、Ｎ型およびＰ型両トラン
ジスタを同一基板上に製造する実施例の形態である。こ
の図９は、前述した第１の実施例の形態と従来の方法を
組み合わせることによって、Ｎ型とＰ型トランジスタの
実効ゲート長をそれぞれ独立に設定できる半導体装置の
製造方法である。
【００４５】シリコン基板１にＰウェル領域２０、Ｎウ
ェル領域２１および素子分離用のフィールド酸化膜２を
形成後、ゲート絶縁膜２２およびポリシリコンからなる
ゲート電極２３および２４を形成する。この状態で、Ｎ
型トランジスタに対して、ゲート電極２３をマスクとし
て所定導電型の不純物をイオン注入しＮ−型の不純物拡
散層領域２５を形成する。
ェル領域２１および素子分離用のフィールド酸化膜２を
形成後、ゲート絶縁膜２２およびポリシリコンからなる
ゲート電極２３および２４を形成する。この状態で、Ｎ
型トランジスタに対して、ゲート電極２３をマスクとし
て所定導電型の不純物をイオン注入しＮ−型の不純物拡
散層領域２５を形成する。
【００４６】次に、シリコン酸化膜よりも誘電率の大き
い絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等を
ＣＶＤ法等により堆積し、この絶縁膜をエッチバックし
てゲート電極２３および２４の側壁に第１のサイドウォ
ールスペーサ２８を形成する。この状態で、Ｐ型トラン
ジスタに対して、ゲート電極２４、第1のサイドウォー
ルスペーサ２８をマスクとして所定導電型の不純物をイ
オン注入しＰ−型の不純物拡散層領域２６を形成する。
い絶縁膜、例えば、窒化シリコン膜や酸化チタン膜等を
ＣＶＤ法等により堆積し、この絶縁膜をエッチバックし
てゲート電極２３および２４の側壁に第１のサイドウォ
ールスペーサ２８を形成する。この状態で、Ｐ型トラン
ジスタに対して、ゲート電極２４、第1のサイドウォー
ルスペーサ２８をマスクとして所定導電型の不純物をイ
オン注入しＰ−型の不純物拡散層領域２６を形成する。
【００４７】次に、第１のサイドウォールスペーサ２７
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第２のサイドウォールスペーサ３
０および３２を形成する。この状態で、Ｎ型トランジス
タに対して、ゲート電極２３および第1のサイドウォー
ルスペーサ２７および第２のサイドウォールスペーサ３
０をマスクとして所定導電型の不純物をイオン注入しＮ
＋型の不純物拡散層領域３１を形成する。続いて、Ｐ型
トランジスタに対して、ゲート電極２４および第1のサ
イドウォールスペーサ２８および第２のサイドウォール
スペーサ３２をマスクとして所定導電型の不純物をイオ
ン注入しＰ＋型の不純物拡散層領域３３を形成する。続
いて、アニールより不純物の活性化処理を行う。上記の
処理は、例えば１０００℃１秒程度で行うが、できる限
り処理時間を短くし、熱履歴を短くすることで、不純物
の拡散を抑制するのが望ましい。しかる後、拡散層領域
３１、３３およびゲート電極２３および２４の表層に金
属シリサイド層３４を形成する。このシリサイド層は、
例えば、チタンシリサイド、コバルトシリサイド、ニッ
ケルシリサイド等の金属シリサイドからなる。金属シリ
サイド層を形成した後、層間絶縁膜３５、さらにはドレ
インおよびソース電極を含む配線用電極３６を所望の回
路方式に従って形成する。
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第２のサイドウォールスペーサ３
０および３２を形成する。この状態で、Ｎ型トランジス
タに対して、ゲート電極２３および第1のサイドウォー
ルスペーサ２７および第２のサイドウォールスペーサ３
０をマスクとして所定導電型の不純物をイオン注入しＮ
＋型の不純物拡散層領域３１を形成する。続いて、Ｐ型
トランジスタに対して、ゲート電極２４および第1のサ
イドウォールスペーサ２８および第２のサイドウォール
スペーサ３２をマスクとして所定導電型の不純物をイオ
ン注入しＰ＋型の不純物拡散層領域３３を形成する。続
いて、アニールより不純物の活性化処理を行う。上記の
処理は、例えば１０００℃１秒程度で行うが、できる限
り処理時間を短くし、熱履歴を短くすることで、不純物
の拡散を抑制するのが望ましい。しかる後、拡散層領域
３１、３３およびゲート電極２３および２４の表層に金
属シリサイド層３４を形成する。このシリサイド層は、
例えば、チタンシリサイド、コバルトシリサイド、ニッ
ケルシリサイド等の金属シリサイドからなる。金属シリ
サイド層を形成した後、層間絶縁膜３５、さらにはドレ
インおよびソース電極を含む配線用電極３６を所望の回
路方式に従って形成する。
【００４８】以上のように、Ｎ型トランジスタは、ゲー
ト電極２３をマスクとして所定導電型の不純物をイオン
注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型ト
ランジスタは、ゲート電極２４、第1のサイドウォール
スペーサ２８をマスクとして所定導電型の不純物をイオ
ン注入しＰ−型の不純物拡散層領域２６を形成すること
で、Ｎ型とＰ型トランジスタの実効ゲート長をそれぞれ
独立に設定できる製造方法を提供することができる。さ
らに、ゲート電極２４の内側の側壁には高い誘電率を有
した絶縁膜を用いているため、高い駆動電流を同時に確
保できる。しかも、高い誘電率を有したサイドウォール
スペーサの使用を必要最小限にとどめ、残りの部分は誘
電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウ
ォールスペーサを形成しているので、寄生容量の増大も
抑制することができる。なお、上記第５の実施の形態例
では、従来の方法でＮ型トランジスタを、第１の実施例
の形態でＰ型トランジスタを製造したが、従来の方法で
Ｐ型トランジスタを、第１の実施例の形態でＮ型トラン
ジスタを製造することもできる。
ト電極２３をマスクとして所定導電型の不純物をイオン
注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型ト
ランジスタは、ゲート電極２４、第1のサイドウォール
スペーサ２８をマスクとして所定導電型の不純物をイオ
ン注入しＰ−型の不純物拡散層領域２６を形成すること
で、Ｎ型とＰ型トランジスタの実効ゲート長をそれぞれ
独立に設定できる製造方法を提供することができる。さ
らに、ゲート電極２４の内側の側壁には高い誘電率を有
した絶縁膜を用いているため、高い駆動電流を同時に確
保できる。しかも、高い誘電率を有したサイドウォール
スペーサの使用を必要最小限にとどめ、残りの部分は誘
電率の小さい絶縁膜（シリコン酸化膜）用いてサイドウ
ォールスペーサを形成しているので、寄生容量の増大も
抑制することができる。なお、上記第５の実施の形態例
では、従来の方法でＮ型トランジスタを、第１の実施例
の形態でＰ型トランジスタを製造したが、従来の方法で
Ｐ型トランジスタを、第１の実施例の形態でＮ型トラン
ジスタを製造することもできる。
【００４９】図１０は本発明による第６の実施の形態を
示した図で、この発明を用いて、Ｎ型およびＰ型両トラ
ンジスタを同一基板上に製造する実施例の形態である。
この図９は、前述の第１および第２の実施例の形態を組
み合わせることによって、Ｎ型とＰ型トランジスタをそ
れぞれ独立に設計できる半導体装置の製造方法である。
示した図で、この発明を用いて、Ｎ型およびＰ型両トラ
ンジスタを同一基板上に製造する実施例の形態である。
この図９は、前述の第１および第２の実施例の形態を組
み合わせることによって、Ｎ型とＰ型トランジスタをそ
れぞれ独立に設計できる半導体装置の製造方法である。
【００５０】シリコン基板１にＰウェル２０、Ｎウェル
領域２１および素子分離用のフィールド酸化膜２を形成
後、ゲート絶縁膜３およびポリシリコンからなるゲート
電極２３および２４を形成する。次に、シリコン酸化膜
よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜
や酸化チタン膜等をＣＶＤ法等により堆積し、この絶縁
膜をエッチバックしてゲート電極２３および２４の側壁
に第１のサイドウォールスペーサ２７および２８を形成
する。この時、デバイスの信頼性を確保するため、第１
のサイドウォールスペーサを堆積する前に、例えば６５
０℃でライト酸化を行い、シリコン基板１およびゲート
電極２３および２４の表面を極薄膜のシリコン酸化膜で
被覆しても良い。この状態で、Ｎ型トランジスタに対し
て、ゲート電極２３および第1のサイドウォールスペー
サ２７をマスクとして所定導電型の不純物をイオン注入
しＮ−型の不純物拡散層領域２５を形成する。
領域２１および素子分離用のフィールド酸化膜２を形成
後、ゲート絶縁膜３およびポリシリコンからなるゲート
電極２３および２４を形成する。次に、シリコン酸化膜
よりも誘電率の大きい絶縁膜、例えば、窒化シリコン膜
や酸化チタン膜等をＣＶＤ法等により堆積し、この絶縁
膜をエッチバックしてゲート電極２３および２４の側壁
に第１のサイドウォールスペーサ２７および２８を形成
する。この時、デバイスの信頼性を確保するため、第１
のサイドウォールスペーサを堆積する前に、例えば６５
０℃でライト酸化を行い、シリコン基板１およびゲート
電極２３および２４の表面を極薄膜のシリコン酸化膜で
被覆しても良い。この状態で、Ｎ型トランジスタに対し
て、ゲート電極２３および第1のサイドウォールスペー
サ２７をマスクとして所定導電型の不純物をイオン注入
しＮ−型の不純物拡散層領域２５を形成する。
【００５１】次に、第１のサイドウォールスペーサ２７
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第２のサイドウォールスペーサ２
９および３７を形成する。この状態で、Ｐ型トランジス
タに対して、ゲート電極２４、第1のサイドウォールス
ペーサ２８および第２のサイドウォールスペーサ２９を
マスクとして所定導電型の不純物をイオン注入しＰ−型
の不純物拡散層領域２６を形成する。
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第２のサイドウォールスペーサ２
９および３７を形成する。この状態で、Ｐ型トランジス
タに対して、ゲート電極２４、第1のサイドウォールス
ペーサ２８および第２のサイドウォールスペーサ２９を
マスクとして所定導電型の不純物をイオン注入しＰ−型
の不純物拡散層領域２６を形成する。
【００５２】次に、第１のサイドウォールスペーサ２７
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第３のサイドウォールスペーサ３
０および３２を形成する。この状態で、Ｎ型トランジス
タに対して、ゲート電極２３および第1のサイドウォー
ルスペーサ２７、第２のサイドウォールスペーサ３７お
よび第３のサイドウォールスペーサ３０をマスクとして
所定導電型の不純物をイオン注入しＮ＋型の不純物拡散
層領域３１を形成する。
および２８より誘電率の小さい絶縁膜、例えばシリコン
酸化膜をＣＶＤ法等により堆積し、同様にしてこの絶縁
膜をエッチバックして第３のサイドウォールスペーサ３
０および３２を形成する。この状態で、Ｎ型トランジス
タに対して、ゲート電極２３および第1のサイドウォー
ルスペーサ２７、第２のサイドウォールスペーサ３７お
よび第３のサイドウォールスペーサ３０をマスクとして
所定導電型の不純物をイオン注入しＮ＋型の不純物拡散
層領域３１を形成する。
【００５３】続いて、Ｐ型トランジスタに対して、ゲー
ト電極２４および第1のサイドウォールスペーサ２８、
第２のサイドウォールスペーサ２９および第３のサイド
ウォールスペーサ３２をマスクとして所定導電型の不純
物をイオン注入しＰ＋型の不純物拡散層領域３３を形成
する。
ト電極２４および第1のサイドウォールスペーサ２８、
第２のサイドウォールスペーサ２９および第３のサイド
ウォールスペーサ３２をマスクとして所定導電型の不純
物をイオン注入しＰ＋型の不純物拡散層領域３３を形成
する。
【００５４】続いて、アニールより不純物の活性化処理
を行う。上記の処理は、例えば１０００℃１秒程度で行
うが、できる限り処理時間を短くし、熱履歴を短くする
ことで、不純物の拡散を抑制するのが望ましい。しかる
後、拡散層領域３１、３３およびゲート電極２３および
２４の表層に金属シリサイド層３４を形成する。このシ
リサイド層は、例えば、チタンシリサイド、コバルトシ
リサイド、ニッケルシリサイド等の金属シリサイドから
なる。金属シリサイド層を形成した後、層間絶縁膜３
５、さらにはドレインおよびソース電極を含む配線用電
極３６を所望の回路方式に従って形成する。
を行う。上記の処理は、例えば１０００℃１秒程度で行
うが、できる限り処理時間を短くし、熱履歴を短くする
ことで、不純物の拡散を抑制するのが望ましい。しかる
後、拡散層領域３１、３３およびゲート電極２３および
２４の表層に金属シリサイド層３４を形成する。このシ
リサイド層は、例えば、チタンシリサイド、コバルトシ
リサイド、ニッケルシリサイド等の金属シリサイドから
なる。金属シリサイド層を形成した後、層間絶縁膜３
５、さらにはドレインおよびソース電極を含む配線用電
極３６を所望の回路方式に従って形成する。
【００５５】以上のように、Ｎ型トランジスタは、ゲー
ト電極２３および第1のサイドウォールスペーサ２７を
マスクとして所定導電型の不純物をイオン注入しＮ−型
の不純物拡散層領域２５を形成し、Ｐ型トランジスタ
は、ゲート電極２４、第1のサイドウォールスペーサ２
８および第２のサイドウォールスペーサ２９をマスクと
して所定導電型の不純物をイオン注入しＰ−型の不純物
拡散層領域２６を形成することで、第５の実施例の形態
よりもより広範囲にＮ型とＰ型トランジスタの実効ゲー
ト長をそれぞれ独立に設定できる製造方法を提供するこ
とができる。さらに、ゲート電極２３および２４の内側
の側壁には高い誘電率を有した絶縁膜を用いているた
め、高い駆動電流を同時に確保できる。しかも、高い誘
電率を有したサイドウォールスペーサの使用を必要最小
限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリ
コン酸化膜）用いてサイドウォールスペーサを形成して
いるので、寄生容量の増大も抑制することができる。な
お、上記第６の実施の形態例では、第１の実施例の形態
でＮ型トランジスタを、第２の実施例の形態でＰ型トラ
ンジスタを製造したが、第２の実施例の形態でＰ型トラ
ンジスタを、第１の実施例の形態でＮ型トランジスタを
製造することもできる。
ト電極２３および第1のサイドウォールスペーサ２７を
マスクとして所定導電型の不純物をイオン注入しＮ−型
の不純物拡散層領域２５を形成し、Ｐ型トランジスタ
は、ゲート電極２４、第1のサイドウォールスペーサ２
８および第２のサイドウォールスペーサ２９をマスクと
して所定導電型の不純物をイオン注入しＰ−型の不純物
拡散層領域２６を形成することで、第５の実施例の形態
よりもより広範囲にＮ型とＰ型トランジスタの実効ゲー
ト長をそれぞれ独立に設定できる製造方法を提供するこ
とができる。さらに、ゲート電極２３および２４の内側
の側壁には高い誘電率を有した絶縁膜を用いているた
め、高い駆動電流を同時に確保できる。しかも、高い誘
電率を有したサイドウォールスペーサの使用を必要最小
限にとどめ、残りの部分は誘電率の小さい絶縁膜（シリ
コン酸化膜）用いてサイドウォールスペーサを形成して
いるので、寄生容量の増大も抑制することができる。な
お、上記第６の実施の形態例では、第１の実施例の形態
でＮ型トランジスタを、第２の実施例の形態でＰ型トラ
ンジスタを製造したが、第２の実施例の形態でＰ型トラ
ンジスタを、第１の実施例の形態でＮ型トランジスタを
製造することもできる。
【００５６】図１１は本発明による第７の実施の形態を
示した図で、前記第５の実施の形態において、絶縁膜の
エッチバックにより形成した第１のサイドウォールスペ
ーサ２７および２８を用いる変わりに、第１の薄膜４２
および４４を用い、以下前記第５の実施の形態に基づい
てトランジスタを製造した。上記第１の薄膜４２および
４４は、シリコン酸化膜よりも誘電率の大きい絶縁膜、
例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等
により堆積したものである。
示した図で、前記第５の実施の形態において、絶縁膜の
エッチバックにより形成した第１のサイドウォールスペ
ーサ２７および２８を用いる変わりに、第１の薄膜４２
および４４を用い、以下前記第５の実施の形態に基づい
てトランジスタを製造した。上記第１の薄膜４２および
４４は、シリコン酸化膜よりも誘電率の大きい絶縁膜、
例えば、窒化シリコン膜や酸化チタン膜等をＣＶＤ法等
により堆積したものである。
【００５７】以上のように、Ｎ型トランジスタは、ゲー
ト電極２３をマスクとして所定導電型の不純物をイオン
注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型ト
ランジスタは、ゲート電極２４、第1の薄膜４４をマス
クとして所定導電型の不純物をイオン注入しＰ−型の不
純物拡散層領域２６を形成することで、前記第５の実施
の形態例同様、Ｎ型とＰ型トランジスタの実効ゲート長
をそれぞれ独立に設定できる製造方法を提供することが
できる。さらに、ゲート電極２４の内側の側壁には高い
誘電率を有した絶縁膜を用いているため、高い駆動電流
を同時に確保できる。しかも、高い誘電率を有したサイ
ドウォールスペーサの使用を必要最小限にとどめ、残り
の部分は誘電率の小さい絶縁膜（シリコン酸化膜）用い
てサイドウォールスペーサを形成しているので、寄生容
量の増大も抑制することができる。なお、上記第７の実
施の形態例では、従来の方法でＮ型トランジスタを、第
３の実施例の形態でＰ型トランジスタを製造したが、従
来の方法でＰ型トランジスタを、第３の実施例の形態で
Ｎ型トランジスタを製造することもできる。
ト電極２３をマスクとして所定導電型の不純物をイオン
注入しＮ−型の不純物拡散層領域２５を形成し、Ｐ型ト
ランジスタは、ゲート電極２４、第1の薄膜４４をマス
クとして所定導電型の不純物をイオン注入しＰ−型の不
純物拡散層領域２６を形成することで、前記第５の実施
の形態例同様、Ｎ型とＰ型トランジスタの実効ゲート長
をそれぞれ独立に設定できる製造方法を提供することが
できる。さらに、ゲート電極２４の内側の側壁には高い
誘電率を有した絶縁膜を用いているため、高い駆動電流
を同時に確保できる。しかも、高い誘電率を有したサイ
ドウォールスペーサの使用を必要最小限にとどめ、残り
の部分は誘電率の小さい絶縁膜（シリコン酸化膜）用い
てサイドウォールスペーサを形成しているので、寄生容
量の増大も抑制することができる。なお、上記第７の実
施の形態例では、従来の方法でＮ型トランジスタを、第
３の実施例の形態でＰ型トランジスタを製造したが、従
来の方法でＰ型トランジスタを、第３の実施例の形態で
Ｎ型トランジスタを製造することもできる。
【００５８】図１２は本発明による第８の実施の形態を
示した図で、前記第６の実施の形態において、絶縁膜の
エッチバックにより形成した第１のサイドウォールスペ
ーサ２７および２８、第２のサイドウォールスペーサ２
９および３７を用いる変わりに、第１の薄膜４２および
４４、第２の薄膜４５および４７を用いて、以下前記第
６の実施の形態に基づいてトランジスタを製造した。上
記第１の薄膜４２および４４は、シリコン酸化膜よりも
誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化
チタン膜等をＣＶＤ法等により堆積したものである。ま
た、第２の薄膜４５および４７は誘電率の低い絶縁膜、
シリコン酸化膜を堆積して形成したものである。
示した図で、前記第６の実施の形態において、絶縁膜の
エッチバックにより形成した第１のサイドウォールスペ
ーサ２７および２８、第２のサイドウォールスペーサ２
９および３７を用いる変わりに、第１の薄膜４２および
４４、第２の薄膜４５および４７を用いて、以下前記第
６の実施の形態に基づいてトランジスタを製造した。上
記第１の薄膜４２および４４は、シリコン酸化膜よりも
誘電率の大きい絶縁膜、例えば、窒化シリコン膜や酸化
チタン膜等をＣＶＤ法等により堆積したものである。ま
た、第２の薄膜４５および４７は誘電率の低い絶縁膜、
シリコン酸化膜を堆積して形成したものである。
【００５９】以上のように、Ｎ型トランジスタは、ゲー
ト電極２３および第1の薄膜４２をマスクとして所定導
電型の不純物をイオン注入しＮ−型の不純物拡散層領域
２５を形成し、Ｐ型トランジスタは、ゲート電極２４、
第1の薄膜４４および第２の薄膜４５をマスクとして所
定導電型の不純物をイオン注入しＰ−型の不純物拡散層
領域２６を形成することで、第６の実施例の形態よりも
より広範囲にＮ型とＰ型トランジスタの実効ゲート長を
それぞれ独立に設定できる製造方法を提供することがで
きる。さらに、ゲート電極２３および２４の内側の側壁
には高い誘電率を有した絶縁膜を用いているため、高い
駆動電流を同時に確保できる。しかも、高い誘電率を有
したサイドウォールスペーサの使用を必要最小限にとど
め、残りの部分は誘電率の小さい絶縁膜（シリコン酸化
膜）用いてサイドウォールスペーサを形成しているの
で、寄生容量の増大も抑制することができる。なお、上
記第８の実施の形態例では、第３の実施例の形態でＮ型
トランジスタを、第４の実施例の形態でＰ型トランジス
タを製造したが、第４の実施例の形態でＰ型トランジス
タを、第３の実施例の形態でＮ型トランジスタを製造す
ることもできる。
ト電極２３および第1の薄膜４２をマスクとして所定導
電型の不純物をイオン注入しＮ−型の不純物拡散層領域
２５を形成し、Ｐ型トランジスタは、ゲート電極２４、
第1の薄膜４４および第２の薄膜４５をマスクとして所
定導電型の不純物をイオン注入しＰ−型の不純物拡散層
領域２６を形成することで、第６の実施例の形態よりも
より広範囲にＮ型とＰ型トランジスタの実効ゲート長を
それぞれ独立に設定できる製造方法を提供することがで
きる。さらに、ゲート電極２３および２４の内側の側壁
には高い誘電率を有した絶縁膜を用いているため、高い
駆動電流を同時に確保できる。しかも、高い誘電率を有
したサイドウォールスペーサの使用を必要最小限にとど
め、残りの部分は誘電率の小さい絶縁膜（シリコン酸化
膜）用いてサイドウォールスペーサを形成しているの
で、寄生容量の増大も抑制することができる。なお、上
記第８の実施の形態例では、第３の実施例の形態でＮ型
トランジスタを、第４の実施例の形態でＰ型トランジス
タを製造したが、第４の実施例の形態でＰ型トランジス
タを、第３の実施例の形態でＮ型トランジスタを製造す
ることもできる。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
ＭＩＳ型トランジスタに対して、高い誘電率を有する絶
縁膜でサイドウォールスペーサを形成し、これを導入端
として不純物拡散層領域を形成するので、短チャネル効
果を十分に抑制し、かつソース・ドレイン寄生抵抗の抑
制が達成されるため、高い駆動能力を同時に達成するこ
とができる。この時、高誘電率のサイドウォールスペー
サの側壁は高駆動電流を達成するために必要な最適膜厚
のみ（５から１５ｎｍ）とし、その外側のサイドウォー
ルスペーサは誘電率の小さい絶縁膜（シリコン酸化膜）
で構成するので、寄生容量を低く抑えることができる。
この結果、微細ＭＩＳ型トランジスタの高速動作が可能
になる。
ＭＩＳ型トランジスタに対して、高い誘電率を有する絶
縁膜でサイドウォールスペーサを形成し、これを導入端
として不純物拡散層領域を形成するので、短チャネル効
果を十分に抑制し、かつソース・ドレイン寄生抵抗の抑
制が達成されるため、高い駆動能力を同時に達成するこ
とができる。この時、高誘電率のサイドウォールスペー
サの側壁は高駆動電流を達成するために必要な最適膜厚
のみ（５から１５ｎｍ）とし、その外側のサイドウォー
ルスペーサは誘電率の小さい絶縁膜（シリコン酸化膜）
で構成するので、寄生容量を低く抑えることができる。
この結果、微細ＭＩＳ型トランジスタの高速動作が可能
になる。
【００６１】また、Ｎ型トランジスタとＰ型トランジス
タによって構成されたＭＩＳ型半導体装置に関して、Ｎ
型トランジスタとＰ型トランジスタの実効ゲート長をそ
れぞれ独立に設計して同一基板上に形成可能な製造方法
を提供することができる。
タによって構成されたＭＩＳ型半導体装置に関して、Ｎ
型トランジスタとＰ型トランジスタの実効ゲート長をそ
れぞれ独立に設計して同一基板上に形成可能な製造方法
を提供することができる。
【図１】本発明による第１の実施の形態によるＭＩＳ型
電界効果トランジスタの完成断面図。
電界効果トランジスタの完成断面図。
【図２】第１の実施の形態によるＭＩＳ型電界効果トラ
ンジスタの製造工程を説明する図。
ンジスタの製造工程を説明する図。
【図３】サイドウォールスペーサ材料に用いる絶縁膜の
比誘電率と駆動電流および寄生抵抗の関係を示す図。
比誘電率と駆動電流および寄生抵抗の関係を示す図。
【図４】サイドウォールスペーサ材料に用いる絶縁膜の
比誘電率とトランジスタ遅延および寄生容量の関係を示
す図。
比誘電率とトランジスタ遅延および寄生容量の関係を示
す図。
【図５】サイドウォールスペーサ材料の膜厚とトランジ
スタの駆動電流との関係を示す図。
スタの駆動電流との関係を示す図。
【図６】本発明による第２の実施の形態によるＭＩＳ型
電界効果トランジスタの完成断面図。
電界効果トランジスタの完成断面図。
【図７】本発明による第３の実施の形態によるＭＩＳ型
電界効果トランジスタの完成断面図。
電界効果トランジスタの完成断面図。
【図８】本発明による第４の実施の形態によるＭＩＳ型
電界効果トランジスタの完成断面図。
電界効果トランジスタの完成断面図。
【図９】本発明による第５の実施の形態によるＭＩＳ半
導体装置の完成断面図。
導体装置の完成断面図。
【図１０】本発明による第６の実施の形態によるＭＩＳ
半導体装置の完成断面図。
半導体装置の完成断面図。
【図１１】本発明による第７の実施の形態によるＭＩＳ
半導体装置の完成断面図。
半導体装置の完成断面図。
【図１２】本発明による第８の実施の形態によるＭＩＳ
半導体装置の完成断面図。
半導体装置の完成断面図。
１…半導体基板、又はＰ導電型ウエル領域、２…フィー
ルド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…
第１のサイドウォールスペーサ、６…第１の不純物領域
（Ｎ-またはＰ-）、７…第２のサイドウォールスペー
サ、８…第２の不純物領域（Ｎ+またはＰ+）、９…金属
シリサイド層、１０…層間絶縁膜、１１…金属電極、１
３…第１の薄膜、１４…第２の薄膜。
ルド酸化膜、３…ゲート絶縁膜、４…ゲート電極、５…
第１のサイドウォールスペーサ、６…第１の不純物領域
（Ｎ-またはＰ-）、７…第２のサイドウォールスペー
サ、８…第２の不純物領域（Ｎ+またはＰ+）、９…金属
シリサイド層、１０…層間絶縁膜、１１…金属電極、１
３…第１の薄膜、１４…第２の薄膜。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AA07 AC01 AC03 BA01 BB01
BB05 BB08 BC01 BC06 BE03
BF06 BF16 DA24 DA25 DA27
DA29 DA30
5F140 AA05 AA10 AA21 AB03 BA01
BF04 BF11 BF18 BG09 BG10
BG11 BG12 BG14 BG34 BG49
BG52 BG53 BH15 BJ08 BJ11
BJ27 BK02 BK13 BK21 BK34
CB01 CB08 CF04
Claims (17)
- 【請求項１】第1の導電型を有する半導体基板上に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上面に設けられたゲート電極と、 前記ゲート電極の側壁に接し、前記ゲート電極の外周部
に延在する半導体基板表面上に形成された第１のサイド
ウォールスペーサと、 前記ゲート電極および第１のサイドウォールスペーサを
マスクとして、前記第１の導電型と反対の導電型を有す
る第１の不純物を前記半導体基板に導入し、形成された
第１の不純物領域と、 前記記第１のサイドウォールスペーサの側壁に積層して
形成された第２のサイドウォールスペーサと、 前記ゲート電極、第１および第２のサイドウォールスペ
ーサをマスクとして、前記半導体基板に前記第１の不純
物を導入し形成された前記第１の不純物領域よりも高い
不純物濃度を有する第２の不純物領域とを備え、 前記第１のサイドウォールスペーサは、所定の幅で前記
ゲート絶縁膜より高い比誘電率を有し、 前記第１の不純物領域は、その一端が前記ゲート電極の
底辺下に位置することを特徴とするＭＩＳ型半導体装
置。 - 【請求項２】前記第２のサイドウォールスペーサは、前
記第１のサイドウォールスペーサより低い比誘電率誘電
率を有することを特徴とする請求項１に記載のＭＩＳ型
半導体装置。 - 【請求項３】前記第２のサイドウォールスペーサは、シ
リコン酸化膜で形成されていることを特徴とする請求項
１に記載のＭＩＳ型半導体装置。 - 【請求項４】前記第１のサイドウォールスペーサの所定
の幅は、５乃至１５ｎｍであることを特徴とする請求項
１に記載のＭＩＳ型半導体装置。 - 【請求項５】前記第１のサイドウォールスペーサは、窒
化シリコン、シリコン、酸化アルミニウム、酸化タンタ
ル、酸化チタン、酸化ジルコニウムおよび酸化ハフニウ
ムのいずれかの材料から選択されることを特徴とする請
求項１に記載のＭＩＳ型半導体装置。 - 【請求項６】前記第1のサイドウォールスペーサと前記
半導体基板上およびゲート電極間に絶縁膜が形成されて
いることを特徴とする請求項１に記載のＭＩＳ型半導体
装置。 - 【請求項７】前記第１のサイドウォールスペーサは、前
記半導体基板上に延在した薄膜よりなることを特徴とす
る請求項１に記載のＭＩＳ型半導体装置。 - 【請求項８】第1の導電型を有する半導体基板上に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上面に設けられたゲート電極と、 前記ゲート電極の側壁に接し、前記ゲート電極の外周部
に延在する半導体基板表面上に形成された第１のサイド
ウォールスペーサと、 さらに、前記記第１のサイドウォールスペーサの側壁に
積層して形成された第２のサイドウォールスペーサと、 前記ゲート電極、第１および第２のサイドウォールスペ
ーサをマスクとして、前記第１の導電型と反対の導電型
を有する不純物を前記半導体基板に導入し、形成された
第１の不純物領域と、 前記記第２のサイドウォールスペーサの側壁に積層して
形成された第３のサイドウォールスペーサと、 前記ゲート電極、第１、第２および第３のサイドウォー
ルスペーサをマスクとして、前記半導体基板に前記不純
物を導入し、形成された前記第１の不純物領域よりも高
い不純物濃度を有する第２の不純物領域とを備え、 前記第１のサイドウォールスペーサは、所定の幅で前記
ゲート絶縁膜より高い比誘電率誘電率を有し、 前記第１の不純物領域は、その一端が前記ゲート電極の
底辺下に位置することを特徴とするＭＩＳ型半導体装
置。 - 【請求項９】前記第２および第３のサイドウォールスペ
ーサは、前記第１のサイドウォールスペーサより低い比
誘電率を有することを特徴とする請求項８に記載のＭＩ
Ｓ型半導体装置。 - 【請求項１０】前記第１のサイドウォールスペーサの所
定の幅は、５乃至１５ｎｍであることを特徴とする請求
項８に記載のＭＩＳ型半導体装置。 - 【請求項１１】前記第１のサイドウォールスペーサは、
前記半導体基板上に延在した薄膜よりなり、 前記第２のサイドウォールスペーサは、前記第１のサイ
ドウォールスペーサ表面上に積層された薄膜よりなるこ
とを特徴とする請求項８に記載のＭＩＳ型半導体装置。 - 【請求項１２】前記第１の導電型をｐ型とするｎ型ＭＯ
Ｓおよび前記第１の導電型をｎ型とするｐ型ＭＯＳを含
むＭＩＳ型半導体装置において、 前記ｎ型ＭＯＳまたはｐ型ＭＯＳの少なくとも一方が、
前記第１のサイドウォールスペーサを有することを特徴
とする請求項１に記載のＭＩＳ型半導体装置。 - 【請求項１３】第1の導電型を有する半導体基板上にゲ
ート絶縁膜を形成し、 前記ゲート絶縁膜上面にゲート電極を設ける工程と、 前記ゲート電極の側壁に接し、前記ゲート電極の外周部
に延在する半導体基板表面上に、所定の幅で前記ゲート
絶縁膜より高い比誘電率を有する材料を堆積し、第１の
サイドウォールスペーサを形成する工程と、 前記ゲート電極および第１のサイドウォールスペーサを
マスクとして、前記第１の導電型と反対の導電型を有す
る第１の不純物を前記半導体基板に導入し、第１の不純
物領域を形成する工程と、 前記記第１のサイドウォールスペーサの側壁に絶縁材料
を積層し、第２のサイドウォールスペーサを形成する工
程と、 前記ゲート電極、第１および第２のサイドウォールスペ
ーサをマスクとして、前記半導体基板に前記第１の不純
物を導入し、前記第１の不純物領域よりも高い不純物濃
度を有する第２の不純物領域を形成する工程と、 その一端が前記ゲート電極の底辺下に位置するように前
記第１の不純物領域を熱処理する工程とを具備すること
を特徴とするＭＩＳ型半導体装置の製造方法。 - 【請求項１４】前記第２のサイドウォールスペーサは、
前記第１のサイドウォールスペーサの比誘電率より低い
絶縁材料を用いることを特徴とする請求項１３に記載の
ＭＩＳ型半導体装置の製造方法。 - 【請求項１５】前記第２のサイドウォールスペーサは、
シリコン酸化膜からなることを特徴とする請求項１３に
記載のＭＩＳ型半導体装置の製造方法。 - 【請求項１６】前記第１のサイドウォールスペーサは、
窒化シリコン、シリコン、酸化アルミニウム、酸化タン
タル、酸化チタン、酸化ジルコニウムおよび酸化ハフニ
ウムのいずれかの材料から選択されることを特徴とする
請求項１３に記載のＭＩＳ型半導体装置の製造方法。 - 【請求項１７】前記第１のサイドウォールスペーサは、
膜厚が一定な薄膜を用いて形成することを特徴とする請
求項１３に記載のＭＩＳ型半導体装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
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2002
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