KR102200928B1 - 낮은 기생 커패시턴스 성분을 갖는 트랜지스터와 이의 제조 방법 - Google Patents

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Abstract

게이트 라스트 공정을 이용하여 필드 효과 트랜지스터를 제조하는 방법은 엘리베이티드 소스와 엘리베이티드 드레인의 사이에 형성되고, 메탈 게이트를 둘러싸고 있는 높은-k 유전체를 포함하는 상기 필드 효과 트랜지스터를 제공하는 단계와, 상기 엘리베이티드 소스의 상부 표면까지 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함하고, 상기 CMP 공정에 따라, 상기 메탈 게이트의 높이는 상기 엘리베이티드 소스의 높이보다 작아진다.

Description

낮은 기생 커패시턴스 성분을 갖는 트랜지스터와 이의 제조 방법{TRANSISTOR HAVING ULTRA LOW PARASITIC CAPACITANCE COMPONENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 개념에 따른 실시 예는 게이트 라스트 공정을 이용하여 전계 효과 트랜지스터를 제조하는 기술에 관한 것으로, 특히 게이트 라스트 공정에서 발생하는 기생 커패시턴스 성분(parasitic capacitance component)을 줄일 수 있는 방법과 상기 방법에 따라 제조된 전계 효과 트랜지스터에 관한 것이다.
전계 효과 트랜지스터(field effect transistor(FET))의 미세화에 따라, 쇼트 채널 효과(short channel effect)가 발생한다. 상기 쇼트 채널 효과는, FET의 게이트(gate)의 길이가 감소함에 따라, 상기 FET의 성능을 저하시키는 여러 가지 현상들을 의미한다.
쇼트 채널 효과에 따라, FET의 누설 전류(leakage current)가 증가하고, 항복 전압(punchthrough voltage)이 감소하고, 드레인 전압이 증가함에 따라 FET에 흐르는 전류는 포화(saturate)되지 않고 계속 증가한다. 예컨대, 상기 쇼트 채널 효과는 소스와 드레인 사이의 거리가 공정 미세화에 따라 점점 가까워짐으로써 나타날 수 있다.
쇼트 채널 효과를 개선하기 위해, 높은-k 유전체(high-k dielectric)와 메탈 게이트(metal gate)를 포함하는 FET가 개발되고 사용되고 있다.
본 발명이 이루고자 하는 기술적인 과제는 높은-k 유전체와 메탈 게이트를 사용하는 게이트 라스트 공정에서 발생하는 큰 기생 커패시턴스 성분을 줄일 수 있는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적인 과제는 마스크(mask)를 추가하거나 기존 공정 순서를 변화시키지 않고도 이전 공정에서 형성된 엘리베이티드 소스와 엘리베이티드 드레인을 CMP 공정의 스토퍼(stopper)로 이용하여 메탈 게이트의 높이를 물리적으로 작게 형성하고 사이드월 층들과 높은-k 유전체를 낮은-k 유전체로 대체하여 기생 커패시턴스 성분을 줄일 수 있는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 게이트 라스트 공정을 이용하여 제조된 필드 효과 트랜지스터는 반도체 기판의 위(over)에 형성된 높은-k 유전체와, 상기 높은-k 유전체의 위(over)에 형성된 메탈 게이트와, 상기 반도체 기판 내에 형성된 소스의 위(over)에 형성된 엘리베이티드 소스와, 상기 엘리베이티드 소스와 상기 메탈 게이트 사이에 형성된 낮은-k 유전체를 포함한다.
상기 엘리베이티드 소스와 상기 낮은-k 유전체 사이에 형성된 중간 층을 더 포함하고, 상기 중간 층의 유전율은 상기 낮은-k 유전체의 유전율과 같거나 크다.
상기 엘리베이티드 소스의 높이는 상기 메탈 게이트의 높이보다 크다.
상기 필드 효과 트랜지스터는 상기 반도체 기판과 상기 높은-k 유전체 사이에 형성된 게이트 산화물을 더 포함하고, 상기 낮은-k 유전체와 상기 게이트 산화물은 동일한 물질로 형성된다. 상기 메탈 게이트의 양 측면들에는 상기 높은-k 유전체가 존재하지 않는다.
본 발명의 실시 예에 따른 반도체 장치는 상기 필드 효과 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 게이트 라스트 공정을 이용하여 필드 효과 트랜지스터를 제조하는 방법은 엘리베이티드 소스와 엘리베이티드 드레인의 사이에 형성되고, 메탈 게이트를 둘러싸고 있는 높은-k 유전체를 포함하는 상기 필드 효과 트랜지스터를 제공하는 단계와, 상기 엘리베이티드 소스의 상부 표면까지 화학적 기계적 연마(CMP) 공정을 수행하는 단계를 포함하고, 상기 CMP 공정에 따라, 상기 메탈 게이트의 높이는 상기 엘리베이티드 소스의 높이보다 작아진다.
상기 방법은 상기 엘리베이티드 소스와 상기 메탈 게이트의 사이에 형성된 제1 높은-k 유전체와, 상기 엘리베이티드 드레인과 상기 메탈 게이트의 사이에 형성된 제2 높은-k유전체를 에칭 공정을 통해 제거하여 제1틈(opening)과 제2틈을 생성하는 단계와, 상기 제1틈과 상기 제2틈에 낮은-k 유전체를 채우는(fill) 단계를 더 포함한다.
상기 필드 효과 트랜지스터가 상기 엘리베이티드 소스와 상기 제1 높은-k 유전체 사이에 형성된 제1중간 층과, 상기 엘리베이티드 드레인과 상기 제2 높은-k 유전체 사이에 형성된 제2중간 층을 더 포함할 때, 상기 제1중간 층과 상기 제2중간 층의 유전율은 상기 낮은-k 유전체의 유전율과 같거나 크다.
실시 예에 따라 상기 낮은-k 유전체는 증착 공정(deposition process)을 통해 상기 제1틈과 상기 제2틈에 채워진다.
다른 실시 예에 따라 상기 낮은-k 유전체는 ILD(interlayer dielectric) 공정을 통해 상기 제1틈과 상기 제2틈에 채워진다.
상기 방법은, 상기 제1틈과 상기 제2틈을 생성을 생성하기 위해, 상기 엘리베이티드 소스와 상기 제1 높은-k 유전체 사이에 형성된 제1사이드월 스페이서, 및 상기 엘리베이티드 드레인과 상기 제2 높은-k 유전체 사이에 형성된 제2사이드월 스페이서를 상기 에칭 공정을 이용하여 제거하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 상기 방법에 따라 제조된 상기 필드 효과 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 게이트 라스트 공정을 이용하여 제조된 전계 효과 트랜지스터는 마스크를 추가하거나 기존 공정 순서의 변화 없이 CMP 공정을 수행할 때 엘리베이티드 소스와 엘리베이티드 드레인은 상기 CMP 공정의 스토퍼로 사용할 수 있으므로, 메탈 게이트의 높이를 기존의 FET의 메탈 게이트의 높이보다 낮게할 수 있는 효과가 있다. 상기 메탈 게이트의 높이가 낮아짐에 따라 물리적으로 기생 커패시터 성분을 감소시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 게이트 라스트 공정을 이용하여 제조된 전계 효과 트랜지스터는 사이드월 층들과, 메탈 게이트의 양 측면들에 형성된 높은-k 유전체를 낮은-k 유전체로 대체할 수 있으므로 기생 커패시턴스 성분을 더 줄일 수 있는 효과가 있다.
본 발명의 실시 예에 따른 게이트 라스트 공정을 이용하여 제조된 전계 효과 트랜지스터는 기생 커패시턴스 성분을 구조적으로 감소시킬 수 있으므로 AC 특성을 개선할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 전계 효과 트랜지스터(field effect transistor(FET))의 제조 방법을 설명하기 위한 화학적 기계적 연마(chemical mechanical planarization(CMP)) 공정 전의 상기 FET의 단면도를 나타낸다.
도 2는 CMP 공정 후의 상기 FET의 단면도를 나타낸다.
도 3은 사이드월 스페이서(sidewall spacer)를 제거한 후의 상기 FET의 단면도를 나타낸다.
도 4는 높은-k 유전체를 제거한 후의 상기 FET의 단면도를 나타낸다.
도 5는 낮은-k 유전체를 증착(deposition) 후의 상기 FET의 단면도를 나타낸다.
도 6은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 일 실시 예를 설명하는 플로우차트이다.
도 7은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 다른 실시 예를 설명하는 플로우차트이다.
도 8은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 또 다른 실시 예를 설명하는 플로우차트이다.
도 9는 본 발명의 실시 예에 따른 FET를 포함하는 반도체 칩과, 상기 반도체 칩을 포함하는 반도체 장치의 실시 예들을 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
반도체 제조에 있어서, 낮은-k 유전체(low-κ dielectric)는 이산화 규소 (silicon dioxide(SiO2))보다 상대적으로 낮은 유전율(dielectric constant)을 갖는 물질(material)을 의미한다. 또한, 높은-k 유전체(high-κ dielectric)는 SiO2보다 상대적으로 높은 유전율을 갖는 물질을 의미한다. 실리콘 칩들(silicon chips)에서 사용되는 절연체(insulating material)인 SiO2의 유전율은 3.9이다.
도 1은 본 발명의 실시 예에 따른 전계 효과 트랜지스터(field effect transistor(FET))의 제조 방법을 설명하기 위한 화학적 기계적 연마(chemical mechanical planarization(CMP)) 공정 전의 상기 FET의 단면도를 나타낸다.
도 1은 게이트 라스트 공정(gate last process)의 게이트 스택 단계(gate stack step)에서 제조된 전계 효과 트랜지스터(FET; 100A)의 단면도를 나타낸다.
FET(100A)는 반도체 기판(110)의 내부에 형성된 소스(또는 소스 영역; 112-1)와 드레인(또는 드레인 영역; 112-2)을 포함한다.
엘리베이티드 소스(또는 엘리베이티드 소스 영역; 114-1)는 소스(112-1)의 위(on)에 형성되고, 엘리베이티드 드레인(또는 엘리베이티드 드레인 영역; 114-2)는 드레인(112-2)의 위(on)에 형성된다.
엘리베이티드 소스(114-1)와 높은-k 유전체(122) 사이에는 (수직) 중간 층 (116-1)과 (수직) 사이드월 스페이서(118-1)가 형성되고, 엘리베이티드 드레인 (114-2)과 높은-k 유전체(122) 사이에는 (수직) 중간 층(116-2)과 (수직) 사이드월 스페이서(118-2)가 형성된다.
엘리베이티드 소스(114-1)는 높이 올린 소스(raised source)를 의미할 수 있고, 엘리베이티드 드레인(114-2)은 높이 올린 드레인(raised drain)을 의미할 수 있다.
소스 영역과 드레인 영역의 전부 또는 일부가 채널(channel)의 위(above)에 형성될 때, 상기 소스 영역과 상기 드레인 영역은 높이 올린(또는 엘리베이티드) 소스 영역과 높이 올린(또는 엘리베이티드) 드레인 영역으로 언급(refer)될 수 있다.
엘리베이티드 소스(114-1)와 엘리베이티드 드레인(114-2)을 포함하는 FET (100A~100E)는 스케일된 서브마이크론 트랜지스터들(scaled submicron transistors)의 쇼트 채널(short channel) 효과와 드레인-유기 장벽 감소(drain-induced barrier lowering(DIBL)) 효과를 감소시키거나 제거할 수 있다.
반도체 기판(110)의 위(on)에 게이트 산화물(gate oxide) 또는 게이트 유전체(gate dielectric; 120)가 형성된다.
메탈 버퍼 층(124)이 형성되지 않을 때, 높은-k 유전체(122)는 메탈 게이트 (126)의 바닥과 양 측면들을 감싸도록 형성될 수 있다. 메탈 버퍼 층(124)이 형성될 때, 메탈 버퍼 층(124)은 높은-k 유전체(122)와 메탈 게이트(126) 사이에 형성될 수 있다. 실시 예에 따라, 메탈 게이트(126)는 폴리-실리콘(poly-silicon)으로 대체될 수도 있다.
메탈 버퍼 층(124)의 물질은 FET의 타입(예컨대, n-type FET 또는 p-type FET)에 따라 변경될 수 있고, 메탈 버퍼 층(124)의 개수도 상기 FET의 타입에 따라 변경될 수 있다. 상술한 바와 같이, 메탈 버퍼 층(124)은 구현될 수도 있고 구현되지 않을 수도 있다.
도 1에는 설명의 편의를 위해, 각 구성 요소(112-1, 112-2, 114-1, 114-2, 116-1, 116-2, 118-1, 118-2, 122, 124, 및 126)가 형성된 이후의 단면도를 도시하므로, 구성 요소들(112-1, 112-2, 114-1, 114-2, 116-1, 116-2, 118-1, 118-2, 122, 124, 및 126)의 형성(또는 제조) 순서는 제조자에 따라 다양하게 변경될 수 있다. 도 1에 도시된 바와 같이, 엘리베이티드 소스(114-1)의 높이(H1)는 메탈 게이트(126)의 높이(H3)보다 작을 수 있다.
도 2는 CMP 공정 후의 상기 FET의 단면도를 나타낸다.
도 2의 FET(100B)를 참조하면, CMP 공정은 엘리베이티드 소스(114-1)와 엘리베이티드 드레인(114-2) 각각의 상부 표면까지 수행된다. 즉, 엘리베이티드 소스 (114-1)와 엘리베이티드 드레인(114-2) 각각은 CMP 공정의 스토퍼(stopper)의 기능을 수행할 수 있다.
CMP 공정에 따라, 엘리베이티드 소스(114-1)의 높이(H1)와 엘리베이티드 드레인(114-2)의 높이(H1)는 동일하게 형성될 수 있다.
또한, CMP 공정에 따라 메탈 게이트(126)의 높이(H2)는 엘리베이티드 소스 (114-1)의 높이(H1)보다 작게 구현될 수 있다. 메탈 게이트(126)의 높이(H2)가 엘리베이티드 소스(114-1)의 높이(H1)보다 작게 구현됨에 따라, 도 1에 도시된 메탈 게이트(126)의 높이(H3)가 엘리베이티드 소스(114-1)의 높이(H1)보다 크게 구현될 때보다 물리적으로 기생 커패시턴스 성분은 감소한다.
도 3은 사이드월 스페이서(sidewall spacer)를 제거한 후의 상기 FET의 단면도를 나타낸다.
도 3의 FET(100C)를 참조하면, 각 사이드월 스페이서(118-1과 118-2)는 에칭 공정(etching process)를 통해 제거(remove)된다.
도 4는 높은-k 유전체를 제거한 후의 상기 FET의 단면도를 나타낸다.
도 4의 FET(100D)를 참조하면, 높은-k 유전체(122) 중에서 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체는 에칭 공정을 통해 제거된다. 이때, 게이트 산화물(120)의 양 측면들도 상기 에칭 공정을 통해 제거된다.
도 3과 도 4에서는 설명의 편의를 위해, 각 사이드월 스페이서(118-1과 118-2)가 제거된 후, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체가 에칭 공정를 통해 제거되는 순서로 도시되어 있으나, 실시 예들에 따라 각 사이드월 스페이서(118-1과 118-2) 보다 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체가 먼저 제거될 수고 있고, 각 사이드월 스페이서(118-1과 118-2)와 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체가 거의 동시에 제거될 수도 있다.
도 5는 낮은-k 유전체를 증착(deposition) 후의 상기 FET의 단면도를 나타낸다.
도 5의 FET(100E)를 참조하면, 사이드월 스페이서들(118-1과 118-2)과, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체가 제거된 후 생성된 틈들 (openings)에 낮은-k 유전체(128-1과 128-2)가 증착 공정(deposition process)을 통해 채워진다.
즉, 사이드월 스페이서들(118-1과 118-2)과, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체는 낮은-k 유전체(128-1과 128-2)로 대체된다. 예컨대, 낮은-k 유전체(128-1과 128-2)는 SiO2일 수 있다.
각 중간 층(116-1과 116-2)의 유전율(dielectric constant)은 낮은-k 유전체(128-1과 128-2)의 유전율과 같거나 클 수 있다. 예컨대, 각 중간 층(116-1과 116-2)은 SiO2일수 있다.
사이드월 스페이서들(118-1과 118-2)과, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체가 낮은-k 유전체(128-1과 128-2)로 대체됨에 따라, 기생 커패시컨스 성분은 상당히 감소할 수 있다.
사이드월 스페이서들(118-1과 118-2)과, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체를 낮은-k 유전체(128-1과 128-2)로 대체하는 공정은 후공정 (back end process) 바로 직전에 수행되므로, 도 4에 도시된 구조를 갖는 FET (100D)는 DC 특성을 그대로 유지하면서 AC 특성만을 개선할 수 있는 효과가 있다.
실시 예에 따라, 사이드월 스페이서들(118-1과 118-2)과, 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체를 낮은-k 유전체(128-1과 128-2)로 대체하는 공정은 ILD(inter layer dielectric)에서 수행될 수 있다.
도 6은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 일 실시 예를 설명하는 플로우차트이다.
도 1부터 도 6을 참조하면, 도 1에 도시된 FET(100A)가 제공된다(S110).
엘리베이티드 소스(114-1)를 CMP 스토퍼로 이용하여, 도 2에 도시된 바와 같이 FET(100B)에 대한 CMP 공정이 수행된다(S120). 즉 엘리베이티드 소스(114-1)의 상부 표면까지 CMP 공정이 수행된다(S120). 상기 CMP 공정에 따라 메탈 게이트 (126)의 높이(H2) 또는 게이트 스택의 높이는 도 1에 도시된 메탈 게이트(126)의 높이(H3) 또는 게이트 스택의 높이보다 낮아진다.
도 4에 도시된 FET(100D)와 같이 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체와 게이트 산화물(120)의 양 측면들이 에칭 공정을 통해 제거된다(S130). 도 5에 도시된 FET(100E)와 같이 상기 에칭 공정을 통해 형성된 틈들에 낮은-k 유전체(128-1과 128-2)가 증착 공정을 통해 채워진다(S140).
도 7은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 다른 실시 예를 설명하는 플로우차트이다. 도 6과 도 7을 참조하면, 사이드월 스페이서들(118-1과 118-2)이 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체보다 먼저 제거될 수 있다(S125).
도 8은 본 발명의 실시 예에 따른 FET를 제조하는 방법의 또 다른 실시 예를 설명하는 플로우차트이다. 도 6과 도 8을 참조하면, 사이드월 스페이서들(118-1과 118-2)이 메탈 게이트(126)의 양 측면들에 형성된 높은-k 유전체보다 나중에 제거될 수 있다(S135).
도 1부터 도 8을 참조하여 설명된 전계 효과 트랜지스터를 제조하는 방법은 2D 평면(planar) FET를 제조하는 방법뿐만 아니라 3D FinFET을 제조하는 방법에도 적용될 수 있다.
도 9는 본 발명의 실시 예에 따른 FET를 포함하는 반도체 칩과, 상기 반도체 칩을 포함하는 반도체 장치의 실시 예들을 나타낸다.
반도체 웨이퍼(200)는 도 1부터 도 8을 통해 설명된 제조 방법을 이용하여 제조될 수 있다. 반도체 웨이퍼(200)는 복수의 칩들(100)을 포함한다.
각 반도체 칩(100)은 다양한 반도체 장치들에 사용될 수 있다. 예컨대, 반도체 칩(100)은 CPU(210), 애플리케이션 프로세서(220), 메모리(230), 및 로직 회로 (240), 등에 사용될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A~100E; 전계 효과 트랜지스터
114-1; 엘리베이티드 소스
114-2; 엘리베이티드 드레인
116-1과 116-2; 중간 층
118-1과 118-2; 사이드월 스페이서
120; 게이트 산화물
122; 높은-k 유전체
124; 메탈 버퍼 층
126; 메탈 게이트
128-1과 128-2; 낮은-k 유전체

Claims (10)

  1. 게이트 라스트 공정을 이용하여 제조된 필드 효과 트랜지스터에 있어서,
    반도체 기판의 상면 상에 제공되는 메탈 게이트;
    상기 반도체 기판의 위에 형성되고, 상기 메탈 게이트의 바닥면 및 측면들을 둘러싸는 높은-k 유전체(high-k dielectric);
    상기 반도체 기판 내에 형성된 소스 영역의 위에 형성된 엘리베이티드 소스 (elevated source);
    상기 엘리베이티드 소스와 상기 메탈 게이트 사이에 형성된 낮은-k 유전체 (low-k dielectric);
    상기 높은-k 유전체와 상기 메탈 게이트 사이의 금속 버퍼층; 및
    상기 반도체 기판과 상기 높은-k 유전체 사이에 형성된 게이트 산화물을 포함하되,
    상기 낮은-k 유전체와 상기 게이트 산화물은 동일한 물질로 형성되는 필드 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 엘리베이티드 소스와 상기 낮은-k 유전체 사이에 형성된 중간 층을 더 포함하고,
    상기 중간 층의 유전율은 상기 낮은-k 유전체의 유전율과 같거나 큰 필드 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 엘리베이티드 소스의 높이는 상기 메탈 게이트의 높이보다 큰 필드 효과 트랜지스터.
  4. 제1항에 있어서,
    상기 낮은-k 유전체는 실리콘 산화물(SiO2)을 포함하는 필드 효과 트랜지스터.
  5. 게이트 라스트 공정을 이용하여 필드 효과 트랜지스터를 제조하는 방법에 있어서,
    기판 상에서 엘리베이티드 소스와 엘리베이티드 드레인의 사이에 형성되고, 상기 기판의 위에 형성된 게이트 산화물 상에서 메탈 게이트의 바닥면 및 양측면들을 둘러싸고 있는 높은-k 유전체를 포함하는 상기 필드 효과 트랜지스터를 제공하는 단계;
    상기 엘리베이티드 소스와 상기 메탈 게이트의 사이에 형성된 높은-k 유전체의 제1 부분과 상기 엘리베이티드 드레인과 상기 메탈 게이트의 사이에 형성된 높은-k유전체의 제2 부분을 제거하여 제1틈(opening)과 제2틈을 생성하는 단계;
    상기 제1틈과 상기 제2틈에 낮은-k 유전체를 채우는(fill) 단계; 및
    상기 엘리베이티드 소스의 상부 표면까지 화학적 기계적 연마(chemical mechanical planarization(CMP)) 공정을 수행하는 단계를 포함하고,
    상기 CMP 공정에 따라, 상기 메탈 게이트의 높이는 상기 엘리베이티드 소스의 높이보다 작아지는 필드 효과 트랜지스터를 제조하는 방법.
  6. 삭제
  7. 제5항에 있어서,
    상기 필드 효과 트랜지스터가 상기 엘리베이티드 소스와 상기 높은-k 유전체의 상기 제1 부분 사이에 형성된 제1중간 층과, 상기 엘리베이티드 드레인과 상기 높은-k 유전체의 상기 제2 부분 사이에 형성된 제2중간 층을 더 포함할 때,
    상기 제1중간 층과 상기 제2중간 층의 유전율은 상기 낮은-k 유전체의 유전율과 같거나 큰 필드 효과 트랜지스터를 제조하는 방법.
  8. 제5항에 있어서,
    상기 낮은-k 유전체는 증착 공정(deposition process)을 통해 상기 제1틈과 상기 제2틈에 채워지는 필드 효과 트랜지스터를 제조하는 방법.
  9. 제5항에 있어서,
    상기 낮은-k 유전체는 ILD(interlayer dielectric) 공정을 통해 상기 제1틈과 상기 제2틈에 채워지는 필드 효과 트랜지스터를 제조하는 방법.
  10. 제5항에 있어서,
    상기 제1틈과 상기 제2틈을 생성을 생성하기 위해, 상기 엘리베이티드 소스와 상기 높은-k 유전체의 상기 제1 부분 사이에 형성된 제1사이드월 스페이서, 및 상기 엘리베이티드 드레인과 상기 높은-k 유전체의 상기 제2 부분 사이에 형성된 제2사이드월 스페이서를 제거하는 단계를 더 포함하는 필드 효과 트랜지스터를 제조하는 방법.
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