TWI413170B - 半導體元件結構及其製程 - Google Patents

Description

半導體元件結構及其製程

本發明係關於一種半導體元件結構及其製程，特別是關於一種以氮化鉿鉬為閘極或電容電極之半導體元件。

互補式金屬－氧化物－半導體(Complementary Metal－Oxide－Semiconductor，CMOS)是一種積體電路元件，其包含P型金屬氧化物半導體(P－channel MOSFET)和N型金屬氧化物半導體N－channel MOSFET)元件，由於P型金屬氧化物半導體與N型金屬氧化物半導體在特性上為互補性，因此稱為互補式金屬氧化物半導體。互補式金屬氧化物半導體可用來製作微處理器(microprocessor)，微控制器(microcontroller)，靜態隨機存取記憶體(SRAM)與其他數位邏輯電路。互補式金屬氧化物半導體具有只有在電晶體需要切換啟閉時才需耗能的優點，因此非常省電且發熱少。

設計上，P型金屬氧化物半導體與N型金屬氧化物半導體各自具有不同的臨界電壓(threshold voltage)。而不同的臨界電壓主要由閘極與通道材料的功函數(work function)之間的差異來決 定。使用金屬閘極時，必須考量多方面的需求。對於互補式金屬氧化物半導體的製作，金屬閘極的費米能階(Fermi level)最好是在矽的帶隙中間值(mid gap)附近，才能同時簡易地調配P型金屬氧化物半導體與N型金屬氧化物半導體的臨界電壓。就目前的技術而言，通常是經由兩種分別作為閘極材料的不同的金屬來達成調整電壓的目的。由於需要形成兩種不同的金屬層作為閘極材料，習知方式通常都是分別形成所需的兩種金屬層。例如：先在基底上全面性地形成第一閘極材料層，再藉由定義一圖案化硬遮罩執行選擇性蝕刻，然後再將蝕刻產生的空間中填入第二閘極材料層，最後平坦化第一閘電極材料層與第二閘電極材料層的表面完成兩種不同金屬層的製作。

又或者如以下此方式：先將一犧牲層全面性地形成在基底上，再選擇性移除犧牲層以填入第一閘極材料層，然後再完全移除犧牲層以填入第二閘極材料層，於是完成兩種不同金屬層的製作。

無論是上述的哪一種方式，都必須在基底上使用選擇性蝕刻，以各自形成決定P型金屬氧化物半導體與N型金屬氧化物半導體臨界電壓之不同金屬層。很明顯地，先形成第一閘極材料層，蝕刻後再形成第二閘極材料層的概念是一種既複雜又繁瑣的步驟。因此需要一種新穎的材料配合簡便的製程來形成具有不同功函數之電晶體。

此外，電容亦是一種現今大量使用的積體電路元件，其可以和MOS電晶體組成一DRAM元件，電容的基本結構是由上、下電極和一介電層所構成，目前所使用的上、下電極材料例如：鎢、鋁、鈦、釕(Ru)等，為了縮小元件體積，介電層一般使用高介電常數(high－k)的材料，如氮氧化矽鉿(HfSiON)或氧化鈦(TiO₂ )，然而由於材料上的異質性，使得介電層和電極之間貼合度不佳，在製造過程中常會有下電極與介電層之間發生剝落(peeling)的問題。因此需要一種新穎的材料解決介電層和電極之間貼合度的問題。

因此本發明提供一種新穎的材料配合既簡單又方便的方法來形成具有不同功函數之電晶體，此外利用前述之材料來製作電容的電極，能夠有效解決high－k介電層和電極之間貼合度的問題。

本發明之一較佳實施例係提供一種製作電晶體的方法，此方法之基底具有第一摻雜井、第二摻雜井，且第一摻雜井和第二摻雜井之間具有淺溝渠絶緣。另外，形成第一電晶體閘極位於該第一摻雜井上方，第二電晶體閘極位於第二摻雜井上方，其中該第一電晶體閘極以及第二電晶體閘極之材料包含氮化鉿鉬(HfMoN)，此外氮化鉿鉬中可以選擇性地加入摻質，接著，分別形成第一源極/汲極摻雜區以及第二源極/汲極摻雜區於第一電晶體 閘極以及第二電晶體閘極之兩側。

本發明之一較佳實施例係提供一種電晶體的結構，此結構包含一基底包含有一第一摻雜井、一第二摻雜井和一淺溝隔離結構。一第一電晶體和一第二電晶體分別位於第一摻雜井和第二摻雜井之表面，其中第一電晶體包含一第一電晶體閘極、一側壁子、一第一源極/汲極摻雜區與第一電晶體閘極相鄰，第二電晶體包含一第二電晶體閘極、一側壁子、一第二源極/汲極摻雜區與第二電晶體閘極相鄰。此外，第一電晶體閘極包含一閘極介電層位於基底之表面、一氮化鉿鉬層位於閘極介電層之表面、一金屬層位於該氮化鉿鉬層之表面以及一介電層，位於金屬層之表面。第二電晶體閘極包含一閘極介電層位於基底之表面、一氮化鉿鉬層位於閘極介電層之表面、一金屬層位於該氮化鉿鉬層之表面以及一介電層，位於金屬層之表面。其中以上所述之氮化鉿鉬層內可以選擇性地包含摻質，此外前述之金屬層可依不同需求，選擇性地形成。

本發明之較佳實施例亦提供一電容結構，包含：一下電極，包含一導電材料、一電容介電層，設於下電極上以及一上電極設於電容介電層上，其中上電極包含一第一氮化鉿鉬金屬化合物，第一氮化鉿鉬金屬化合物之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ ＋y₁ ＋z₁ ＝1，x₁ ≠0，y₁ ≠0，z₁ ≠0。

本發明之較佳實施例係提供另一電容結構，包含：一半導體基底、一深溝渠位於基底中，其中深溝渠以一氮化鉿鉬金屬化合物填滿，其中氮化鉿鉬金屬化合物之代表式為Hf_x Mo_y N_z ，其中x＋y＋z＝1，且x≠0，y≠0，z≠0以及一電容介電層，介於該基底和該氮化鉿鉬金屬化合物之間。

本發明之較佳實施例係提供另一電容結構之製作方法，包含：首先，提供一基底，其次於基底上形成一第一氮化鉿鉬金屬化合物，其代表式為Hf_x Mo_y N_z ，其中x＋y＋z＝1，且x≠0，y≠0，z≠0，然後，於第一氮化鉿鉬金屬化合物上，形成一電容介電層，接著，於電容介電層上，形成一第二氮化鉿鉬金屬化合物，第二氮化鉿鉬金屬化合物之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ ＋y₁ ＋z₁ ＝1，x₁ ≠0，y₁ ≠0，z₁ ≠0，最後，定義第一氮化鉿鉬金屬化合物、電容介電層和該第二氮化鉿鉬金屬化合物之圖案，以完成該電容。

本發明提供一種半導體元件的製程方法，例如一種電晶體的製程方法，其中包含形成P型金屬氧化物半導體、N型金屬氧化物半導體以及互補式金屬氧化物半導體之方法。

請參考第1至第5圖，其繪示本發明第一較佳實施例之電晶體製作方法示意圖。

如第1圖所示，首先提供一基底10，包含有一第一摻雜井12、一第二摻雜井14和絕緣材質構成的一淺溝隔離結構16，接著，在基底10表面形成一閘極介電層18。其中，基底10可為P型矽基底、N型矽基底或是矽覆絕緣(SOI)基底。閘極介電層18通常可包含氧化物、氮化物、氮氧化物或高介電常數材料。於本發明之較佳實施例，閘極介電層18可以為氮化矽、氮氧矽化物、氮氧化矽鉿(HfSiON)、二氧化鋯(ZrO₂ )或是二氧化鉿(HfO₂ )。

然後，於閘極介電層18上形成一氮化鉿鉬金屬化合物，如一氮化鉿鉬(HfMoN)層20，其中形成氮化鉿鉬層20之方法包含以共濺鍍物理氣相沈積法(co－sputtering physical vapor deposition)、化學氣相沉積法(chemical vapor deposition)或是原子層沉積法(Atomic Layer Deposition)，在含氮氣環境中形成氮化鉿鉬層20。以共濺鍍物理氣相沈積法為例，分別以鉿、鉬為靶材，在含氮的環境下，使用具有50W~500W的能量之氬離子轟擊鉿、鉬靶材，即可在閘極介電層18之表面上形成氮化鉿鉬層20。此外，本發明亦可以鉿鉬合金為靶材以傳統濺鍍法來形成氮化鉿鉬層20，在形成氮化鉿鉬層20的過程中，可以控制操作條件，調配鉿和鉬的比例，以調整氮化鉿鉬層的功函數。

然後，如第2圖所示，形成一光阻22覆蓋部分的氮化鉿鉬層20，其中被光阻22覆蓋的部分係位於第二摻雜井14之正上方， 接著，對第一摻雜井12之正上方的氮化鉿鉬層20進行離子佈植製程，形成氮化鉿鉬層20a。植入的摻質可以為氮、矽、鍺、鉬、鉿或是其它可以改變功函數的摻質，其目的在於調整第一摻雜井12之正上方的氮化鉿鉬層20的功函數。此外，植入摻質的方法並不限於離子佈植製程，亦可以使用擴散法。再者，若植入摻質為氮時，亦可以使用電漿氮化製程(plasma nitridation)。然後，移除光阻22。

如第3圖所示，於氮化鉿鉬層20、20a全面形成一金屬層25，其中此金屬層25包含選自氮化鉿(HfN)、氮化鉬(MoN)、氮化鈦、氮化鉭、氮化鎢、鎢、鋁、氮化鋁、鉑與金所成組成之群組。值得注意的是：依據不同的產品要求，亦可選擇省略形成金屬層25此一步驟。接著，形成一介電層28覆蓋於金屬層25，此介電層材料可以是氧化矽或是氮化矽，但若選擇省略前述之形成金屬層25的步驟，介電層28則會覆蓋於氮化鉿鉬層20、20a。

然後，如第4圖所示，以曝光顯影方式蝕刻部分介電層28、金屬層25、氮化鉿鉬層20、20a以及閘極介電層18，形成一第一電晶體閘極24以及一第二電晶體閘極26。

如第5圖所示，分別於第一電晶體閘極24和第二電晶體閘極26的側壁上形成側壁子30，以及分別第一電晶體閘極24和第二電晶體閘極26之兩側的基底10內形成第一源極/汲極摻雜區32 以及第二源極/汲極摻雜區34，其中第一源極/汲極摻雜區32以及第二源極/汲極摻雜區34可以包含口袋型摻雜區(Halo implantation)、輕摻雜區(LDD)，此時第一電晶體36和第二電晶體38已製作完成，於本發明之較佳實施例中，第一電晶體36可以為PMOS或是NMOS，第二電晶體38可以為PMOS或是NMOS。

如第6圖所示，於第一電晶體36和第二電晶體38上形成一層間介電層40，再利用蝕刻以及沉積製程於層間介電層40中形成複數個接觸插塞42，分別電連接第一源極/汲極摻雜區32以及第二源極/汲極摻雜區34，其中形成接觸插塞42之方式可以為原子沉積法(ALD)、物理氣相沈積法或是化學氣相沉積法。此外，接觸插塞42之材料包含鈦、氮化鈦、鎢與銅。

以下將敘述本發明之第二較佳實施例之電晶體製作方法，為了方便說明，第二較佳實施例中的相同功能之元件其標號與第一較佳實施例中的標號相同。第二較佳實施例之電晶體製作方法其過程大致和第一較佳實施例之電晶體製作方法相同，其不同處在於在第二較佳實施例中分別對位於第一摻雜井12之正上方的氮化鉿鉬層20和位於第二摻雜井14之正上方的氮化鉿鉬層20皆植入摻質。

下文敘述中，第二較佳實施例中與第一較佳實施例步驟相同的部分皆沿用第一較佳實施例之製作方法示意圖。

如第7圖所示，先提供一基底10包含有一第一摻雜井12、一第二摻雜井14和絕緣材質構成的一淺溝隔離結構16，接著，在基底表面形成一閘極介電層18於基底10之表面，然後於閘極介電層18上形成一形成一氮化鉿鉬金屬化合物，如氮化鉿鉬(HfMoN)層20。

如第8圖所示，形成一光阻22覆蓋位於第二摻雜井14之正上方的氮化鉿鉬層20，接著，對覆蓋於第一摻雜井12之正上方的氮化鉿鉬層20植入摻質，形成氮化鉿鉬層20a，植入的摻質可以為氮、矽、鍺、鉬、鉿或是其它可以改變功函數的摻質。然後，移除光阻22。

如第9圖所示，形成一光阻23覆蓋位於第一摻雜井12之正上方的氮化鉿鉬層20，接著，對覆蓋第二摻雜井14之正上方的氮化鉿鉬層20植入摻質，形成氮化鉿鉬層20b，植入的摻質可以為氮、矽與鍺。然後，移除光阻23。第9圖所示之步驟即為第二較佳實施例與第一較佳實施例之不同之處。

接著後續步驟皆與第一較佳實施例相同，如第10圖所示，於氮化鉿鉬層20a、20b上全面形成一金屬層25，其中此金屬層25包含選自氮化鉿(HfN)、氮化鉬(MoN)、氮化鈦、氮化鉭、氮化鎢、鎢、鋁、氮化鋁、鉑與金所成組成之群組。值得注意的是：依據 不同的產品要求，亦可選擇省略形成金屬層25此一步驟。接著，形成一介電層28覆蓋於金屬層25，此介電層材料可以是氧化矽或是氮化矽，但若選擇省略前述之形成金屬層25的步驟，介電層28則會覆蓋於氮化鉿鉬層20a、20b。

然後如第11圖所示，形成第一電晶體閘極24以及一第二電晶體閘極26。如第12圖所示，分別於第一電晶體閘極24和第二電晶體閘極26之側壁上形成側壁子30，以及於基底10內形成第一源極/汲極摻雜區32以及第二源極/汲極摻雜區34，此時第一電晶體36和第二電晶體38已製作完成，於本發明之較佳實施例中，第一電晶體36可以為PMOS或是NMOS，第二電晶體38可以為PMOS或是NMOS。

如第13圖所示，於第一電晶體36和第二電晶體38上形成一層間介電層40，並在層間介電層40中形成複數個接觸插塞42電連接第一源極/汲極摻雜區32以及第二源極/汲極摻雜區34。

本發明另一方面提供了第一種P型金屬氧化物半導體、N型金屬氧化物半導體以及互補式金屬氧化物半導體之結構。如第4圖所示，一基底10包含有一第一摻雜井12、一第二摻雜井14和絕緣材質構成的一淺溝隔離結構16。一第一電晶體36和一第二電晶體38分別位於第一摻雜井12和第二摻雜井14之表面，其中第一電晶體36包含一第一電晶體閘極24、一側壁子30、一第一源 極/汲極摻雜區32與第一電晶體閘極24相鄰，第二電晶體38包含一第二電晶體閘極26、一側壁子30、一第二源極/汲極摻雜區34與第二電晶體閘極26相鄰。此外，第一電晶體閘極24包含一閘極介電層18位於基底10之表面、一氮化鉿鉬金屬化合物，如一氮化鉿鉬層20a位於閘極介電層18之表面、一金屬層25位於氮化鉿鉬層20a之表面，以及一介電層28，位於金屬層25之表面。第二電晶體閘極26包含一閘極介電層18位於基底10之表面、一氮化鉿鉬金屬化合物，如一氮化鉿鉬層20位於閘極介電層18之表面、一金屬層25位於氮化鉿鉬層20之表面以及一介電層28，位於金屬層25之表面。其中以上所述之氮化鉿鉬層20內可以選擇性地包含摻質，摻質可以為氮、矽或是鍺，此外可依據不同的產品設計，亦可選擇省略以上所述之金屬層25。

本發明另一方面提供了第二種P型金屬氧化物半導體、N型金屬氧化物半導體以及互補式金屬氧化物半導體之結構。

如第12圖所示，一基底10包含有一第一摻雜井12、一第二摻雜井14和絕緣材質構成的一淺溝隔離結構16。一第一電晶體36和一第二電晶體38分別位於第一摻雜井12和第二摻雜井14之表面，其中第一電晶體36包含一第一電晶體閘極24、一側壁子30、一第一源極/汲極摻雜區32與第一電晶體閘極24相鄰，第二電晶體38包含一第二電晶體閘極26、一側壁子30、一第二源極/汲極摻雜區34與第二電晶體閘極26相鄰。此外，第一電晶體閘 極24包含一閘極介電層18位於基底10之表面、一氮化鉿鉬金屬化合物，如氮化鉿鉬層20a位於閘極介電層18之表面、一金屬層25位於氮化鉿鉬層20a之表面，以及一介電層28，位於金屬層25之表面。第二電晶體閘極26包含一閘極介電層18位於基底10之表面、一氮化鉿鉬金屬化合物，如一氮化鉿鉬層20b位於閘極介電層18之表面、一金屬層25位於氮化鉿鉬層20b之表面，以及一介電層28，位於金屬層25之表面。其中以上所述之氮化鉿鉬層20內可以選擇性地包含摻質，摻質可以為氮、矽或是鍺，此外，可依據不同的產品設計，亦可選擇省略以上所述之金屬層25。

本發明所提供之第一種和第二種半導體結構其不同處在於：第一種結構中，第一電晶體閘極24內的氮化鉿鉬層20a是在氮化鉿鉬層20形成後，又對氮化鉿鉬層20植入摻質進行了功函數調整而形成，但第二電晶體閘極26內的氮化鉿鉬層20則維持原來的組成，未如同氮化鉿鉬層20a經過功函數調整的步驟。

在第二種結構中，第一電晶體閘極24內的氮化鉿鉬層20a以及第二電晶體閘極26內的氮化鉿鉬層20b是在氮化鉿鉬層20形成後，皆又對氮化鉿鉬層20植入摻質以進行功函數調整。

本發明的優點在於，利用氮化鉿鉬所形成的金屬矽化物作為PMOS或是NMOS的閘極，再利用植入摻質來調整閘極的功函數，相較於傳統製程需要先形成第一閘極材料層，蝕刻後再形成 第二閘極材料層的方式，本發明提供了一種簡單的製程來形成具有不同臨界電壓之P型金屬氧化物半導體與N型金屬氧化物半導體。

除此之外，本發明亦提供一種電容結構之製作方法，例如是金屬－絕緣體－金屬(MIM)電容之製作方法。請參考第14圖至第15圖，其繪示本發明之電容結構之製作方法示意圖。首先，於一基底50上形成一氮化鉿鉬金屬化合物52作為下電極，其代表式為Hf_x Mo_y N_z ，其中x＋y＋z＝1，且x≠0，y≠0，z≠0，而根據本發明之較佳實施例，x：y＝1：1，而氮的含量則是依據當時形成氮化鉿鉬金屬化合物52的操作溫度和壓力所決定。形成氮化鉿鉬金屬化合物52之方式可以利用共濺鍍物理氣相沈積法、化學氣相沉積法或原子層沉積法，在含氮氣環境中形成氮化鉿鉬金屬化合物。以共濺鍍物理氣相沈積法為例，分別以鉿、鉬為靶材，並且通入氮氮的環境下，使用氬離子轟擊鉿、鉬靶材，根據本發明之較佳實施例，氮氣可以混合氬氣，以小於20%之體積流量百分比通入。此外，亦可以用鉿鉬合金作為靶材。根據不同的產品需求，氮化鉿鉬金屬化合物52之x和y比例可以作適當的調整，藉由調整x和y比例，可以將氮化鉿鉬金屬化合物52的功函數調整為適當的數值，根據本發明之較佳實施例，氮化鉿鉬金屬化合物52的功函數係介於4.1 ev至5.2 ev之間。

接著，於氮化鉿鉬金屬化合物52上形成一電容介電層54，例 如：氮氧化矽鉿(HfSiON)，之後，形成一氮化鉿鉬金屬化合物56於電容介電層54上，作為上電極，其中氮化鉿鉬金屬化合物56之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ ＋y₁ ＋z₁ ＝1，x₁ ≠0，y₁ ≠0，z₁ ≠0。而根據本發明之較佳實施例，x₁ ：y₁ ＝1：1。而氮化鉿鉬金屬化合物56之形成方式與氮化鉿鉬金屬化合物52相同，在此不再贅述，此外，x₁ 和y₁ 的比例亦可以依需求調整。另外，第二氮化鉿鉬金屬化合物54的功函數較佳介於4.1 ev至5.2 ev之間。

如第15圖所示，以微影、蝕刻製程，定義於氮化鉿鉬金屬化合物52、電容介電層54和氮化鉿鉬金屬化合物56之圖案。至此本發明之金屬－絕緣體－金屬電容58業已完成。

如第15圖所示，本發明亦提供一電容結構，例如一金屬－絕緣體－金屬電容58，其包含以下結構，一下電極，例如一氮化鉿鉬金屬化合物52、一電容介電層54，例如氮氧化矽鉿，設於氮化鉿鉬金屬化合物52上以及一上電極，例如一氮化鉿鉬金屬化合物56，設於電容介電層54上，其中氮化鉿鉬金屬化合物52之代表式為Hf_x Mo_y N_z ，其中x＋y＋z＝1，且x≠0，y≠0，z≠0，氮化鉿鉬金屬化合物56之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ ＋y₁ ＋z₁ ＝1，x₁ ≠0，y₁ ≠0，z₁ ≠0。根據本發明之較佳實施例，x：y＝1：1，x₁ ：y₁ ＝1：1，且氮化鉿鉬金屬化合物52、56的功函數較佳介於4.1 ev至5.2 ev之間。而氮的含量則是依據當時形成氮化鉿鉬金屬化合物52、56的操作溫度和壓力所決定。

此外，本發明亦提供另一種電容結構，如一金屬－絕緣體－矽(MIS)電容結構，其結構和上述之金屬－絕緣體－金屬電容58之結構的差別僅在於金屬－絕緣體－矽電容之下電極為矽基底，其餘電容介電層和上電極之材料，皆與上述之金屬－絕緣體－金屬電容58相同，在此不再贅述。

再者，本發明又再提供一種電容結構，如一溝渠式電容結構，如第16圖所示，其繪示的是一溝渠式電容結構68之示意圖，包含有一基底60，如一半導體基底、一深溝渠61位於基底60中，其中深溝渠61以一氮化鉿鉬金屬化合物66填滿、一電容介電層64，例如，氮氧化矽鉿，介於基底60和氮化鉿鉬金屬化合物66之間、除此之外，基底60內另包含一擴散區域67，作為下電極。其中氮化鉿鉬金屬化合物66之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ ＋y₁ ＋z₁ ＝1，x₁ ≠0，y₁ ≠0，z₁ ≠0，根據本發明之較佳實施例，x₁ ：y₁ ＝1：1，且氮化鉿鉬金屬化合物66的功函數較佳介於4.1 ev至5.2 ev之間。而氮的含量則是依據當時形成氮化鉿鉬金屬化合物66的操作溫度和壓力所決定。

本發明使用氮化鉿鉬金屬化合物作為電極，由於其材料性質和電容介電層的同質性較高，因此可以克服習知技術中金屬電極和電容介電層貼合度不佳的問題，避免在後續製程中金屬電極和電容介電層發生剝離的情況。

此外，本發明之氮化鉿鉬金屬化合物，亦可以使用在具有凹入式通道的半導體元件，例如，一凹入式閘極MOS電晶體。第17圖所繪示的是一凹入式閘極MOS電晶體，包含，一基底70，其上設有一凹入式閘極導電體72，其中凹入式閘極導電體72包含一氮化鉿鉬金屬化合物74、一閘極介電層76設於凹入式閘極導電體72與基底70之間、一側壁子77設於凹入式閘極導電體72兩側以及一源極/汲極摻雜區78設於凹入式閘極導電體72之兩側基底70內。其中氮化鉿鉬金屬化合物74之代表式為Hf_x Mo_y N_z ，且x＋y＋z＝1，x≠0，y≠0，z≠0。

再者，本發明之氮化鉿鉬金屬化合物，亦可以使用在鰭狀場效電晶體(FinFET)上，第18圖所繪示的是一鰭狀場效電晶體，包含，一基底80，其上設有一鰭狀結構82，其中鰭狀結構82包含氮化鉿鉬金屬化合物、一閘極介電層(圖未示)設於鰭狀結構82與基底80之間、一絶緣層86設於基底內以及一源極/汲極摻雜區88設於鰭狀結構82之兩側基底80內。其中前述之氮化鉿鉬金屬化合物之代表式為Hf_x Mo_y N_z ，且x＋y＋z＝1，x≠0，y≠0，z≠0。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

12‧‧‧第一摻雜井

14‧‧‧第二摻雜井

16‧‧‧淺溝隔離結構

18‧‧‧閘極介電層

20‧‧‧氮化鉿鉬層

20a‧‧‧氮化鉿鉬層

20b‧‧‧氮化鉿鉬層

22‧‧‧光阻

23‧‧‧光阻

24‧‧‧第一電晶體閘極

25‧‧‧金屬層

26‧‧‧第二電晶體閘極

28‧‧‧介電層

30‧‧‧側壁子

32‧‧‧第一源極/汲極摻雜區

34‧‧‧第二源極/汲極摻雜區

36‧‧‧第一電晶體

38‧‧‧第二電晶體

40‧‧‧層間介電層

42‧‧‧接觸插塞

50、60 70、80‧‧‧基底

52、56、66‧‧‧氮化鉿鉬金屬化合物

54、64‧‧‧電容介電層

58‧‧‧金屬－絕緣體－金屬電容

61‧‧‧深溝渠

67‧‧‧擴散區域

68‧‧‧深溝渠電容

72‧‧‧凹入式閘極導電體

74‧‧‧氮化鉿鉬金屬化合物

76‧‧‧閘極介電層

78、88‧‧‧源極/汲極摻雜區

77‧‧‧側壁子

82‧‧‧鰭狀結構

86‧‧‧絕緣層

第1至第6圖繪示本發明第一較佳實施例之半導體元件製作方法示意圖。

第7至第13圖繪示本發明第二較佳實施例之半導體元件製作方法示意圖。

第14圖至第15圖繪示本發明之電容結構之製作方法示意圖。

第16圖所示繪示本發明一溝渠式電容結構示意圖。

第17圖所繪示的是本發明一凹入式閘極MOS電晶體。

第18圖所繪示的是本發明一鰭狀場效電晶體。

10‧‧‧基底

12‧‧‧第一摻雜井

14‧‧‧第二摻雜井

16‧‧‧淺溝隔離結構

18‧‧‧閘極介電層

20‧‧‧氮化鉿鉬層

20a‧‧‧氮化鉿鉬層

24‧‧‧第一電晶體閘極

25‧‧‧金屬層

26‧‧‧第二電晶體閘極

28‧‧‧介電層

30‧‧‧側壁子

32‧‧‧第一源極/汲極摻雜區

34‧‧‧第二源極/汲極摻雜區

36‧‧‧第一電晶體

38‧‧‧第二電晶體

Claims (41)

1. 一種形成半導體元件之方法，包括：提供一基底，其表面具有一第一介電層；形成一氮化鉿鉬(HfMoN)層覆蓋於該第一介電層上；形成一第二介電層覆蓋於該氮化鉿鉬層表面；蝕刻該第二介電層、氮化鉿鉬層與該第一介電層，形成一閘極結構，其中該閘極結構包含該第二介電層、該氮化鉿鉬層與該第一介電層；以及於該閘極結構之一側之該基底內形成一源極/汲極摻雜區。
2. 如申請專利範圍第1項所述之一種形成半導體元件之方法，其中在形成該源極/汲極摻雜區之後，另包含：形成一層間介電層，其覆蓋該閘極結構以及該源極/汲極摻雜區；於該層間介電層內形成複數個接觸洞；以及形成一接觸插塞於各該接觸洞內。
3. 如申請專利範圍第1項所述之一種形成半導體元件之方法，其中於形成該第二介電層之前，另包含：形成一金屬層覆蓋於該氮化鉿鉬層表面，之後蝕刻該第二介電層、該氮化鉿鉬層與該第一介電層時亦會蝕刻該金屬層，以形成該閘極結構，其中該閘極結構包含該第二介電層、該金屬層、該氮化鉿鉬層與該第一介電層。
4. 如申請專利範圍第1項所述之一種0形成半體元件之方法，其中於形成該閘極結構之後，另包含：形成一側壁子於該閘極結構上。
5. 如申請專利範圍第1項所述之一種形成半導體元件之方法，其中該第一介電層包含選自氮化矽、氮氧矽化物、氮氧化矽鉿(HfSiON)、二氧化鋯(ZrO₂ )與二氧化鉿(HfO₂ )所成組成之群組。
6. 如申請專利範圍第1項所述之一種形成半導體元件之方法，其中形成該氮化鉿鉬層之方法包含選自共濺鍍物理氣相沈積法(co-sputtering physical vapor deposition)、化學氣相沉積法(chemical vapor deposition)、以及原子層沉積法(Atomic Layer Deposition)所組成之群組。
7. 如申請專利範圍第3項所述之一種形成半導體元件之方法，其中該金屬層包含選自氮化鉿(HfN)、氮化鉬(MoN)、氮化鈦、氮化鉭、氮化鎢、鎢、鋁、氮化鋁、鉑與金所成組成之群組。
8. 一種形成半導體元件之方法，包括：提供一基底，其表面具有一第一介電層；形成一氮化鉿鉬(HfMoN)層覆蓋於該第一介電層上；於該氮化鉿鉬層中植入一摻質；形成一第二介電層覆蓋於該氮化鉿鉬層表面； 蝕刻該氮化鉿鉬層以及該第一介電層，形成一閘極結構，其中該閘極結構包含該氮化鉿鉬層與該第一介電層；以及於該閘極結構之一側之該基底內形成一源極/汲極摻雜區。
9. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中在形成該源極/汲極摻雜區之後，另包含：形成一層間介電層，其覆蓋該閘極結構、該源極/汲極摻雜區；於該層間介電層內形成複數個接觸洞；以及形成一接觸插塞於各該接觸洞內。
10. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中於形成該第二介電層之前，另包含：形成一金屬層覆蓋於該氮化鉿鉬層表面，之後蝕刻該第二介電層、該氮化鉿鉬層與該第一介電層時，亦會蝕刻該金屬層，以形成該閘極結構，其中該閘極結構包含該第二介電層、該金屬層、該氮化鉿鉬層與該第一介電層。
11. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中於形成該閘極結構之後，另包含：形成一側壁子於該閘極結構上。
12. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中該第一介電層包含選自氮化矽、氮氧矽化物、氮氧化矽鉿 (HfSiON)、二氧化鋯(ZrO₂ )與二氧化鉿(HfO₂ )所成組成之群組。
13. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中形成該氮化鉿鉬層之方法包含選自共濺鍍物理氣相沈積法(co-sputteringphysical vapor deposition)以及化學氣相沉積法(chemical vapor deposition)所組成之群組。
14. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中該摻質包含選自氮、矽與鍺所組成之群組。
15. 如申請專利範圍第8項所述之一種形成半導體元件之方法，其中植入該摻質之方法包含選自離子植入法、電漿氮化處理法(plasma nitridation)與擴散法(diffusion)所組成之群組。
16. 如申請專利範圍第10項所述之一種形成半導體元件之方法，其中該金屬層包含選自氮化鉿(HfN)、氮化鉬(MoN)、氮化鈦、氮化鉭、氮化鎢、鎢、鋁、氮化鋁、鉑與金所成組成之群組。
17. 一種半導體元件結構，包含：一基底；一閘極結構，位於該基底上，該閘極結構包含：一閘極介電層直接與該基底接觸；以及一氮化鉿鉬層，位於該閘極介電層上；以及 一源極/汲極摻雜區，其與該閘極結構相鄰。
18. 如申請專利範圍第17項所述之一種半導體元件結構，其中該氮化鉿鉬層另包含一摻質。
19. 如申請專利範圍第18項所述之一種半導體元件結構，其中該摻質包含選自氮、矽與鍺所組成之群組。
20. 如申請專利範圍第17項所述之一種半導體元件結構，其中另包含一層間介電層，其覆蓋該基底、該閘極結構以及該源極/汲極摻雜區，其中該層間介電層包含複數個接觸洞，其中該等接觸洞中包含接觸插塞。
21. 如申請專利範圍第17項所述之一種半導體元件結構，其中該閘極結構另包含：一金屬層位於該氮化鉿鉬層上方。
22. 如申請專利範圍第21項所述之一種半導體元件結構，其中該閘極結構另包含：一介電層位於該金屬層上方。
23. 如申請專利範圍第17項所述之一種半導體元件結構，其中該閘極結構另包含：一介電層位於該氮化鉿鉬層上方。
24. 如申請專利範圍第17項所述之一種半導體元件結構，其中另包含：一側壁子位於該閘極結構上。
25. 如申請專利範圍第17項所述之一種半導體元件結構，其中該閘極介電層包含選自氮化矽、氮氧矽化物、氮氧化矽鉿(HfSiON)、二氧化鋯(ZrO₂ )與二氧化鉿(HfO₂ )所成組成之群組。
26. 如申請專利範圍第20項所述之一種半導體元件結構，其中該接觸插塞包含選自鈦、氮化鈦、鎢與銅所成組成之群組。
27. 如申請專利範圍第21項所述之一種半導體元件結構，其中其中該金屬層包含選自氮化鉿(HfN)、氮化鉬(MoN)、氮化鈦、氮化鉭、氮化鎢、鎢、鋁、氮化鋁、鉑與金所成組成之群組。
28. 一種電容結構，包含有：一下電極，包含一導電材料；一電容介電層，設於該下電極上；以及一上電極設於該電容介電層上，其中該上下電極包含一第一氮化鉿鉬金屬化合物，該第一氮化鉿鉬金屬化合物之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ +y₁ +z₁ =1，x₁ ≠0，y₁ ≠0，z₁ ≠0。
29. 如申請專利範圍第28項所述之電容結構，其中該導電材料為 一第二氮化鉿鉬金屬化合物，其代表式為Hf_x Mo_y N_z ，其中x+y+z=1，且x≠0，y≠0，z≠0。
30. 如申請專利範圍第29項所述之電容結構，其中該x：y=1：1。
31. 如申請專利範圍第29項所述之電容結構，其第二氮化鉿鉬金屬化合物之功函數係介於4.1 ev至5.2 ev之間。
32. 如申請專利範圍第28項所述之電容結構，其中x₁ ：y₁ =1：1。
33. 如申請專利範圍第28項所述之電容結構，其中該第一氮化鉿鉬金屬化合物之功函數係介於4.1 ev至5.2 ev之間。
34. 一種電容結構，包含有：一半導體基底；一深溝渠位於該基底中，其中該深溝渠以一氮化鉿鉬金屬化合物填滿，其中該氮化鉿鉬金屬化合物之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ +y₁ +z₁ =1，x₁ ≠0，y₁ ≠0，z₁ ≠0；以及一電容介電層，介於該基底和該氮化鉿鉬金屬化合物之間。
35. 如申請專利範圍第35項所述之電容結構，其中x₁ ：y₁ =1：1。
36. 如申請專利範圍第35項所述之電容結構，其中該氮化鉿鉬金屬化合物之功函數介於4.1 ev至5.2 ev之間。
37. 如申請專利範圍第35項所述之電容結構，其中該基底內另包含一擴散區域，作為下電極。
38. 一種電容結構之製作方法，包含有：提供一基底；於該基底上形成一第一氮化鉿鉬金屬化合物，其代表式為Hf_x Mo_y N_z ，其中x+y+z=1，且x≠0，y≠0，z≠0；於該第一氮化鉿鉬金屬化合物上，形成一電容介電層；於該電容介電層上，形成一第二氮化鉿鉬金屬化合物，該第二氮化鉿鉬金屬化合物之代表式為Hf_x1 Mo_y1 N_z1 ，且x₁ +y₁ +z₁ =1，x₁ ≠0，y₁ ≠0，z₁ ≠0；以及定義該第一氮化鉿鉬金屬化合物、該電容介電層和該第二氮化鉿鉬金屬化合物之圖案，以完成該電容結構。
39. 如申請專利範圍第38項所述之電容結構之製作方法，其中形成該第一氮化鉿鉬金屬化合物和該第二氮化鉿鉬金屬化合物之方法包含選自共濺鍍物理氣相沈積法(co-sputtering physical vapor deposition)、化學氣相沉積法(chemical vapor deposition)以及原子層沉積法(Atomic Layer Deposition)所組成之群組。
40. 如申請專利範圍第38項所述之電容結構之製作方法，其中x：y=1：1。
41. 如申請專利範圍第38項所述之電容結構之製作方法，其中x₁ ：y₁ =1：1。