KR20090083291A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20090083291A KR1020090007049A KR20090007049A KR20090083291A KR 20090083291 A KR20090083291 A KR 20090083291A KR 1020090007049 A KR1020090007049 A KR 1020090007049A KR 20090007049 A KR20090007049 A KR 20090007049A KR 20090083291 A KR20090083291 A KR 20090083291A
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고이치 마쓰모토
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소니 가부시끼 가이샤
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Abstract

반도체 장치는, 제1 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제1 트랜지스터와, 제1 도전형과는 반대의 제2 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제2 트랜지스터를 포함한다.
Figure P1020090007049
전계 효과 트랜지스터, 게이트 전극, 금속 불순물, 접속 구멍, 습식 에칭

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION PROCESS THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
본 출원은 2008년 1월 29일자로 일본 특허청에 출원된 일본 특허 출원 번호 2008-017119에 관한 기술 요지를 포함하고 있으며, 상기 특허 출원은 그 전체 내용이 발명의 일부로서 본 명세서에 원용되어 있다.
종래의 CMOS(상보형 금속 산화물 반도체)에서, 산화 실리콘막보다 높은 값의 유전율을 갖는 소위 고유전율(high-k)막이 게이트 절연막으로 사용되기 시작하고 있다. 이것은 기술 도입이 용이한 낮은 누설 전류의 제품에 사용되기 시작하고 있다(예를 들면, "55 나노미터 노드의 CMOS 로직 프로세스 기술을 실용 레벨로서 세계에서 처음으로 개발" [on line], 2005년 12월 5일, NEC Electronics, [2007년 8월 27일 검색], 인터넷＜URL: {HYPERLINK "http://www.necel.com/news/ja/archive/ 0512/0501.html", http://www.necel.com/news/ja/archive/0512/0501.html}; 및 "소비 전력을 대폭 저감한 55 나노미터 노드의 셀 베이스 IC의 수주 개시에 대하여" [on line], 2007년 1월 17일, NEC Electronics, [2007년 8월 27일 검색], 인터넷 ＜{HYPERLINK "http://www.necel.com/news/ja/archive/(0701)/ 1801.html", http: //www.necel.com/news/ja/archive /0701/1801.html}＞를 참조). 또한, 게이트 절연막에 HfSiON를 사용함으로써 일함수를 제어하는 것이 보고되어 있다(예를 들면, H. Nakamura, et al, "55nm CMOS Technology for Low Standby Power/Generic Applications Deploying the Combination of Gate Work Function Control by HfSiON and Stresinduced Mobility Enhancement", 2006 Symp. of VLSI Tech.를 참조).
그러나, 일함수를 적당한 양(0.1V 내지 0.3V)만큼 변화시키기 위한 하프늄(Hf)의 양은, 예를 들면 1E13/㎠ 내지 5E14/㎠ 와 같이 매우 적으므로, 도 7에 나타낸 바와 같이, 종래의 게이트 전극(123)측의 게이트 절연막(121) 상에 하프늄(Hf)(122)을 제공하기 위해 하프늄(Hf) 처리가 적용되고 있다(예를 들면, 일본 특허 공개 번호 2006-93670호 공보 및 2006-332179호 공보를 참조). 전술한 구성에서, 이 때의 P형 FET(이하, PFET로 지칭)의 게이트 전극(123)은 P형 불순물이 도핑되어 있고, N형 FET(이하, NFET로 지칭)의 게이트 전극(123)은 N형 불순물이 도핑되어 있다.
하프늄(Hf) 등의 금속 불순물을 게이트 절연막 상에 도입하여 게이트 전극의 일함수를 변화시키는 메카니즘은 아직 밝혀져 있지 않지만, 소위 페르미 레벨 피닝(Fermi Level Pinning) 현상(예를 들면, C.Hobbs, et al, "Fermi Level Pinning at the PolySi/Metal Oxide Interface", 2003 Symp. of VLSI Tech.를 참조, 이하 비특허 문헌 4로 지칭함), 또는 산화 하프늄막의 산소 결함에 기인한 다이폴 분극 (예를 들면, K. Shiraishi, et al., "Physics in Fermi Level Pinning at the PolySi/Hf-based High-k Oxide Interface", 2004 Symp. of VLSI Tech. p.108를 참조) 등에 의해 설명되려고 시도되고 있다. 이 현상은 하프늄(Hf)뿐만아니라 알루미늄(Al)에서도 보고되고 있고(예를 들면, 비특허 문헌 4를 참조), 각종의 다양한 금속 불순물에 의해 MOSFET의 임계값 전압의 제어가 제안되어 있다.
매우 적은 양의 하프늄(Hf)을 도입하는 목적은, 낮은 누설을 달성할 수 있는 높은 임계값 전압을 낮은 불순물 밀도로 달성하기 위해서이다. 이로써, 이온화된 불순물 산란에 의한 이동도 열화를 억제하여 전계 완화(electric field relaxation)를 달성함으로써 GIDL(Gate Induced Drain Leakage)를 억제시킨다.
또한, PFET의 게이트 전극에 페르미 레벨 피닝이 발생하지 않게 하는 기술로서, 실리콘(Si) 성분을 줄인 백금(Pt) 리치 실리사이드(Pt rich silicide)와 붕소(B) 도핑을 조합시키는 기술(예를 들면, 일본 특허 공개 번호 2006-80133호 공보를 참조), 및 PFET의 고유전율(high-k)막을 박막화함으로써 임계값의 변화를 억제하는 기술(예를 들면, 일본 특허 공개 번호 2006-327902호 공보를 참조) 등이 개시되어 있다.
본 발명이 해결하고자 하는 문제점은, 종래의 CMOS 제조 기술에 하프늄(Hf) 등의 금속 불순물을 이용한 임계값 제어를 적용할 수 있지만, 종래의 CMOS 제조 기술이 PFET에 붕소(B)를 포함한 P+형 폴리실리콘 전극을 사용하므로, 종래의 CMOS 제조 기술의 과제인 게이트 공핍화의 문제가 그대로 계승된다는 점이다.
따라서, 게이트 절연막과 게이트 전극을 연구함으로써 게이트 공핍화를 억제하면서 실효 일함수를 제어하는 것이 바람직하다.
본 발명의 반도체 장치는, 제1 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제1 트랜지스터, 및 상기 제1 도전형과는 반대의 제2 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터의 상기 게이트 절연막과 상기 제2 트랜지스터의 상기 게이트 절연막은, 각각 상기 게이트 전극 측에 금속 불순물이 제공되고, 상기 제1 트랜지스터의 상기 게이트 전극이 제2 도전형의 폴리실리콘을 포함하거나, 또는 상기 제2 트랜지스터의 상기 게이트 전극이 제1 도전형의 폴리실리콘을 포함하거나, 또는 상기 제1 트랜지스터의 상기 게이트 전극이 제2 도전형의 폴리실리콘을 포함하는 동시에 상기 제2 트랜지스터의 상기 게이트 전극이 제1 도전형의 폴리실리콘을 포함하는 것을 특징으로 한다.
본 발명의 제1 실시예에 따른 반도체 장치에서는, 제1 도전형의 절연 게이트형 전계 효과 트랜지스터에 제1 도전형과는 반대의 제2 도전형의 폴리실리콘으로 이루어지는 게이트 전극을 가지며, 제2 도전형의 절연 게이트형 전계 효과 트랜지스터에 제1 도전형의 폴리실리콘으로 이루어지는 게이트 전극을 갖는다. 따라서, 게이트 공핍층이 형성되지 않고, 보다 높은 게이트 용량을 얻을 수 있다. 본 명세서에서 사용되는 "보다 높은 게이트 용량"이라는 표현은, 필요 이상으로 게이트 용량을 크게 하여 기생 용량을 증가시키는 것을 의미하지는 않고, 게이트 공핍화로 인해 손상이 발생하지 않는 미세화에 의해 얻어지는 게이트 용량을 얻는다는 의미이다. 또한, 게이트 절연막의 게이트 전극 측에 금속 불순물이 존재하고 있으므로, 실효 일함수를 예를 들면 0.1V∼0.3V 정도 변화시킬 수 있다. 또한, 높은 임계값 전압이 달성되므로, 이온화된 불순물 산란에 의한 이동도 열화를 억제하여 전계 완화를 달성함으로써 GIDL(Gate Induced Drain Leakage)를 억제할 수 있다.
본 발명의 제2 실시예에서는 반도체 장치의 제조 방법이 제공되며, 상기 반도체 장치의 제조 방법은, P형의 절연 게이트형 전계 효과 트랜지스터의 제1 트랜지스터와, N형의 절연 게이트형 전계 효과 트랜지스터의 제2 트랜지스터를 형성하는 반도체 장치의 제조 방법으로서, 반도체 기판 상에 게이트 절연막을 형성하는 공정, 상기 게이트 절연막 상에 금속 불순물을 퇴적되는 공정, 상기 금속 불순물이 퇴적된 상기 게이트 절연막 상에 각각 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 게이트 전극을 형성하는 공정, 각각의 상기 게이트 전극의 양쪽에 있는 상기 반도체 기판에 소스-드레인 영역을 형성하는 공정, 및 상기 제1 트랜지스터의 상기 게이트 전극에의 N형의 불순물의 도입, 및 상기 제2 트랜지스터의 상기 게이트 전극에의 P형의 불순물의 도입 중의 하나 이상을 행하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에서는, P형의 절연 게이트형 전계 효과 트랜지스터의 제1 트랜지스터의 게이트 전극에 N형의 불순물을 도입하고, N형의 절연 게이트형 전계 효과 트랜지스터의 제2 트랜지스터의 게이트 전극에 P형의 불순물을 도입한다. 따라서, 게이트 공핍층이 형성되지 않고, 보다 높은 게이트 용량을 얻을 수 있다. 또한, 게이트 절연막의 게이트 전극 측에 금속 불순물이 존재하고 있으므로, 실효 일함수를 예를 들면 0.1V∼0.3V 정도 변화시킬 수 있다. 또한, 높은 임계값 전압이 달성되므로, 이온화된 불순물 산란에 의한 이동도 열화를 억제하여 전계 완화를 달성함으로써 GIDL(Gate Induced Drain Leakage)를 억제할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치는, 게이트 공핍화를 억제하면서 실효 일함수를 제어할 수 있으므로, 누설의 저감 및 이동도의 향상이 도모되는 이점이 있다.
본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법은, 게이트 공핍화를 억제하면서 실효 일함수를 제어할 수 있는 구성을 형성할 수 있으므로, 반도체 장치의 누설의 저감 및 이동도의 향상이 도모되는 이점이 있다.
본 발명의 반도체 장치에 관한 일실시예를 도 1을 참조하여 설명한다.
도 1에 나타낸 바와 같이, 반도체 기판(11)에는, 소자를 형성하기 위해 활성 영역으로서 사용되는 소자 형성 영역(12, 13)을 분리하기 위한 소자 분리 영역(14)이 형성되어 있다. 이 소자 분리 영역(14)은 예를 들면 반도체 기판(11)에 형성된 소자 분리 트렌치(트렌치 영역)(15)에 산화 실리콘을 매립함으로써 형성되어 있다. 이 소자 분리 트렌치(15)는 반도체 기판(11)에 예를 들면 350nm∼400nm의 깊이로 형성되어 있다.
또한, 반도체 기판(11) 상에서, 소자 분리 영역(14)은 평탄화되어 있다.
이와 같이, 소자 형성 영역(12, 13)은 소자 분리 영역(14)에 의해 분리된 활성 영역으로서 형성된다.
이하, 소자 형성 영역(12)에 제1 도전형(예를 들면, P형)의 전계 효과 트랜지스터(이하, "PFET(2)"라고 함)가 형성되고, 소자 형성 영역(13)에 제1 도전형과는 반대의 제2 도전형(예를 들면, N형)의 전계 효과 트랜지스터(이하, "NFET(3)"라고 함)가 형성된 반도체 장치(1)를 설명한다.
소자 형성 영역(12, 13)의 표면에는 각각 게이트 절연막(21)이 형성되어 있다. 이 게이트 절연막(21)은 예를 들면 산화 실리콘막으로 형성되어 있다.
이 게이트 절연막(21) 상에는 금속 불순물(22)이 존재하고 있다. 이 금속 불순물(22)로는, 예를 들면, 하프늄, 알루미늄, 지르코늄, 란탄(lanthanum), 프라세오디뮴(praseodymium), 이트륨(yttrium), 티탄, 탄탈, 텅스텐 중의 어떠한 것도 사용될 수 있다.
금속 불순물(22)은, 예를 들면, 유기 금속 화학 기상 성장(MOCVD)법, 원자층 증착(ALD)법, 또는 PVD법 등의 성막 방법을 이용하여 게이트 절연막(21) 상에 직접 형성된 것이어도 된다. 또는, 게이트 전극을 형성한 후에, 금속 불순물(22)을 이온 임플란테이션(Ion implantation)에 의해 도입한 것이어도 된다. 예를 들면, ALD법을 이용한 경우, 게이트 절연막(21) 상에 수 개의 원자층으로서 퇴적된 하프늄 원자 또는 알루미늄 원자로 금속 불순물(22)이 형성되어 있다.
표면에 금속 불순물(22)이 존재하는 게이트 절연막(21) 상에는 게이트 전극(23)(23N, 23P)이 형성되어 있다. 이 게이트 전극(23)(23N, 23P)은, 예를 들면, NFET의 게이트 전극(23P)에 P형의 불순물(예를 들면, 붕소(B))이 사용되거나, PFET의 게이트 전극(23N)에 N형의 불순물(예를 들면, 인(P))이 사용되거나, 또는 NFET의 게이트 전극(23P)에 P형의 불순물이 사용되는 동시에 PFET의 게이트 전극(23N)에 N형의 불순물이 사용되어도 된다. 이들 불순물의 도입 조건은 불순물이 게이트 절연막(21)에 도달하지 않도록 도입되어야 한다는 것이다.
게이트 전극(23N)의 측벽에는 오프셋 스페이서(24)가 형성되고, 게이트 전극(23P)의 측벽에는 오프셋 스페이서(25)가 형성되어 있다. 이 오프셋 스페이서(24, 25)는 예를 들면 5nm∼15nm 정도 두께의 질화 실리콘(Si3N4)막으로 형성되어 있다.
게이트 전극(23N)의 양쪽의 각각의 오프셋 스페이서(24)의 하부에서의 PFET의 소자 형성 영역(12)에는, P형의 LDD(Lightly Doped Drain, 약하게 도핑된 드레 인) 영역(26, 27)이 형성되어 있다.
또한, 게이트 전극(23P)의 양쪽의 각각의 오프셋 스페이서(25)의 하부에서의 NFET의 소자 형성 영역(13)에는, N형의 LDD(Lightly Doped Drain) 영역(28, 29)이 형성되어 있다.
또한, 단채널 효과(short channel effect)를 억제하기 위해, LDD의 형성과 동시에 소위 할로(halo)(도시하지 않음)가 형성되어 있어도 된다.
게이트 전극(23N)의 측벽에는, 오프셋 스페이서(24)를 사이에 두고 사이드 월(31)이 형성되어 있다. 또한, 게이트 전극(23P)의 측벽에는, 오프셋 스페이서(25)를 사이에 두고 사이드 월(32)이 형성되어 있다. 사이드 월(31, 32)은 예를 들면 약 50nm∼70nm 두께의 질화 실리콘(Si3N4)으로 형성되어 있다.
또한, 게이트 전극(23N)의 일측의 소자 형성 영역(12)에는, P형의 LDD 영역(26)을 통해 P형의 소스-드레인 영역(33)이 형성되어 있고, 게이트 전극(23N)의 타측의 소자 형성 영역(12)에는, P형의 LDD 영역(27)을 통해 P형의 소스-드레인 영역(34)이 형성되어 있다.
또한, 게이트 전극(23P)의 일측의 소자 형성 영역(13)에는, N형의 LDD 영역(28)을 통해 N형의 소스-드레인 영역(35)이 형성되어 있고, 게이트 전극(23P)의 타측의 소자 형성 영역(13)에는, N형의 LDD 영역(29)을 통해 P형의 소스-드레인 영역(36)이 형성되어 있다.
게이트 전극(23N) 상에, 소스-드레인 영역(33, 35) 상에, 게이트 전극(23P) 상에, 및 소스-드레인 영역(35, 36) 상에는, 저저항인 실리사이드층(37, 38, 39, 40, 41, 42)이 형성되어 있다. 실리사이드층(37∼42)은 예를 들면 코발트 실리사이드(CoSi2)로 형성되거나, 또는 니켈 실리사이드(NiSi)로 형성되어 있다.
또한, 상기한 구성에서, 불필요하게 상승한 임계값 전압은 역극성의 불순물을 이용하는 카운터 도핑을 행함으로써 조정, 예를 들면 강하시킬 수 있다.
또는, 기존 기술(예를 들면, Y. Nishida, et al., "Performance Enhancement in 45-nm Ni Fully-Silicided Gate/High-k CMIS using Substrate Ion implantation", 2007 Symp. of VLSI Tech.를 참조)인 질소(N) 또는 불소(F)를 도입함으로써, 임계값 전압(Vth)을 조정하는 것도 가능하다. 예를 들면, PFET의 제1 트랜지스터(2)의 채널 영역에 불소를 도입한다. 또한, NFET의 제2 트랜지스터(3)의 채널 영역에 질소를 도입한다. 상기한 구성에서는, 게이트 전극의 실효 일함수가 밴드 에지로부터 이격되어 있는 고유전율(high-k)막을 게이트 절연막으로 사용한 기술에서, Vth를 강하시키기 위해 요구되는 불순물의 양을 감소시키는 것이, 보다 용이하게 되어 있다.
상기 구성의 반도체 장치(1)에서는, PFET의 제1 트랜지스터(2)가 N형의 폴리실리콘으로 이루어지는 게이트 전극(23N)을 가지고, NFET의 제2 트랜지스터(3)가 P형의 폴리실리콘으로 이루어지는 게이트 전극(23P)을 가지므로, 게이트 공핍층이 형성되지 않고, 보다 높은 게이트 용량을 얻을 수 있다. 본 명세서에서 사용되는 "보다 높은 게이트 용량"이라는 표현은, 필요 이상으로 게이트 용량을 크게 하여 기생 용량을 증가시키는 것을 의미하지는 않고, 게이트 공핍화로 인해 손상이 발생하지 않는 미세화에 의해 얻어지는 게이트 용량을 얻는다는 의미이다.
또한, 게이트 절연막(21)의 게이트 전극(23)측에 하프늄 또는 알루미늄 등의 금속 불순물(22)이 존재하고 있으므로, 실효 일함수를 예를 들면 0.1V∼0.3V 정도 변화시킬 수 있다.
또한, 높은 임계값 전압이 달성되므로, 이온화된 불순물 산란에 의한 이동도 열화를 억제하여 전계 완화를 달성함으로써, GIDL(Gate Induced Drain Leakage)를 억제할 수 있다.
따라서, 게이트 공핍화를 억제하면서 실효 일함수를 제어할 수 있다. 따라서, 누설의 저감 및 이동도의 향상이 도모되는 이점이 있다.
다음에, 본 발명의 반도체 장치의 제조 방법에 관한 일실시예를 도 2∼도 6의 제조 공정 단면도에 의해 설명한다.
도 2에 나타낸 바와 같이, 반도체 기판(11)에 활성 영역으로 되는 소자 형성 영역(12, 13)을 분리하기 위한 소자 분리 영역(14)을 형성한다. 이 소자 분리 영역(14)의 형성 방법은 통상의 소자 분리 기술을 사용할 수 있다. 예를 들면, 반도체 기판(11)으로는 실리콘 기판을 사용한다. 이 반도체 기판(11) 상에 산화막(71)으로서 산화 실리콘막을 형성한 후, 하드 마스크층(72)으로서 질화 실리콘막을 형성한다.
소자 형성 영역(12, 13) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 에칭 마스크로 하여, 하드 마스크층(72), 산화막(71) 및 반도체 기판(11)을 차 례로 에칭하여 소자 분리 트렌치(트렌치 영역)(15)를 형성한다.
이때, 반도체 기판(11)은 예를 들면 350nm∼400nm의 깊이로 에칭된다. 하드 마스크층(72)으로 피복되어 있는 반도체 기판(11)의 영역은 활성 영역으로 이용되고, 소자 분리 트렌치(15)는 소자 분리 영역(14)이 형성되는 영역으로 이용된다.
그 후, 소자 분리 트렌치(15)를 산화 실리콘(73)으로 매립한다. 예를 들면, 고밀도 플라즈마 CVD에 의해 산화 실리콘(73)의 매립을 행함으로써, 우수한 단차 피복성의 조밀한 막을 형성하는 것이 가능하게 된다.
이어서, 화학적 기계 연마(CMP: Chemical Mechanical Polish)에 의해, 반도체 기판(11) 상의 잉여의 산화 실리콘(73)을 연마하여 평탄화를 행한다. 하드 마스크층(72)이 형성되어 있는 영역에서는, 하드 마스크층(72) 상의 산화 실리콘(73)을 제거할 수 있는 정도까지 연마를 행한다. 도 2는 이러한 연마 후의 상태를 나타낸다.
다음에, 도 3에 나타낸 바와 같이, 하드 마스크층(72)(도 2를 참조)을 제거한다. 하드 마스크층(72)의 제거는, 하드 마스크층(72)이 질화 실리콘으로 형성되어 있으므로, 예를 들면 고온 인산(hot phosphoric acid)에 의한 습식 에칭에 의해 행해진다.
그 결과, 소자 분리 트렌치(15)를 산화 실리콘(73)으로 매립한 소자 분리 영역(14)이 형성되고, 활성 영역인 소자 형성 영역(12, 13)이 이 소자 분리 영역(14)에 의해 분리된다.
또한, 세정 공정에 의해 산화막(71)(도 2를 참조)을 제거한다.
이어서, 소자 형성 영역(12, 13)의 표면에 희생 산화막(75)을 형성한다. 이 희생 산화막(75)은 예를 들면 10nm의 두께의 산화 실리콘막으로 형성된다.
다음에, PFET가 형성되는 소자 형성 영역(12)에 N-웰 영역(16)을 형성하고, FET의 펀치-쓰로우(punch-through)의 저지를 목적으로 하는 매립층(도시하지 않음)을 형성하기 위한 이온 주입을 행하고, 또한 Vth 조정을 위한 이온 주입을 행하여, N-웰 영역(16)의 상부에 PFET의 채널 영역(도시하지 않음)을 형성한다. 예를 들면, Vth 조정을 위한 이온 주입에서는 불소를 도입한다.
또한, NFET가 형성되는 소자 형성 영역(13)에 P-웰 영역(17)을 형성하고, FET의 펀처-쓰로우의 저지를 목적으로 하는 매립층(도시하지 않음)을 형성하기 위한 이온 주입을 행하고, 또한 Vth 조정을 위한 이온 주입을 행하여, P-웰 영역(17)의 상부에 NFET의 채널 영역(도시하지 않음)을 형성한다. 예를 들면, Vth 조정을 위한 이온 주입에서는 질소를 도입한다.
그 후, 희생 산화막(75)을 제거한다. 희생 산화막(75)의 제거는 예를 들면 불화수소산 용액에 의한 습식 에칭에 의해 행해진다. 도 3은 희생 산화막(75)을 제거하기 전의 상태를 나타낸다.
다음에, 도 4에 나타낸 바와 같이, 반도체 기판(11)의 소자 형성 영역(12, 13)의 표면에 게이트 절연막(21)을 형성한다. 이 게이트 절연막(21)은, 예를 들면 드라이 산화(O2 700℃의 산화 분위기)에 의해, 예를 들면 1.5nm∼2.0nm 정도의 두께로 산화 실리콘막을 성장시켜 형성된다. 산화에 사용하는 산화 가스에는, 예를 들 면, 드라이 산소(O2) 외에, 수소(H2)와 산소(O2)를 혼합한 가스를 사용해도 되고, 일산화 2질소(N2O) 또는 산화 질소(NO)를 혼합한 가스를 사용해도 된다. 또한, 용광로 어닐링(furnace annealing) 외에 RTA(Rapid Thermal Annealing)를 사용하는 것도 가능하다. 또한, 플라즈마 질화 기술에 의해 산화막 중에 질소의 도핑을 행하는 것도 가능하다.
그 후, 게이트 절연막(21) 상에, 또는 게이트 전극측의 게이트 절연막(21)의 계면 또는 그 근방에, 금속 불순물(22)이 존재하도록 한다. 금속 불순물(22)로는, 하프늄, 알루미늄, 지르코늄, 란탄, 프라세오디뮴, 이트륨, 티탄, 탄탈, 텅스텐 중의 어느 하나가 사용될 수 있다. 예를 들면, 유기 금속 화학 기상 성장(MOCVD)법, 원자층 증착(ALD)법, 또는 PVD법 등의 성막 방법을 이용하여, 게이트 절연막(21) 상에 금속 산화물(22)이 직접 존재하도록 하거나, 또는 게이트 전극으로서의 폴리실리콘을 형성한 후에, 하프늄(Hf)을 이온 인플란테이션(Ion implantation)으로 도입시킨다.
일례로서, 금속 불순물(22)로서 하프늄(Hf)을 사용하여 ALD법으로 형성하는 경우, 예를 들면 질소(N2) 공급, 4염화 하프늄(HfCl4)의 화학 흡착, 질소(N2) 공급, 물(H2O)의 화학 흡착, 및 질소(N2) 공급의 순서로 사이클 처리함으로써 매우 적은 하프늄(Hf)이 게이트 절연막(21) 상에 존재하도록 한다. 예를 들면, 게이트 절연막(21) 상에 예를 들면 수 개의 원자층의 하프늄으로 금속 불순물(22)을 형성한다.
그리고, 후에 설명하는 도 5 및 도 6에는 이 금속 불순물(22)의 도시를 생략 한다.
또한, 이온 인플란테이션에 의해 하프늄(Hf)을 도입하는 경우, 폴리실리콘막을 100nm정도 퇴적한 후, 폴리실리콘막을 Hf 이온으로 50keV∼100keV로 1×1014 atoms/㎠ 정도의 조건으로 처리한다. 이 때, 하프늄 이온의 평균 비정(average range)은 폴리실리콘의 저면 부근 즉, 하프늄을 도입한 곳으로 설정된다.
다음에, 전술한 금속 불순물(22)(도 4를 참조)을 도입하는 처리를 행한 게이트 절연막(21) 상에, 게이트 전극을 형성하기 위한 전극 형성막(75)을 형성한다. 이 전극 형성막(75)은 예를 들면 폴리실리콘으로 형성된다. 이 성막 방법은, 예를 들면 감압 CVD법에 의해, 예를 들면 모노실란(SiH4)을 원료 가스로 하고, 퇴적 온도를 580℃∼620℃로 설정하여, 100nm∼150nm의 두께로 폴리실리콘을 퇴적하여 형성된다.
이어서, 전극 형성막(75)의 NFET의 게이트 전극 영역에 붕소(B)를 도입하고, 및/또는 전극 형성막(75)의 PFET의 게이트 전극 영역에 인(P)을 도입한다. 도입 조건은 불순물이 게이트 절연막(21)에 도달하지 않는 정도로 충분하다. 예를 들면, 붕소(B)를 도입하는 경우에는, 불순물로서 2불화붕소 이온(BF2 +)을 사용하고, 주입 에너지를 5keV로 설정하고, 도즈량(dose)을 5×1015atom/㎠로 설정한다. 한편, 인 이온(P+)을 도입하는 경우에는, 주입 에너지를 5keV로 설정하고, 도즈량을 5 ×1015atom/㎠로 설정한다.
이어서, 전극 형성막(75) 상에 하드 마스크층(76)을 형성한다. 이 하드 마스크층(76)은 예를 들면 질화 실리콘막으로 형성되고, 예를 들면 감압 화학 기상 성장(LP-CVD)법에 의해 예를 들면 50nm∼100nm 정도의 두께로 형성된다.
이어서, 레지스트 도포에 의한 레지스트막의 형성, 리소그라피 기술에 의한 레지스트막의 패터닝을 행한 후, 그 패터닝된 레지스트막(도시하지 않음)을 마스크로 하여 이방성 에칭에 의해 하드 마스크층(76) 및 전극 형성막(75)을 에칭하고, 게이트 전극(23)(23N, 23P)을 형성한다.
다음에, 도 5에 나타낸 바와 같이, 각각의 게이트 전극(23) 및 하드 마스크층(76)의 측벽에 오프셋 스페이서(24, 25)를 형성한다. 이 오프셋 스페이서(24, 25)는, 예를 들면 각각의 하드 마스크층(76) 및 게이트 전극(23)을 피복하도록 예를 들면 LP-CVD에 의해 질화 실리콘(Si3N4)막을 예를 들면 5nm∼15nm 정도의 두께로 퇴적한 후, 이방성 에칭을 행함으로써, 각각의 게이트 전극(23) 및 하드 마스크층(76)의 측벽에 질화 실리콘막을 잔류시킴으로써 형성될 수 있다.
다음에, NFET의 소자 형성 영역(13)을 피복하도록 이온 주입 마스크(도시하지 않음)를 예를 들면 레지스트로 형성한 후, PFET의 소자 형성 영역(12)에 P형의 LDD 영역(26, 27)을 형성한다. 이 P형의 LDD 영역(26, 27)은 예를 들면 소자 형성 영역(12)에 2불화붕소 이온(BF2 +)을 3keV∼5keV의 주입 에너지 하에서 5×1014atom/ ㎠ 내지 2×1015atom/㎠의 도즈량으로 이온 주입하여 형성된다.
그 후, 이온 주입 마스크를 제거한다.
다음에, PFET의 소자 형성 영역(12)을 피복하도록 이온 주입 마스크(도시하지 않음)를 예를 들면 레지스트로 형성한 후, NFET의 소자 형성 영역(13)에 N형의 LDD 영역(28, 29)을 형성한다. 이 N형의 LDD 영역(28, 29)은 예를 들면 소자 형성 영역(13)에 비소 이온(As+)을 5keV∼10keV의 주입 에너지 하에서 5×1014atom/㎠ 내지 2×1015atom/㎠의 도즈량으로 이온 주입하여 형성된다.
그 후, 이온 주입 마스크를 제거한다.
P형의 LDD 영역(26, 27) 또는 N형의 LDD 영역(28, 29)은 어느 쪽을 먼저 형성해도 된다.
또한, 단채널 효과를 억제하기 위해, LDD 형성과 동시에 소위 할로(halo) 주입을 행하는 경우가 많다. 예를 들면, 기판 표면을 4분할하고, 기판 표면에 대해 45도(deg)의 방향으로부터, NFET에는 붕소 이온(B+)을 12keV의 주입 에너지에서 3×1013atom/㎠로 경사 이온 주입하고, PFET에는 비소 이온(As+)을 70keV의 주입 에너지에서 2×1013atom/㎠의 도즈량으로 경사 이온 주입한다.
다음에, 게이트 전극(23N) 및 하드 마스크층(76)의 측벽에 오프셋 스페이서(24)를 사이에 두고 사이드 월(31)을 형성한다. 이와 동시에, 게이트 전극(23P) 및 하드 마스크층(76)의 측벽에 오프셋 스페이서(25)를 사이에 두고 사이드 월(32)을 형성한다. 사이드 월(31, 32)은, 하드 마스크층(76), 오프셋 스페이서(24, 25) 등을 피복하도록, 예를 들면 플라즈마 CVD에 의해 질화 실리콘(Si3N4)을 50nm∼70nm의 두께로 퇴적한 후, 또한 플라즈마 CVD에 의해 산화 실리콘(SiO2)을 50nm∼70nm의 두께로 퇴적하고, 그 후 산화 실리콘막 및 질화 실리콘막의 각각에 대하여 이방성 에칭을 행함으로써 형성된다.
이 에칭 시에, 게이트 전극(23N, 23P) 상의 하드 마스크층(76)도 함께 에칭된다.
그 결과, 게이트 전극(23N, 23p) 상면이 노출된다. 도 5는 하드 마스크 층(76)을 제거하기 전의 상태를 나타낸다.
다음에, NFET의 소자 형성 영역(13)을 피복하도록 이온 주입 마스크(도시하지 않음)를 예를 들면 레지스트로 형성한 후, PFET의 소자 형성 영역(12)에 P형의 소스-드레인 영역(33, 34)을 형성한다. 이 P형의 소스-드레인 영역(33, 34)은, 예를 들면, 소자 형성 영역(12)에 2불화붕소 이온(BF2 +)을 5keV∼10keV의 주입 에너지 하에서 5×1014atom/㎠ 내지 2×1015atom/㎠의 도즈량으로 이온 주입하여 형성된다.
그 후, 이온 주입 마스크를 제거한다.
다음에, PFET의 소자 형성 영역(12)을 피복하도록 이온 주입 마스크(도시하지 않음)를 예를 들면 레지스트로 형성한 후, NFET의 소자 형성 영역(13)에 N형의 소스-드레인 영역(35, 36)을 형성한다. 이 N형의 소스-드레인 영역(35, 36)은 예를 들면 소자 형성 영역(13)에 비소 이온(As+)을 40keV∼50keV의 주입 에너지 하에서 1×1015atom/㎠ 내지 2×1015atom/㎠의 도즈량으로 이온 주입하여 형성된다.
그 후, 이온 주입 마스크를 제거한다.
이 때, NFET의 게이트 전극(23P) 내의 붕소(B)는 비소(As)보다 활성화하기 쉽기 때문에, 대량으로 As를 주입하지 않는 한 반도체 도전형이 반전되지 않는다. 또한, PFET의 게이트 전극(23N) 내의 인(P)은 붕소(B)보다 매우 활성화하기 쉽기 때문에, 대량으로 붕소(B)를 주입하지 않는 한 반도체 도전형이 반전되지 않는다.
P형의 소스-드레인 영역(33, 34)과 N형의 소스-드레인 영역(35, 36)은 어느 쪽을 먼저 형성해도 된다.
이어서, RTA(Rapid Thermal Annealing)에 의해, 1000℃ 및 5초의 조건 하에서 불순물의 활성화를 행하여, P형의 절연 게이트형 전계 효과 트랜지스터(PFET)로 이루어지는 제1 트랜지스터(2) 및 N형의 절연 게이트형 전계 효과 트랜지스터(NFET)으로 이루어지는 제2 트랜지스터(3)를 구성한다.
다음에, 실리사이드화를 행하기 위한 금속막을 형성한다. 이 금속막으로는 예를 들면 코발트(Co)막을 사용한다. 코발트막은 예를 들면 스퍼터링에 의해 코발트(Co)를 6nm∼8nm의 두께로 퇴적하여 형성된다.
그 후, RTA를 500℃∼600℃ 및 30초의 조건 하에서 행하고, 실리콘 위에만 실리사이드화(CoSi)를 행한 후, 습식 에칭에 의해, 산화막상의 미반응된 코발 트(Co)를 제거한다. 이 습식 에칭에서는, 황산(H2SO4)과 과산화 수소수(H2O2)로 이루어지는 소위 황산과수(sulfuric acid hydrogen peroxide mixture)를 사용한다.
이어서, 650℃∼850℃에서 30초 동안 RTA를 행하고, 게이트 전극(23N) 상에, 소스-드레인 영역(33, 34) 상에, 게이트 전극(23P) 상에, 및 소스-드레인 영역(35, 36) 상에, 저저항인 CoSi2를 생성하여, 저저항인 실리사이드층(37, 38, 39, 40, 41, 42)을 형성한다.
또한, 코발트 실리사이드 대신에, 니켈(Ni) 또는 니켈 백금(NiPt)을 퇴적하여 실리사이드화 반응시켜 얻은 니켈 실리사이드(NiSi)를 사용하는 것도 가능하다.
다음에, 도 6에 나타낸 바와 같이, 실리사이드층(37∼42)이 형성되어 있는 측의 전체면에 에칭 스토퍼층(43)을 형성한다. 이 에칭 스토퍼층(43)은 예를 들면 질화 실리콘막으로 형성된다.
또한, 층간 절연막(44)을 형성한다. 예를 들면 CVD에 의해 산화 실리콘(SiO2)막을 예를 들면 300nm∼1000nm 정도의 두께로 퇴적한 후, 층간 절연막(44)의 표면은 화학적 기계 연마(CMP: Chemical Mechanical Polishing)에 의해 평탄화된다. 이 연마는 게이트 전극(23N, 23P) 상의 층간 절연막(44)의 막두께가 100nm∼800nm 정도로 되도록 행해진다.
이어서, 통상의 리소그라피 기술과 에칭 기술에 의해, 층간 절연막(44)에 각각의 실리사이드층(37∼42)까지 연장하는 접속 구멍(45∼50)을 형성한다. 이 에칭에서는, 에칭 스토퍼층(43)이 형성되어 있으므로, 접속 구멍(45∼50)을 형성하는 에칭 조건을 질화 실리콘과의 선택비를 확보할 수 있도록 설정함으로써, 각각의 실리사이드층(37∼42) 상의 질화 실리콘에서 에칭을 정지시키는 것이 가능하다.
이로써, 실리사이드층(37∼42)에의 과잉 에칭을 방지하는 것이 가능하게 되고, 접합 누설의 저감을 위한 보상 이온 주입을 감소시킬 수 있다.
이어서, 에칭 스토퍼층(43)의 막두께만큼만 질화 실리콘을 제거함으로써 접속 구멍(45∼50)이 형성된다.
이어서, 각각의 접속 구멍(45∼50)의 내면에, 밀착층(도시하지 않음)으로 되는 예를 들면 티탄(Ti)막을 형성한 후, 배리어 메탈층(도시하지 않음)으로 되는 예를 들면 질화 티탄(TiN)막을 형성한다.
이어서, 각각의 접속 구멍(45∼50)을 매립하도록 예를 들면 CVD법에 따라 텅스텐(W)을 퇴적하고, 층간 절연막(44) 상의 잉여의 텅스텐(W), 배리어 메탈층, 밀착층을 예를 들면 CMP에 의해 제거한다.
그 결과, 각각의 접속 구멍(45∼50)에 밀착층 및 배리어 메탈층을 통하여 텅스텐(W)으로 이루어지는 플러그(51∼56)가 형성된다.
밀착층으로서의 티탄(Ti)막, 및 배리어 메탈층으로의 질화 티탄(TiN)막의 형성 방법으로서는, CVD법 외에 IMP(ion metal plasma)를 사용한 스퍼터링 등의 방법으로 행하는 것도 가능하며, 또한 CMP 대신에 전체면 에칭백(overall etching-back)을 사용해도 된다.
이어서, 각각의 플러그(51∼56)에 접속하는 배선(57∼62)을 형성한다. 이 배선의 형성은 통상의 배선 형성 기술에 의해 이루어진다. 예를 들면, 알루미늄, 동, 고용융점 금속, 금속 실리사이드와 같은 금속 화합물 등의 통상의 반도체 장치에 사용되는 배선 재료에 의해 형성된다.
이같이 하여 CMOS 회로를 형성한다. 또한, 배선층은 다층 배선을 행하는 것이 가능하며, 목적에 따라 다층 배선으로 형성될 수 있다.
또한, 트렌치 배선 구조(예를 들면, 다마신 구조(damascene structure), 듀얼 다마신 구조 등)를 사용한 구리 등의 배선으로 형성하는 것도 가능하다.
상기한 구성의 제조 방법에서는, PFET으로 이루어지는 제1 트랜지스터(2)에 N형의 폴리실리콘으로 이루어지는 게이트 전극(23N)을 형성하고, NFET으로 이루어지는 제2 트랜지스터(3)에 P형의 폴리실리콘으로 이루어지는 게이트 전극(23P)을 형성하므로, 게이트 공핍층이 형성되지 않고, 보다 높은 게이트 용량을 얻을 수 있다. 본 명세서에서 사용되는 "보다 높은 게이트 용량"이라는 표현은, 필요 이상으로 게이트 용량을 크게 하여 기생 용량을 증가시킨다는 의미는 아니고, 게이트 공핍화에 의해 손상이 발생하지 않는 미세화에 의해 게이트 용량을 얻는다는 의미이다.
또한, 게이트 절연막(22)의 게이트 전극(23) 측에 하프늄이나 알루미늄 등의 금속 불순물(22)이 존재하도록 하고 있으므로, 실효 일함수를 예를 들면, 0.1V∼0.3V 정도 변화시키는 것이 가능하다.
또한, 높은 임계값 전압이 달성되므로, 이온화된 불순물 산란에 의한 이동도 열화를 억제하여 전계 완화를 달성함으로써, GIDL(Gate Induced Drain Leakage)를 억제할 수 있다.
따라서, 게이트 공핍화를 억제하면서 실효 일함수를 제어할 수 있으므로, 누설의 저감 및 이동도의 향상이 도모되는 이점이 있다.
본 발명은 첨부된 첨구범위 또는 그 등가물의 범위 내에서 설계 조건 및 기타 요인에 따라 다양한 수정, 조합, 부분 조합 및 변경이 가능하다는 것은 당업자에게는 명백하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치에 관한 실시예를 모식적으로 나타낸 개략 구성 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 관한 실시예를 나타낸 제조 공정 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 관한 실시예를 나타낸 제조 공정 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 관한 실시예를 나타낸 제조 공정 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 관한 실시예를 나타낸 제조 공정 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 관한 실시예를 나타낸 제조 공정 단면도이다.
도 7은 종래의 반도체 장치의 게이트 전극 부분을 모식적으로 나타낸 개략 구성 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 제1 트랜지스터
3 : 제2 트랜지스터
21 : 게이트 절연막
22 : 금속 불순물
23N, 23P : 게이트 전극

Claims (7)

  1. 반도체 장치에 있어서,
    제1 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제1 트랜지스터; 및
    상기 제1 도전형과는 반대의 제2 도전형의 절연 게이트형 전계 효과 트랜지스터로 이루어지고, 게이트 절연막 및 게이트 전극을 갖는 제2 트랜지스터
    를 포함하며,
    상기 제1 트랜지스터의 상기 게이트 절연막과 상기 제2 트랜지스터의 상기 게이트 절연막은, 각각 상기 게이트 전극 측에 금속 불순물이 제공되고,
    상기 제1 트랜지스터의 상기 게이트 전극이 제2 도전형의 폴리실리콘을 포함하거나, 또는 상기 제2 트랜지스터의 상기 게이트 전극이 제1 도전형의 폴리실리콘을 포함하거나, 또는 상기 제1 트랜지스터의 상기 게이트 전극이 제2 도전형의 폴리실리콘을 포함하는 동시에 상기 제2 트랜지스터의 상기 게이트 전극이 제1 도전형의 폴리실리콘을 포함하는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 금속 불순물은, 하프늄, 알루미늄, 지르코늄, 란탄, 프라세오디뮴, 이트륨, 티탄, 탄탈, 및 텅스텐으로 이루어진 군에서 선택되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트랜지스터가 P형의 전계 효과 트랜지스터이며,
    상기 제2 트랜지스터가 N형의 전계 효과 트랜지스터이며,
    상기 제1 트랜지스터의 상기 게이트 전극이 N형 폴리실리콘을 포함하거나, 또는 상기 제2 트랜지스터의 상기 게이트 전극이 P형 폴리실리콘을 포함하거나, 또는 상기 제1 트랜지스터의 상기 게이트 전극이 N형 폴리실리콘을 포함하는 동시에 상기 제2 트랜지스터의 상기 게이트 전극이 P형 폴리실리콘을 포함하는,
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1 트랜지스터의 채널에 불소가 도입되고, 상기 제2 트랜지스터의 채널에 질소가 도입되는, 반도체 장치.
  5. P형의 절연 게이트형 전계 효과 트랜지스터의 제1 트랜지스터와, N형의 절연 게이트형 전계 효과 트랜지스터의 제2 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 금속 불순물을 퇴적되는 공정;
    상기 금속 불순물이 퇴적된 상기 게이트 절연막 상에 각각 상기 제1 트랜지 스터 및 상기 제2 트랜지스터의 게이트 전극을 형성하는 공정;
    각각의 상기 게이트 전극의 양쪽에 있는 상기 반도체 기판에 소스-드레인 영역을 형성하는 공정; 및
    상기 제1 트랜지스터의 상기 게이트 전극에의 N형의 불순물의 도입, 및 상기 제2 트랜지스터의 상기 게이트 전극에의 P형의 불순물의 도입 중의 하나 이상을 행하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 게이트 절연막 상에 금속 불순물을 퇴적되는 공정 대신에, 상기 게이트 절연막 중에 금속 이온을 주입하는 공정을 포함하는, 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 반도체 기판의, 상기 제1 트랜지스터의 채널이 형성되는 영역에 불소를 도입하는 공정; 및
    상기 반도체 기판의, 상기 제2 트랜지스터의 채널이 형성되는 영역에 질소를 도입하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
KR1020090007049A 2008-01-29 2009-01-29 반도체 장치 및 그 제조 방법 KR20090083291A (ko)

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