JP5073158B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本発明の実施の形態1に係る半導体装置の製造方法について、図1〜図4を用いて説明する。
本発明の実施の形態2に係る半導体装置の製造方法について、図6を用いて説明する。図1〜図4と同様の構成要素には同じ番号を付し、説明を省略する。
本発明の実施の形態3に係る半導体装置を図7に示す。図1〜図4と同様の構成要素には同じ番号を付し、説明を省略する。図示のように、半導体基板として、シリコン基板の代わりにSOI基板45を用いている。これにより、基板不純物濃度が低くなるため、bulkのシリコン基板よりも閾値電圧の調整が容易となる。なお、実施の形態3に係る半導体装置の製造方法は、実施の形態1及び2と同様である。
12 素子分離領域
13,15,19,20,22,24,33,35 フォトレジスト
14,16 ウェル領域
17a,17b ゲート絶縁膜
17 金属酸化膜
18a,18b ゲート電極
18 ポリシリコン膜
21,21a,21b カバー膜
23,25 エクステンション領域
31,32 サイドウォール
34,36 ソース・ドレイン領域
37,41,44 金属膜
38,42,45 シリサイド膜
43 絶縁膜
45 SOI基板
Claims (3)
- 半導体基板に形成された第1の導電型のウェル領域と、
前記第1の導電型のウェル領域の表面近くに形成された、前記第1の導電型とは反対の導電型である第2の導電型のソース・ドレイン領域と、
前記第1の導電型のウェル領域上に形成された、金属酸化物からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第1の導電型のポリシリコンからなるゲート電極とを備える第一の半導体装置と、
前記第一の半導体装置と素子分離領域を隔てて隣接して配置され、
前記半導体基板に形成された第2の導電型のウェル領域と、
前記第2の導電型のウェル領域の表面近くに形成された第1の導電型のソース・ドレイン領域と、
前記第2の導電型のウェル領域上に形成された、金属酸化物からなる前記ゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、第2の導電型のポリシリコンからなるゲート電極とを備える第二の半導体装置と、を備え、
前記第1の導電型のウェル領域と、前記第2の導電型のウェル領域と、前記第1の導電型のポリシリコンからなるゲート電極と、前記第2の導電型のポリシリコンからなるゲート電極とは、順次異なる導電型を付与する不純物をイオン注入されて形成され、
前記第一の半導体装置は前記半導体基板に形成された前記第1の導電型のウェル領域に形成され、前記第二の半導体装置は前記半導体基板に形成された前記第2の導電型のウェル領域に形成され、
前記ゲート絶縁膜はHfAlOxまたはHfSiOxであり、オン状態(基板反転時)に前記ゲート電極に蓄積側バイアスが印加されることによりゲート空乏化を防ぐ
ことを特徴とする半導体装置。 - 請求項1に記載の半導体装置を製造する方法であって、
少なくとも前記第一の半導体装置の製造方法は、
半導体基板に第1の導電型の不純物を注入してウェル領域を形成する工程と、
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第1の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第1の導電型とは反対の導電型である第2の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第2の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記カバー膜を選択的に除去する工程と、
前記ゲート電極の上面及び前記ソース・ドレイン領域の表面をシリサイド化する工程と、を有する
ことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置を製造する方法であって、
少なくとも前記第一の半導体装置の製造方法は、
半導体基板に第1の導電型の不純物を注入してウェル領域を形成する工程と、
前記半導体基板上に金属酸化膜を形成する工程と、
前記金属酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜に第1の導電型の不純物を注入する工程と、
前記ポリシリコン膜上にカバー膜を形成する工程と、
前記カバー膜、前記ポリシリコン膜及び前記金属酸化膜をパターニングして、前記ポリシリコン膜からゲート電極を形成し、前記金属酸化膜からゲート絶縁膜を形成する工程と、
前記カバー膜をマスクとして前記ウェル領域に、前記第1の導電型とは反対の導電型である第2の導電型の不純物を注入してエクステンション領域を形成する工程と、
前記カバー膜、前記ゲート電極及び前記ゲート絶縁膜の側壁にサイドウォールを形成する工程と、
前記カバー膜及び前記サイドウォールをマスクとして前記ウェル領域に第2の導電型の不純物を注入してソース・ドレイン領域を形成する工程と、
前記ソース・ドレイン領域の表面をシリサイド化する工程と、
全面に絶縁膜を形成する工程と、
CMPにより前記絶縁膜及び前記カバー膜を研磨して、前記ゲート電極の上面を露出させる工程と、
前記ゲート電極の上面をシリサイド化する工程と、を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2004256778A JP5073158B2 (ja) | 2004-09-03 | 2004-09-03 | 半導体装置及びその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2004256778A JP5073158B2 (ja) | 2004-09-03 | 2004-09-03 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
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ID=36154131
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JP2004256778A Active JP5073158B2 (ja) | 2004-09-03 | 2004-09-03 | 半導体装置及びその製造方法 |
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Country | Link |
---|---|
JP (1) | JP5073158B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009181978A (ja) * | 2008-01-29 | 2009-08-13 | Sony Corp | 半導体装置およびその製造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5887858A (ja) * | 1981-11-20 | 1983-05-25 | Hitachi Ltd | 相補型絶縁ゲ−ト電界効果半導体装置 |
JPS6276665A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 相補型半導体装置 |
JPS6433959A (en) * | 1987-07-29 | 1989-02-03 | Nec Corp | Complementary type mos semiconductor |
JP3282375B2 (ja) * | 1994-05-25 | 2002-05-13 | 株式会社デンソー | 相補型絶縁ゲート電界効果トランジスタ |
JPH08213476A (ja) * | 1995-01-31 | 1996-08-20 | Ricoh Co Ltd | トランジスタの製造方法および半導体装置 |
JP3168992B2 (ja) * | 1998-09-08 | 2001-05-21 | 日本電気株式会社 | 半導体装置の製造方法 |
JP2000299388A (ja) * | 1999-04-14 | 2000-10-24 | Nec Corp | 半導体集積回路装置 |
JP2000340677A (ja) * | 1999-06-01 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2002246593A (ja) * | 2001-02-20 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2003234479A (ja) * | 2003-02-03 | 2003-08-22 | Nec Corp | 電界効果型トランジスタ |
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2004
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Publication number | Publication date |
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JP2006073859A (ja) | 2006-03-16 |
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