WO2011077606A1 - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法 Download PDF

Info

Publication number
WO2011077606A1
WO2011077606A1 PCT/JP2010/004887 JP2010004887W WO2011077606A1 WO 2011077606 A1 WO2011077606 A1 WO 2011077606A1 JP 2010004887 W JP2010004887 W JP 2010004887W WO 2011077606 A1 WO2011077606 A1 WO 2011077606A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate electrode
region
semiconductor device
active region
spacer
Prior art date
Application number
PCT/JP2010/004887
Other languages
English (en)
French (fr)
Inventor
樋口裕一
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2011077606A1 publication Critical patent/WO2011077606A1/ja
Priority to US13/399,004 priority Critical patent/US20120161245A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a plurality of field effect transistors (FETs) having different threshold voltages and a manufacturing method thereof.
  • FETs field effect transistors
  • FIGS. 5A to 5C are diagrams showing steps of forming a low threshold voltage (Lvt) transistor and a high threshold voltage (Hvt) transistor having different threshold voltages.
  • the surface portion of the semiconductor substrate 101 is partitioned by STI (Shallow Trench Isolation) 102 which is element isolation, and an Lvt transistor formation region RL and an Hvt transistor formation region RH are provided.
  • STI Shallow Trench Isolation
  • a resist 103 covering the Hvt transistor formation region RH is formed, and channel implantation is performed on the Lvt transistor formation region RL using the resist 103 as a mask. As a result, the channel layer 104L is formed in the active region of the Lvt transistor formation region RL. Thereafter, the resist 103 is removed.
  • a resist 105 covering the Lvt transistor formation region RL is formed, and channel implantation is performed on the Hvt transistor formation region RH using the resist 105 as a mask. As a result, the channel layer 104H is formed in the active region of the Hvt transistor formation region RH. Thereafter, the resist 105 is removed.
  • a gate structure 109 including the gate insulating film 106, the gate electrode 107, and the sidewall spacer 108 is formed as shown in FIG. 5C. Further, impurity implantation is performed using the gate structure 109 as a mask, and an extension region 110 and a halo region 111 covering the lower side are formed on both sides of the gate structure 109. Although illustration is omitted, formation of source / drain regions and the like is also performed thereafter.
  • the impurity concentrations and types of the channel layers 104L and 104H can be individually set.
  • threshold voltages can be individually set for both the Lvt transistor and the Hvt transistor.
  • a first field effect transistor and a second field effect transistor having the same conductivity type are formed on a substrate, and the first field effect transistor is formed on a first active region in the substrate.
  • the formed first gate electrode, the first sidewall spacer formed on the side of the first gate electrode, and the first conductivity type first formed on both sides of the first active region sandwiching the lower side of the first gate electrode.
  • the second field effect transistor includes a second gate electrode formed on the second active region of the substrate, a second sidewall spacer formed on a side of the second gate electrode, A second extension region of the first conductivity type formed on both sides of the second active region sandwiching the lower side of the second gate electrode, and the second field effect transistor includes:
  • the threshold voltage is higher than that of the field effect transistor, and the length in the gate length direction where the first extension region and the first gate electrode overlap is longer than the length in the gate length direction where the second extension region and the second gate electrode overlap.
  • the distance between the first gate electrode and the first sidewall spacer is longer than the distance between the second gate electrode and the second sidewall spacer.
  • an effective gate length between the first field effect transistor and the second field effect transistor (due to the difference in the length in the gate length direction of the portion where the extension region overlaps the gate electrode ( The distances between the extension regions provided on both sides of the gate electrode are different. Therefore, the threshold voltage of the first field effect transistor is lower than the threshold voltage of the second field effect transistor. Further, as will be described later, the first extension region and the second extension region can be formed by impurity implantation using a common mask, and an increase in the mask process can be avoided.
  • a first offset spacer is provided between the first sidewall spacer and the first gate electrode, and is thicker than the first offset spacer between the second sidewall spacer and the second gate electrode.
  • a second offset spacer is preferably provided.
  • At least the second offset spacer of the first offset spacer and the second offset spacer has a laminated structure of two or more layers, and the number of laminated second offset spacers is larger than the number of laminated first offset spacers. A large amount is preferable.
  • the first offset spacer may have a single layer structure.
  • the first sidewall spacer is in contact with the side wall of the first gate electrode, and an offset spacer is preferably provided between the second sidewall spacer and the second gate electrode.
  • the length in the gate length direction where the first extension region and the first gate electrode overlap is preferably longer than the length in the gate length direction where the second extension region and the second gate electrode overlap by a predetermined distance.
  • the distance between the first gate electrode and the first sidewall spacer is preferably shorter than the distance between the second gate electrode and the second sidewall spacer by a predetermined distance.
  • the predetermined distance is preferably set by the difference between the threshold voltage of the first field effect transistor and the threshold voltage of the second field effect transistor.
  • the difference in the effective gate length is generated for each field effect transistor due to the difference in the predetermined distance, and the difference in the threshold voltage is generated depending on the difference in the gate length. Therefore, the predetermined distance is set in accordance with a desired threshold voltage difference.
  • the predetermined distance may be 2 nm or more and 4 nm or less. As one specific example, this may be used.
  • the dimension of the first gate electrode in the gate length direction and the dimension of the second gate electrode in the gate length direction are formed to be substantially the same dimension.
  • substantially the same dimension means that the design dimensions are the same, and variations occurring in the manufacturing process are included.
  • the distance between the first extension regions below the first gate electrode is preferably shorter than the distance between the second extension regions below the second gate electrode.
  • a second conductivity type first halo region provided between the first extension region and the substrate, and a second conductivity type second halo region provided between the second extension region and the substrate are provided. It is preferable to further provide.
  • These components may be provided as a semiconductor device.
  • a manufacturing method of the first semiconductor device of the present disclosure including the first field effect transistor including the first gate electrode and the second field effect transistor including the second gate electrode is performed on the first active region in the substrate.
  • First impurity implantation is performed on the region to form first extension regions of the first conductivity type on both sides of the first gate electrode in the first active region.
  • First impurity implantation is performed on the second active region using the second gate electrode and the second offset spacer as a mask, and second extension regions of the first conductivity type are formed on both sides of the second gate electrode in the second active region.
  • the distance that the extension region extends from the end of the offset spacer to the gate electrode side is the first field effect transistor and the second electric field.
  • the second offset spacer is thicker than the first offset spacer, the length in the gate length direction where the first extension region and the first gate electrode overlap with each other is the second extension region and the second gate electrode. Longer than the length in the gate length direction. As a result, the threshold voltage of the second field effect transistor becomes higher than the threshold voltage of the first field effect transistor.
  • a plurality of field effect transistors having different threshold voltages can be formed by using the same impurity implantation process and without increasing the mask process.
  • the second offset spacer of the first offset spacer and the second offset spacer has a laminated structure of two or more layers, and the number of laminated second offset spacers is larger than the number of laminated first offset spacers. Is preferred.
  • a manufacturing method of the second semiconductor device of the present disclosure including the first field effect transistor including the first gate electrode and the second field effect transistor including the second gate electrode is performed on the first active region in the substrate.
  • a first impurity is implanted into the first active region using the first gate electrode as a mask, and first extension regions of the first conductivity type are formed on both sides of the first gate electrode in the first active region.
  • the first impurity implantation is performed on the second active region using the second gate electrode and the offset spacer as a mask, and both the second gate electrodes in the second active region are formed.
  • impurity implantation is performed in the same step (c).
  • the offset spacer is provided on the side wall of the second gate electrode and the offset spacer is not provided on the side wall of the first gate electrode, the length in the gate length direction where the first extension region and the first gate electrode overlap with each other. This is longer than the length in the gate length direction where the second extension region and the second gate electrode overlap.
  • a plurality of field effect transistors having different threshold voltages can be formed by using the same impurity implantation process and without increasing the mask process.
  • a first sidewall spacer and a second sidewall spacer are formed on the sides of the first gate electrode and the second gate electrode, respectively.
  • second impurity implantation is performed on the first active region and the second active region, so that the first conductivity type second electrode is formed outside the first sidewall spacer when viewed from the first gate electrode in the first active region.
  • One source / drain region may be formed, and a second source / drain region of the first conductivity type may be formed outside the second sidewall spacer when viewed from the second gate electrode in the second active region.
  • source / drain regions can be formed for the first field effect transistor and the second field effect transistor.
  • the effective gate lengths of a plurality of field effect transistors can be made different from each other by the same impurity implantation. Accordingly, a plurality of field effect transistors having different threshold voltages can be formed while avoiding an increase in the mask process.
  • FIGS. 1A to 1C are diagrams schematically illustrating an exemplary semiconductor device and a manufacturing method thereof according to the first embodiment of the present disclosure.
  • 2A to 2C are diagrams schematically illustrating an exemplary semiconductor device and a manufacturing method thereof according to the first embodiment of the present disclosure following FIG. 1C.
  • 3A to 3C are diagrams schematically illustrating an exemplary semiconductor device and a manufacturing method thereof according to the second embodiment of the present disclosure.
  • 4A to 4C are diagrams schematically illustrating an exemplary semiconductor device and a manufacturing method thereof according to the first embodiment of the present disclosure following FIG. 3C.
  • 5 (a) to 5 (c) are diagrams showing a method for manufacturing a semiconductor device according to the background art.
  • FIGS. 1A to 1C and FIGS. 2A to 2C are diagrams schematically showing a structure of an exemplary semiconductor device 10 of this embodiment and a manufacturing method thereof.
  • the semiconductor device 10 is formed using a substrate 1 which is a semiconductor substrate made of silicon or the like.
  • an active region made of the substrate 1 is defined by an element isolation region 2 made of a silicon oxide film formed by, for example, a LOCOS (Local Oxidation of Silicon) method or an STI (Shallow Trench Isolation) method.
  • LOCOS Local Oxidation of Silicon
  • STI Shallow Trench Isolation
  • Lvt transistor region RL in which a field effect transistor having a low threshold voltage (hereinafter referred to as Lvt transistor) is formed, and a field effect transistor having a threshold voltage higher than that of the Lvt transistor (hereinafter referred to as Lvt transistor).
  • Lvt transistor a field effect transistor having a low threshold voltage
  • Lvt transistor a field effect transistor having a threshold voltage higher than that of the Lvt transistor
  • An Hvt transistor region RH in which an Hvt transistor is called is shown.
  • an N-type FET is used as the Lvt transistor and the Hvt transistor.
  • a gate electrode 13L is formed on the active region 1L surrounded by the element isolation region 2 in the P-type substrate 1 via a gate insulating film 12L.
  • a side wall spacer 15L is formed on the side wall of the gate electrode 13L via an offset spacer 14L.
  • N-type source / drain regions 16L (the source region and the drain region are collectively referred to in this way) are formed on both sides of the gate electrode 13L in the active region 1L (outside of the sidewall spacer 15L).
  • N-type extension regions 17L are formed on both sides of the channel formation region below the gate electrode 13L in the active region 1L, inside the source / drain region 16L (on the gate electrode 13L side).
  • the extension region 17L extends partly from both sides of the gate electrode 13L to below the gate electrode 13L. Between the extension region 17L and the substrate 1, a P-type halo region 18L having a conductivity type different from that of the extension region 17L is formed. The halo region 18L is formed so as to cover the bottom surface and the side surface (excluding the side surface connected to the source / drain region 16L) of the extension region 17L.
  • the gate structure 11L of the Lvt transistor is configured by the gate insulating film 12L, the gate electrode 13L, the offset spacer 14L, and the sidewall spacer 15L.
  • an Hvt transistor having a structure similar to the Lvt transistor in the Lvt transistor region RL is formed in the Hvt transistor region RH.
  • the gate electrode 13H is formed on the active region 1H surrounded by the element isolation region 2 in the P-type substrate 1 via the gate insulating film 12H.
  • a side wall spacer 15H is formed on the side wall of the gate electrode 13H via an offset spacer 14H.
  • N-type source / drain regions 16H are formed on both sides of the gate electrode 13H in the active region 1H, and an N-type extension region 17H extending partially below the gate electrode 13H is formed on the inside thereof. Yes.
  • a P-type halo region 18H having a conductivity type different from that of the extension region 17H is formed between the extension region 17H and the substrate 1.
  • the halo region 18H is formed so as to cover the bottom surface and the side surface (excluding the side surface connected to the source / drain region 16H) of the extension region 17H.
  • the gate structure 11H of the Hvt transistor is configured by the gate insulating film 12H, the gate electrode 13H, the offset spacer 14H, and the sidewall spacer 15H.
  • the offset spacer 14H in the Hvt transistor has a two-layered structure including a first layer 14HA having an L-shaped cross-section in contact with the side wall of the gate electrode 13H and a second layer 14HB stacked on the first layer 14HA. It is a structure, and the combined thickness of the two layers is thicker than the single-layer offset spacer 14L in the Lvt transistor.
  • the length of the extension region 17L (the amount of overlap with the gate electrode 13L) of the portion extending below the gate electrode 13L in the Lvt transistor is DL, and the portion of the Hvt transistor extending below the gate electrode 13H is DL. If the length of the extension region 17H is DH, DL is longer than DH. In other words, the length DL where the gate electrode 13L and the extension region 17L overlap is longer than the length DH where the gate electrode 13H and the extension region 17H overlap.
  • the extension region 17L in the Lvt transistor extends further to the inside of the gate electrode than the extension region 17H in the Hvt transistor.
  • the dimension in the gate length direction of the gate electrode 13L and the dimension in the gate length direction of the gate electrode 13H are substantially the same dimension. “Substantially the same dimension” means that the design dimensions are the same, and variations occurring in the manufacturing process are included.
  • the distance (effective gate length) between the extension regions 17L below the gate electrode 13L of the Lvt transistor is shorter than the distance between the extension regions 17H below the gate electrode 13H of the Hvt transistor.
  • the threshold voltage of the Lvt transistor is lower than the threshold voltage of the Hvt transistor.
  • the difference between the overlap amount DL and the overlap amount DH is realized by the difference between the thickness of the offset spacer 14L and the thickness of the offset spacer 14H.
  • the Lvt transistor formed in the Lvt transistor region RL is a transistor in which high-speed operation is more important than reduction of off-leakage current (GIDL, BTBT, etc. can be ignored). Therefore, the offset spacer 14L is set thin and the threshold voltage is low so that the overlap amount DL is sufficiently long.
  • the Hvt transistor formed in the Hvt transistor region RH is a transistor that emphasizes reduction of off-leakage current as compared with the Lvt transistor (GIDL, BTBT, etc. cannot be ignored). Therefore, in order to shorten the overlap amount DH (compared to the overlap amount DL), the offset spacer 14H is set thicker than the offset spacer 14L. However, the extension region 17H is not offset with respect to the gate electrode 13H (the arrangement is such that it does not enter below the gate electrode 13H).
  • the amount of overlap between the extension region and the gate electrode can be determined, and the threshold voltage of each transistor can be set.
  • FIG. 1 (a) shows a state where the gate electrode is formed.
  • a P-type substrate 1 which is a semiconductor substrate made of P-type single crystal silicon, a semiconductor substrate made of single-crystal silicon in which a P-type well region is formed, and the like, for example, B (boron) ions which are P-type impurities, etc. Inject. This is performed under predetermined conditions for injecting into the channel formation region on the surface of the substrate 1. Thereafter, a P-type channel diffusion layer is formed by heat treatment (not shown).
  • an Lvt transistor region RL for forming a field effect transistor with a low threshold voltage and an Hvt transistor region RH for forming a field effect transistor with a high threshold voltage are determined, and the channel formation region of the substrate 1 is locally Expose.
  • an element isolation region 2 is formed on the surface of the substrate 1 by the LOCOS method, the STI method, or the like. Thereby, an active region 1L and an active region 1H made of the substrate 1 surrounded by the element isolation region 2 are formed.
  • an insulating film to be the gate insulating films 12L and 12H is formed so as to cover the substrate 1, and an electrode material layer to be the gate electrodes 13L and 13H is further formed thereon.
  • the insulating film can be a single layer film or a laminated film of SiO 2 , SiON, HfSiO, HfSiON, HfO 2 or the like.
  • a thermal oxidation method a physical vapor deposition method (hereinafter referred to as a PVD (Physical Vapor Deposition) method), a chemical vapor deposition method (hereinafter referred to as a CVD (Chemical Vapor Deposition) method), or the like is used. be able to.
  • the electrode material layer may be a single layer structure of a metal material such as Ta, TaN, Ti, TiN, Al, TiAl, or a laminated structure thereof.
  • a laminated structure of a metal layer made of any of the aforementioned metal materials and a Si layer formed on the metal layer or a Si-containing layer made of a material containing Si may be used.
  • a PVD method, a CVD method, a sputtering method, or the like can be used.
  • the resist 20 is formed by patterning so as to correspond to the formation positions of the gate electrode 13L in the Lvt transistor region RL and the gate electrode 13H in the Hvt transistor region RH. Subsequently, the electrode material layer and the insulating film are etched using the resist 20 as a mask to form the gate insulating film 12L and the gate electrode 13L on the active region 1L in the Lvt transistor region RL, while the active in the Hvt transistor region RH. A gate insulating film 12H and a gate electrode 13H are formed on the region 1H. Thereafter, the resist 20 is removed.
  • an insulating film serving as an offset spacer is formed on the entire surface of the substrate 1 so as to cover the upper surfaces and side surfaces of the gate electrodes 13L and 13H.
  • an insulating film 14A made of SiN is deposited to a thickness of 2 nm to 10 nm
  • an insulating film 14B made of an SiO 2 film is deposited to a thickness of 2 nm to 10 nm so as to cover the insulating film 14A.
  • a CVD method or the like may be used as a formation method.
  • the insulating film 14A is an SiN film and the insulating film 14B is an SiO 2 film, but these materials may be reversed. In addition, other materials can be used as long as the insulating film 14B can be selectively removed with respect to the insulating film 14A.
  • a resist material is applied to the entire surface of the substrate 1 and then patterned so that only the Hvt transistor region RH is masked to form a resist 21. Thereafter, wet etching is performed using the resist 21 as a mask, and only the insulating film 14B in the Lvt transistor region RL is selectively removed. Thereafter, the resist 21 is removed. As a result, the insulating film 14B on the active region 1L is removed and only the insulating film 14A remains, and both the insulating film 14A and the insulating film 14B remain on the active region 1H.
  • an offset spacer 14L having a single layer structure is formed from the insulating film 14A on the side of the gate electrode 13L in the Lvt transistor region RL. Further, on the side of the gate electrode 13H in the Hvt transistor region RH, a first layer 14HA having an L-shaped cross-sectional shape made of an insulating film 14A and a second layer 14HB formed on the first layer 14HA are formed. An offset spacer 14H having a two-layer structure is formed.
  • the offset spacer 14H in the Hvt transistor region RH has a structure in which the second layer 14HB is laminated on the first layer 14HA made of the same insulating film 14A as the offset spacer 14L in the Lvt transistor region RL. The thickness is increased by the thickness of the two layers 14HB.
  • extension regions and halo regions are formed.
  • ions of As or P which are N-type impurities are implanted.
  • the implantation conditions for example, when the implanted ion is As, the implantation energy is 2 keV, the dose is 1 to 2 ⁇ 10 15 / cm 2 , and the implantation angle is 0 ° (with respect to the normal of the main surface of the substrate 1). The angle formed is 0 °).
  • the gate electrode 13L and the offset spacer 14L serve as a mask so that the N-type extension region 17L overlaps the active region 1L below the gate electrode 13L by the overlap amount DL. Formed.
  • the gate electrode 13H and the offset spacer 14H thicker than the offset spacer 14L in the Lvt transistor region RL serve as a mask, and the N-type extension region 17H is formed in the active region 1H. It is formed to overlap with the overlap amount DH below 13H.
  • the offset spacer 14L is thinner than the offset spacer 14H, even if extension implantation is similarly performed on the Lvt transistor region RL and the Hvt transistor region RH, the overlap amount DL is larger than the overlap amount DH. become longer. Therefore, it is not necessary to separately perform extension implantation for the Lvt transistor region RL and the Hvt transistor region RH for the purpose of providing a difference in effective gate length. Therefore, a plurality of field effect transistors having different threshold voltages can be provided on the same substrate without increasing the mask process.
  • P-type halo regions 18L and 18H are formed so as to cover the lower portions of the extension regions 17L and 17H, respectively, and be positioned between the substrate 1 and the P-type halo regions 18L and 18H.
  • B, BF 2 or In is ion-implanted as a P-type impurity.
  • the implantation conditions for example, when the implanted ion is B, the implantation energy is 5 to 10 keV, the dose is 1 to 4 ⁇ 10 13 / cm 2 , and the implantation angle is 15 to 38 °.
  • the difference in threshold voltage between the Lvt transistor having a low threshold voltage and the Hvt transistor having a high threshold voltage is an effective gate length (distance between the extension regions below the gate electrode) of the Lvt transistor and the Hvt transistor. Realized by differences. Since the effective gate length difference is determined by the difference between the overlap amounts DL and DH, the difference in the thickness of the offset spacer is set in accordance with the required difference in gate length.
  • the difference in threshold voltage between the Lvt transistor having a low threshold voltage and the Hvt transistor having a high threshold voltage is preferably about 50 to 100 mV, for example.
  • the threshold voltage varies by 100 mV.
  • the thickness of the offset spacer is also set to a difference of 2 nm to 4 nm (4 nm to 8 nm in total) on both sides of the gate electrode so that a difference of 4 nm to 8 nm appears in the effective gate length. That is, the offset spacer 14H in the Hvt transistor region RH is set to be 2 nm to 4 nm thicker than the offset spacer 14L in the Lvt transistor region RL. In other words, the film thickness of the second layer 14HB in the offset spacer 14H may be 2 nm to 4 nm.
  • the overlap amount DH becomes 2 nm to 4 nm (more than the overlap amount DL) on both sides of the gate electrode 13H, and the effective gate length difference can be 4 nm to 8 nm.
  • the above numerical value is a desirable example when the gate length direction of the gate electrodes 13L and 13H itself is about 40 nm, but is not limited thereto. It can be set based on the dimensions of the gate electrode, the concentration of various impurity regions (extension regions, source / drain regions, etc.), the desired threshold voltage difference, and the like.
  • an insulating film made of a single layer film of SiO 2 film, SiN film or SiON film, or a laminated film thereof is formed on the substrate 1 so as to cover the gate electrode 13L, the gate electrode 13H, and the like.
  • anisotropic dry etching is performed on the insulating film, and other portions are removed except for the lateral portions of the gate electrode 13L and the gate electrode 13H.
  • the side wall spacer 15L is formed on the side of the gate electrode 13L via the offset spacer 14L, while the side wall spacer 15H is formed on the side of the gate electrode 13H via the offset spacer 14H.
  • the distance between the gate electrode 13L and the side wall spacer 15L is shorter than the distance between the gate electrode 13H and the side wall spacer 15H.
  • the gate structure 11L is formed in the Lvt transistor region RL, and the gate structure 11H is formed in the Hvt transistor region RH.
  • N-type impurities such as As are ion-implanted into the active region 1L and the active region 1H, thereby forming N-type on both sides of the gate structure 11L and the gate structure 11H, respectively.
  • Source / drain regions 16L and 16H are formed.
  • the semiconductor device 10 including the Lvt transistor and the Hvt transistor is formed on the same substrate. According to such a manufacturing method, field effect transistors having different threshold voltages can be formed without increasing the mask process, and the manufacturing process can be shortened.
  • the offset spacer 14H thicker than the offset spacer 14L having a single-layer structure by using a two-layer structure
  • a difference in thickness may be provided by other methods.
  • the offset spacer 14L may also be provided with an offset spacer 14H having a larger number of layers as a structure having a plurality of layers.
  • an Mvt transistor having an intermediate threshold voltage may be provided in addition to the Lvt transistor and the Hvt transistor.
  • an offset spacer having an intermediate thickness between the offset spacer 14L and the offset spacer 14H is provided in this case.
  • the present invention can be applied to the case where an SRAM transistor or the like is provided.
  • FIGS. 3A to 3C and FIGS. 4A to 4C are views schematically showing the structure of the exemplary semiconductor device 10a of the present embodiment and the manufacturing method thereof.
  • the same reference numerals as those in FIG. 2C are used for the same components as those of the semiconductor device 10 of the first embodiment, and the differences will be described in detail below.
  • a gate electrode 13L is formed on the active region 1L surrounded by the element isolation region 2 in the P-type substrate 1 via a gate insulating film 12L.
  • a side wall spacer 15L is formed on the side of the gate electrode 13L in contact with the side wall of the gate electrode 13L without using an offset spacer.
  • the gate structure 11L of the Lvt transistor region RL is configured by the gate insulating film 12L, the gate electrode 13L, and the sidewall spacer 15L.
  • an N-type extension region 17L is formed so as to overlap with the overlap amount DL below the gate electrode 13L.
  • An N-type source / drain region 16L is formed outside the extension region 17L, and a P-type halo region 18L is formed between the extension region 17L and the substrate 1 so as to cover the lower side of the extension region 17L. Has been.
  • a gate electrode 13H is formed on the active region 1H surrounded by the element isolation region 2 in the P-type substrate 1 via the gate insulating film 12H.
  • a side wall spacer 15H is formed on the side of the gate electrode 13H via an offset spacer 14H.
  • the gate structure 11H of the Hvt transistor region RH is configured by the gate insulating film 12H, the gate electrode 13H, the offset spacer 14H, and the sidewall spacer 15H.
  • an N-type extension region 17H is formed so as to overlap with the overlap amount DH below the gate electrode 13H.
  • An N-type source / drain region 16H is formed outside the extension region 17H, and a P-type halo region 18H is formed between the extension region 17H and the substrate 1 so as to cover the extension region 17H. Has been.
  • the overlap amount DL in the Lvt transistor is longer than the overlap amount DH in the Hvt transistor.
  • the distance (effective gate length) between the extension regions 17L below the gate electrode 13L of the Lvt transistor is shorter than the distance between the extension regions 17H below the gate electrode 13H of the Hvt transistor.
  • the threshold voltage of the Lvt transistor is lower than the threshold voltage of the Hvt transistor.
  • the difference between the overlap amount DL and the overlap amount DL is realized by not providing the offset spacer in the Lvt transistor and providing the offset spacer 14H in the Hvt transistor.
  • FIG. 3 (a) shows a state where the gate electrode is formed. This may be formed in the same manner as described with reference to FIG. 1A in the first embodiment. After obtaining the configuration of FIG. 3A, the resist 20 is removed.
  • an insulating film 14A serving as an offset spacer is formed so as to cover the upper surface and side surfaces of the gate electrode 13L and the gate electrode 13H.
  • a SiN film, a SiO 2 film, or the like is used and formed to a thickness of 2 nm to 10 nm by a CVD method.
  • anisotropic etching is performed on the entire surface of the substrate 1 to etch back the entire surface of the insulating film 14A, leaving only the portions covering the side walls of the gate electrodes and other portions.
  • an offset spacer is formed. More specifically, an offset spacer 14H that covers the side wall of the gate electrode 13H in the Hvt transistor region RH is formed. Also in the Lvt transistor region RL, an offset spacer 14L that covers the side wall of the gate electrode 13L is formed.
  • the offset spacer 14L in the Lvt transistor region RL is removed.
  • resist is applied and patterned as a resist 21 covering only the Hvt transistor region RH.
  • Wet etching is performed using the resist 21 as a mask, and the offset spacer 14L in the Lvt transistor region RL is selectively removed. Thereafter, the resist 21 is removed.
  • an N-type extension region and a P-type halo region are formed.
  • As or P that is an N-type impurity is ion-implanted under the same conditions as described in the first embodiment.
  • the extension region 17L is formed in the active region 1L.
  • the extension region 17L is formed to overlap with the overlap amount DL below the gate electrode 13L.
  • the gate electrode 13H and the offset spacer 14H serve as a mask.
  • the extension region 17H is formed to overlap the overlap amount DH below the gate electrode 13H.
  • the offset spacer 14H is formed only in the Hvt transistor region RH, the overlap amount DL is longer than the overlap amount DH even if extension implantation is similarly performed on the Lvt transistor region RL and the Hvt transistor region RH. Become. Therefore, it is possible to provide a difference in effective gate length between the Lvt transistor and the Hvt transistor without requiring a separate mask process and implantation process, and a plurality of field effect transistors having different threshold voltages can be formed on the same substrate. Can be provided.
  • the halo regions 18L and 18H are formed so as to cover the lower portions of the extension regions 17L and 17H, respectively, and to be positioned between the substrate 1 and the substrate.
  • B, BF 2 or In is ion-implanted as a P-type impurity.
  • the injection conditions may be the same as those in the first embodiment.
  • the thickness of the offset spacer 14H in the Hvt transistor region RH is set in accordance with a necessary difference in gate length.
  • the desired threshold voltage difference between the Lvt transistor and the Hvt transistor is about 50 to 100 mV. Further, it is assumed that the threshold voltage fluctuates by 100 mV with respect to an effective gate length fluctuation of 8 nm. In such a case, the effective gate length difference between the Lvt transistor and the Hvt transistor may be 4 nm to 8 nm. Therefore, the thickness of the offset spacer 14H may be formed to 2 nm to 4 nm.
  • the overlap amount DH is increased by 2 nm to 4 nm on both sides of the gate electrode 13H (more than the overlap amount DL), and the effective gate length difference can be 4 nm to 8 nm.
  • these numerical values are merely examples, and can be set based on the dimensions of the gate electrode, the concentrations of various impurity regions, the desired threshold voltage difference, and the like.
  • an insulating film is formed on the substrate 1 so as to cover the gate electrode 13L, the gate electrode 13H, and the like, and anisotropic dry etching is performed on the insulating film to thereby form a sidewall spacer in contact with the side surface of the gate electrode 13L.
  • 15L and a sidewall spacer 15H formed on the side of the gate electrode 13H via an offset spacer 14H are obtained.
  • the gate structure 11L is formed in the Lvt transistor region RL, and the gate structure 11H is formed in the Hvt transistor region RH.
  • N-type impurities such as As are ion-implanted into the active region 1L and the active region 1H, thereby forming N-type on both sides of the gate structure 11L and the gate structure 11H, respectively.
  • Source / drain regions 16L and 16H are formed.
  • the semiconductor device 10a is formed. According to such a manufacturing method, field effect transistors having different threshold voltages can be formed without increasing the mask process, and the manufacturing process can be shortened.
  • the overlap amount between the gate electrode and the extension region can be set to three or more by one extension injection.
  • each of the first and second embodiments an N-channel transistor has been described as an example. However, each configuration can be applied to a P-channel transistor.
  • channel injection may be performed separately for the Lvt transistor and the Hvt transistor. As a result, the number of steps related to channel implantation increases, but the controllability of the threshold voltage can be further improved.
  • the technology of the present disclosure it is possible to realize a semiconductor device including a plurality of field effect transistors having different threshold voltages and a method for manufacturing the same while suppressing an increase in manufacturing steps, and also for miniaturization of a semiconductor device. It is possible.

Abstract

　半導体装置は同一導電型の第１及び第２ＦＥＴを有する。第１ＦＥＴは、基板１上の第１ゲート電極（１３Ｌ）、その側方の第１サイドウォール（１５Ｌ）、第１ゲート電極（１３Ｌ）両側の第１活性領域（１Ｌ）の第１エクステンション領域（１７Ｌ）を備える。第２ＦＥＴは、基板１上の第２ゲート電極（１３Ｈ）、その側方の第２サイドウォール（１５Ｈ）、第２ゲート電極（１３Ｈ）両側の第２活性領域（１Ｈ）の第２エクステンション領域（１７Ｈ）を備える。ゲート長方向に関し、第１エクステンション領域（１７Ｌ）と第１ゲート電極（１３Ｌ）との重なりは、第２エクステンション領域（１７Ｈ）と第２ゲート電極（１３Ｈ）との重なりよりも長い。第１ゲート電極（１３Ｌ）と第１サイドウォール（１５Ｌ）との距離は、第２ゲート電極（１３Ｈ）と第２サイドウォール（１５Ｈ）との距離より短い。

Description

半導体装置とその製造方法
　本発明は半導体装置とその製造方法に関し、特に、異なる閾値電圧を有する複数の電界効果型トランジスタ（Field Effect Transistor，FET）を備えた半導体装置とその製造方法に関する。
　近年、半導体装置の高集積化を実現するために、個々の半導体素子の微細化が行なわれてきている。微細化が進むに連れて、異なる閾値電圧を有する複数の電界効果トランジスタ（以下、単にトランジスタと呼ぶことがある）を備える半導体装置（例えばｅＳＲＡＭ（embedded Static Random Access Memory））において、それぞれのトランジスタの閾値電圧を同時に最適化することが困難になってきている。
　そこで、同一基板上に閾値電圧の異なる複数のトランジスタを含む半導体装置において、それぞれの閾値電圧の調整方法が種々提案されている。その一つについて、以下に説明する。
　図５（ａ）～（ｃ）は、互いに閾値電圧の異なる低閾値電圧（Ｌｖｔ）トランジスタ及び高閾値電圧（Ｈｖｔ）トランジスタを形成する工程を示す図である。これらの図に示すように、半導体基板１０１の表面部が素子分離であるＳＴＩ（Shallow Trench Isolation）１０２により区画され、Ｌｖｔトランジスタ形成領域ＲＬと、Ｈｖｔトランジスタ形成領域ＲＨとが設けられている。
　まず、図５（ａ）に示すように、Ｈｖｔトランジスタ形成領域ＲＨを覆うレジスト１０３を形成し、該レジスト１０３をマスクとしてＬｖｔトランジスタ形成領域ＲＬに対してチャネル注入を行なう。これにより、Ｌｖｔトランジスタ形成領域ＲＬの活性領域にチャネル層１０４Ｌが形成される。この後、レジスト１０３を除去する。
　次に、図５（ｂ）に示すように、Ｌｖｔトランジスタ形成領域ＲＬを覆うレジスト１０５を形成し、該レジスト１０５をマスクとしてＨｖｔトランジスタ形成領域ＲＨに対してチャネル注入を行なう。これにより、Ｈｖｔトランジスタ形成領域ＲＨの活性領域にチャネル層１０４Ｈが形成される。この後、レジスト１０５を除去する。
　図５（ｂ）の工程の後、図５（ｃ）のように、ゲート絶縁膜１０６、ゲート電極１０７及びサイドウォールスペーサー１０８を含むゲート構造１０９を形成する。更に、ゲート構造１０９をマスクとして不純物注入を行ない、ゲート構造１０９の両側にエクステンション領域１１０及びその下方を覆うハロー領域１１１とを形成する。図示は省略するが、この後、ソース／ドレイン領域等の形成も行なわれる。
　以上のように、Ｌｖｔトランジスタ形成領域ＲＬとＨｖｔトランジスタ形成領域ＲＨとに対して別々にチャネル注入を行なうことにより、それぞれのチャネル層１０４Ｌ及び１０４Ｈの不純物の濃度、種類を個別に設定することができる。この結果、Ｌｖｔトランジスタ及びＨｖｔトランジスタの両方について、閾値電圧を個別に設定することができる。
特開２００７－２８１０２７号公報
　しかしながら、チャネル層の不純物について設定するだけでは、Ｌｖｔトランジスタ及びＨｖｔトランジスタのそれぞれの性能向上に限度がある。これに対し、チャネル注入に加えて、エクステンション注入についてもトランジスタの種類毎に個別に行なうことは可能である。しかし、そのためにはマスク工程、注入工程をそれぞれ個別に行なうことを要し、製造工程が長くなってしまう。
　以上に鑑み、閾値電圧の異なる複数のトランジスタを備える半導体装置及びその製造方法において、マスク工程の増加を抑えながら、それぞれのトランジスタの性能を向上する技術について以下に説明する。
　本開示の半導体装置は、基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、第１電界効果型トランジスタは、基板における第１活性領域上に形成された第１ゲート電極と、第１ゲート電極の側方に形成された第１サイドウォールスペーサーと、第１活性領域における第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、第２電界効果型トランジスタは、基板における第２活性領域上に形成された第２ゲート電極と、第２ゲート電極の側方に形成された第２サイドウォールスペーサーと、第２活性領域における第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、第２電界効果型トランジスタは、第１電界効果型トランジスタよりも閾値電圧が高く、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長く、第１ゲート電極と第１サイドウォールスペーサーとの間の距離は、第２ゲート電極と第２サイドウォールスペーサーとの間の距離よりも短い。
　このような半導体装置によると、エクステンション領域がゲート電極と重なっている部分のゲート長方向の長さの違いにより、第１電界効果型トランジスタと第２電界効果型トランジスタとでは実効的なゲート長（それぞれゲート電極の両側に設けられているエクステンション領域間の距離）が異なる。このことから、第１電界効果型トランジスタの閾値電圧は、第２電界効果型トランジスタの閾値電圧よりも低くなっている。また、後に説明する通り、共通のマスクを用いた不純物注入によって第１エクステンション領域と第２エクステンション領域を形成することができ、マスク工程の増加を避けることができる。
　尚、第１サイドウォールスペーサーと、第１ゲート電極との間に、第１オフセットスペーサーが設けられ、第２サイドウォールスペーサーと、第２ゲート電極との間に、第１のオフセットスペーサーよりも厚い第２オフセットスペーサー設けられていることが好ましい。
　ゲート電極とサイドウォールスペーサーとの間の距離の差（第１電界効果型トランジスタにおいて、第２電界効果型トランジスタにおけるよりも短い）を実現するために、このようにしても良い。
　ここで、記第１オフセットスペーサー及び第２オフセットスペーサーのうちの少なくとも第２オフセットスペーサーは、２層以上の積層構造であり、第２オフセットスペーサーの積層数は、第１オフセットスペーサーの積層数よりも多いことが好ましい。
　第２オフセットスペーサーを第１オフセットスペーサーよりも厚くするために、このようにしてもよい。この場合、第１オフセットスペーサーについては単層構造であっても良い。
　また、第１サイドウォールスペーサーは、第１ゲート電極の側壁に接しており、第２サイドウォールスペーサーと、第２ゲート電極との間に、オフセットスペーサーが設けられていることが好ましい。
　ゲート電極とサイドウォールスペーサーとの間の距離の差を実現するために、このようにすることもできる。
　また、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも所定の距離だけ長いことが好ましい。
　また、第１ゲート電極と第１サイドウォールスペーサーとの間の距離は、第２ゲート電極と第２サイドウォールスペーサーとの間の距離よりも所定の距離だけ短いことが好ましい。
　また、所定の距離は、第１電界効果型トランジスタの閾値電圧と第２電界効果型トランジスタの閾値電圧との違いによって設定されていることが好ましい。
　それぞれ所定の距離の差により、電界効果型トランジスタ毎に実効的なゲート長の差が生じ、該ゲート長の差に依存して、閾値電圧の差が生じる。よって、望ましい閾値電圧の差に合わせて、前記所定の距離を設定する。
　所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であってもよい。具体例の１つとして、このようにしても良い。
　また、第１ゲート電極のゲート長方向の寸法と、第２ゲート電極のゲート長方向の寸法とは実質的に同一寸法に形成されていることことが好ましい。
　ここで、実質的に同一寸法とは、設計寸法が同じであり、製造過程において生じるバラツキは含むことを意味する。
　また、第１ゲート電極の下方における第１エクステンション領域間の距離は、第２ゲート電極の下方における第２エクステンション領域間の距離よりも短いことが好ましい。
　ゲート電極自体の寸法が同じであっても、前記のようなエクステンション領域の構成の違いにより、それぞれの電界効果型トランジスタにおける実効的なゲート長に違いを設けることができる。
　また、第１エクステンション領域と基板との間に設けられた第２導電型の第１ハロー領域と、第２エクステンション領域と基板との間に設けられた第２導電型の第２ハロー領域とを更に備えることが好ましい。
　また、第１活性領域における第１ゲート電極から見て第１エクステンション領域の外側に形成された第１導電型の第１ソース／ドレイン領域と、第２活性領域における第２ゲート電極から見て第２エクステンション領域の外側に形成された第１導電型の第２ソース／ドレイン領域とを備えることが好ましい。
　半導体装置として、これらの構成要素備えていても良い。
　次に、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第１の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第１ゲート電極の側壁に第１オフセットスペーサーを形成すると共に、第２ゲート電極の側壁に、第１オフセットスペーサーよりも厚さの厚い第２オフセットスペーサーを形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極及び第１オフセットスペーサーをマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及び第２オフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備える。
　第１の半導体装置の製造方法において、同じ工程（ｃ）にて不純物注入を行なうため、オフセットスペーサーの端からゲート電極の側にエクステンション領域が延びる距離は、第１電界効果型トランジスタ及び第２電界効果型トランジスタのどちらにおいても同じである。しかし、第１オフセットスペーサーよりも第２オフセットスペーサーの方が厚さが厚いので、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長くなる。この結果、第２電界効果型トランジスタの閾値電圧は、第１電界効果型トランジスタの閾値電圧よりも高くなる。
　このように、同じ不純物注入工程を利用し、マスク工程を増加させることなく、閾値電圧の異なる複数の電界効果型トランジスタを形成することができる。
　尚、第１オフセットスペーサー及び第２オフセットスペーサーのうちの少なくとも第２オフセットスペーサーは、２層以上の積層構造であり、第２オフセットスペーサーの積層数は、第１オフセットスペーサーの積層数よりも多いことが好ましい。
　第２オフセットスペーサーを第１オフセットスペーサーよりも厚くするために、このようにしてもよい。
　次に、第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える本開示の第２の半導体装置の製造方法は、基板における第１活性領域上に第１ゲート電極を形成すると共に、基板における第２活性領域上に第２ゲート電極を形成する工程（ａ）と、第２ゲート電極の側壁にオフセットスペーサーを形成する工程（ｂ）と、工程（ｂ）の後に、第１ゲート電極をマスクとして第１活性領域に対して第１の不純物注入を行ない、第１活性領域における第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、第２ゲート電極及びオフセットスペーサーをマスクとして第２活性領域に対して第１の不純物注入を行ない、第２活性領域における第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備え、工程（ｃ）において、第１ゲート電極の側壁にオフセットスペーサーが形成されていない状態で第１の不純物注入を行なう。
　第２の半導体装置の製造方法においても、同じ工程（ｃ）にて不純物注入を行なう。ここで、第２ゲート電極の側壁にはオフセットスペーサーが設けられ、第１ゲート電極の側壁にはオフセットスペーサーが設けられないため、第１エクステンション領域と第１ゲート電極とが重なるゲート長方向の長さは、第２エクステンション領域と第２ゲート電極とが重なるゲート長方向の長さよりも長くなる。このように、同じ不純物注入工程を利用し、マスク工程を増加させることなく、閾値電圧の異なる複数の電界効果型トランジスタを形成することができる。
　また、第１及び第２の半導体装置の製造方法において、工程（ｃ）の後に、第１ゲート電極及び第２ゲート電極の側方にそれぞれ第１サイドウォールスペーサー及び第２サイドウォールスペーサーを形成した後、第１活性領域及び第２活性領域に対して第２の不純物注入を行なうことにより、第１活性領域における第１ゲート電極から見て第１サイドウォールスペーサーの外側に第１導電型の第１ソース／ドレイン領域を形成すると共に、第２活性領域における第２ゲート電極から見て第２サイドウォールスペーサーの外側に第１導電型の第２ソース／ドレイン領域を形成しても良い。
　このようにして、第１電界効果型トランジスタ及び第２電界効果型トランジスタについて、ソース／ドレイン領域を形成することができる。
　本開示の半導体装置及びその製造方法によると、同じ不純物注入により、複数の電界効果型トランジスタにおける実効的なゲート長を互いに異なるようにすることができる。このことから、マスク工程の増加を避けながら、互いに異なる閾値電圧を有する複数の電界効果型トランジスタを形成することができる。
図１（ａ）～（ｃ）は、本開示の第１の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。 図２（ａ）～（ｃ）は、図１（ｃ）に続いて、本開示の第１の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。 図３（ａ）～（ｃ）は、本開示の第２の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。 図４（ａ）～（ｃ）は、図３（ｃ）に続いて、本開示の第１の実施形態に係る例示的半導体装置とその製造方法を模式的に示す図である。 図５（ａ）～（ｃ）は、背景技術の半導体装置の製造方法について示す図である。
　　（第１の実施形態）
　以下、本開示の第１の実施形態の半導体装置とその製造方法について、図面を参照しながら説明する。
　図１（ａ）～（ｃ）及び図２（ａ）～（ｃ）は、本実施形態の例示的半導体装置１０の構造及びその製造方法について模式的に示す図である。図２（ｃ）に示すように、半導体装置１０は、シリコンからなる半導体基板等である基板１を用いて形成されている。基板１の表面部は、例えばＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法により形成されたシリコン酸化膜からなる素子分離領域２によって基板１からなる活性領域が区画されている。図２（ｃ）には、閾値電圧の低い電界効果型トランジスタ（以下、Ｌｖｔトランジスタと呼ぶ）が形成されたＬｖｔトランジスタ領域ＲＬと、Ｌｖｔトランジスタに比べて閾値電圧の高い電界効果型トランジスタ（以下、Ｈｖｔトランジスタと呼ぶ）が形成されたＨｖｔトランジスタ領域ＲＨとが示されている。尚、本実施形態では、Ｌｖｔトランジスタ及びＨｖｔトランジスタとして、Ｎ型ＦＥＴを用いて説明する。
　Ｌｖｔトランジスタ領域ＲＬにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｌ上に、ゲート絶縁膜１２Ｌを介してゲート電極１３Ｌが形成されている。ゲート電極１３Ｌの側壁には、オフセットスペーサー１４Ｌを介してサイドウォールスペーサー１５Ｌが形成されている。また、活性領域１Ｌにおけるゲート電極１３Ｌの両側方（サイドウォールスペーサー１５Ｌの外側方）に、Ｎ型のソース／ドレイン領域１６Ｌ（ソース領域及びドレイン領域をまとめてこのように呼ぶ）が形成されている。更に、ソース／ドレイン領域１６Ｌよりも内側（ゲート電極１３Ｌ側）に、Ｎ型のエクステンション領域１７Ｌが、活性領域１Ｌにおけるゲート電極１３Ｌ下方のチャネル形成領域を挟んで両側に形成されている。エクステンション領域１７Ｌは、ゲート電極１３Ｌの両側方から一部がゲート電極１３Ｌの下方にまで延びている。エクステンション領域１７Ｌと基板１との間に、エクステンション領域１７Ｌとは導電型が異なるＰ型のハロー領域１８Ｌが形成されている。ハロー領域１８Ｌは、エクステンション領域１７Ｌの底面及び側面（ソース／ドレイン領域１６Ｌに接続している側面は除く）を覆うように形成されている。
　ゲート絶縁膜１２Ｌ、ゲート電極１３Ｌ、オフセットスペーサー１４Ｌ及びサイドウォールスペーサー１５Ｌにより、Ｌｖｔトランジスタのゲート構造１１Ｌが構成されている。
　次に、Ｈｖｔトランジスタ領域ＲＨには、Ｌｖｔトランジスタ領域ＲＬのＬｖｔトランジスタと類似した構造のＨｖｔトランジスタが形成されている。具体的に、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｈ上に、ゲート絶縁膜１２Ｈを介してゲート電極１３Ｈが形成されている。ゲート電極１３Ｈの側壁には、オフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈが形成されている。また、活性領域１Ｈにおけるゲート電極１３Ｈの両側方にＮ型のソース／ドレイン領域１６Ｈが形成され、その内側に一部がゲート電極１３Ｈの下方にまで延びたＮ型のエクステンション領域１７Ｈが形成されている。エクステンション領域１７Ｈと基板１との間には、エクステンション領域１７Ｈとは導電型が異なるＰ型のハロー領域１８Ｈが形成されている。ハロー領域１８Ｈは、エクステンション領域１７Ｈの底面及び側面（ソース／ドレイン領域１６Ｈに接続している側面は除く）を覆うように形成されている。
　ゲート絶縁膜１２Ｈ、ゲート電極１３Ｈ、オフセットスペーサー１４Ｈ及びサイドウォールスペーサー１５Ｈにより、Ｈｖｔトランジスタのゲート構造１１Ｈが構成されている。
　ここで、Ｈｖｔトランジスタにおけるオフセットスペーサー１４Ｈは、ゲート電極１３Ｈの側壁に接する断面形状がＬ字状の第一層１４ＨＡと、該第一層１４ＨＡに積層する第二層１４ＨＢとからなる２層の積層構造であり、２層合わせた厚さは、Ｌｖｔトランジスタにおける一層構造のオフセットスペーサー１４Ｌよりも厚くなっている。
　また、Ｌｖｔトランジスタにおいてゲート電極１３Ｌの下方に延びている部分のエクステンション領域１７Ｌの長さ（ゲート電極１３Ｌとのオーバーラップ量）をＤＬとし、Ｈｖｔトランジスタにおいてゲート電極１３Ｈの下方に延びている部分のエクステンション領域１７Ｈの長さをＤＨとすると、ＤＬはＤＨよりも長い。言い換えると、ゲート電極１３Ｌとエクステンション領域１７Ｌとが重なる長さＤＬは、ゲート電極１３Ｈとエクステンション領域１７Ｈとが重なる長さＤＨよりも長い。また、Ｌｖｔトランジスタにおけるエクステンション領域１７Ｌは、Ｈｖｔトランジスタにおけるエクステンション領域１７Ｈに比べると、よりゲート電極の内側にまで延びていることになる。
　ここで、ゲート電極１３Ｌのゲート長方向の寸法とゲート電極１３Ｈのゲート長方向の寸法とは、実質的に同一寸法である。実質的に同一寸法とは、設計寸法が同じであり、製造過程において生じるバラツキは含むことを意味する。
　このことから、Ｌｖｔトランジスタのゲート電極１３Ｌ下方におけるエクステンション領域１７Ｌ間の距離（実効的なゲート長）は、Ｈｖｔトランジスタのゲート電極１３Ｈ下方におけるエクステンション領域１７Ｈ間の距離よりも短くなっている。
　このようにすることによって、Ｌｖｔトランジスタの閾値電圧は、Ｈｖｔトランジスタの閾値電圧に比べて低くなっている。
　オーバーラップ量ＤＬとオーバーラップ量ＤＨとの違いは、オフセットスペーサー１４Ｌの厚さとオフセットスペーサー１４Ｈの厚さの違いによって実現されている。
　Ｌｖｔトランジスタ領域ＲＬに形成されるＬｖｔトランジスタは、オフリーク電流の低減よりも動作の高速性等を重視する（ＧＩＤＬ、ＢＴＢＴ等を無視できる）トランジスタである。そこで、オーバーラップ量ＤＬが十分に長くなるように、オフセットスペーサー１４Ｌは薄く設定され、閾値電圧が低くなっている。
　これに対し、Ｈｖｔトランジスタ領域ＲＨに形成されるＨｖｔトランジスタは、Ｌｖｔトランジスタに比べてオフリーク電流の低減を重視する（ＧＩＤＬ、ＢＴＢＴ等を無視できない）トランジスタである。そこで、オーバーラップ量ＤＨを（オーバーラップ量ＤＬに比べて）短くするために、オフセットスペーサー１４Ｈがオフセットスペーサー１４Ｌよりも厚く設定されている。但し、エクステンション領域１７Ｈがゲート電極１３Ｈに対してオフセットする（ゲート電極１３Ｈの下方に入り込まない配置になる）ことは無いようにする。
　以上のように、オフセットスペーサーの厚さをそれぞれ設定することにより、エクステンション領域とゲート電極とのオーバーラップ量を決定し、それぞれのトランジスタの閾値電圧を設定することができる。
　次に、図１（ａ）～（ｃ）及び図２（ａ）～（ｃ）を参照して、半導体装置１０の製造方法について説明する。
　図１（ａ）には、ゲート電極の形成まで行なわれた状態が示されている。まず、Ｐ型の単結晶シリコンからなる半導体基板、Ｐ型ウェル領域が形成された単結晶シリコンからなる半導体基板等であるＰ型の基板１に、例えばＰ型不純物であるＢ（ホウ素）イオン等を注入する。これは、基板１表面のチャネル形成領域に注入するための所定の条件により行なう。その後、熱処理により、Ｐ型チャネル拡散層を形成する（図示省略）。
　次に、閾値電圧の低い電界効果型トランジスタを形成するＬｖｔトランジスタ領域ＲＬと、閾値電圧の高い電界効果型トランジスタを形成するＨｖｔトランジスタ領域ＲＨとを定めて、基板１のチャネル形成領域を局所的に露出させる。このためには、基板１の表面部にＬＯＣＯＳ法、ＳＴＩ法等による素子分離領域２を形成する。これにより、素子分離領域２によって囲まれた基板１からなる活性領域１Ｌ及び活性領域１Ｈがそれぞれ形成される。
　次に、基板１上を覆うように、ゲート絶縁膜１２Ｌ及び１２Ｈとなる絶縁膜を形成し、更にその上に、ゲート電極１３Ｌ及び１３Ｈとなる電極材料層を形成する。
　絶縁膜は、ＳｉＯ2 、ＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＯ2 等の単層膜又は積層膜とすることができる。形成には、熱酸化法、物理的気相蒸着法（以下、ＰＶＤ（Physical Vapor Deposition）法と呼ぶ）、化学的気相蒸着法（以下、ＣＶＤ（Chemical Vapor Deposition）法と呼ぶ）等を用いることができる。
　また、電極材料層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ａｌ、ＴｉＡｌ等の金属材料の単層構造又はこれらの積層構造であってもよい。更に、前述のいずれかの金属材料からなる金属層と、該金属層上に形成されたＳｉ層又はＳｉを含む材料からなるＳｉ含有層との積層構造であっても良い。これらの層の形成には、ＰＶＤ法、ＣＶＤ法、スパッタ法等を用いることができる。
　次に、電極材料層上にレジスト材料を塗布した後、Ｌｖｔトランジスタ領域ＲＬのゲート電極１３Ｌ及びＨｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの形成位置に対応するようにパターニングして、レジスト２０を形成する。続いて、レジスト２０をマスクとして前記電極材料層及び絶縁膜をエッチングすることにより、Ｌｖｔトランジスタ領域ＲＬにおける活性領域１Ｌ上にゲート絶縁膜１２Ｌ及びゲート電極１３Ｌを形成する一方、Ｈｖｔトランジスタ領域ＲＨにおける活性領域１Ｈ上にゲート絶縁膜１２Ｈ及びゲート電極１３Ｈを形成する。この後、レジスト２０を除去する。
　次に、図１（ｂ）の工程を行なう。まず、基板１上の全面に、ゲート電極１３Ｌ及び１３Ｈの上面及び側面を覆うように、オフセットスペーサーとなる絶縁膜を形成する。具体例としては、ＳｉＮ膜からなる絶縁膜１４Ａを２ｎｍ～１０ｎｍの膜厚に堆積した後、該絶縁膜１４Ａを覆うように、ＳｉＯ2 膜からなる絶縁膜１４Ｂを２ｎｍ～１０ｎｍの膜厚に堆積する。形成方法としては、ＣＶＤ法等を用いればよい。また、ここでは絶縁膜１４ＡをＳｉＮ膜、絶縁膜１４ＢをＳｉＯ2 膜としているが、これらの材料を逆にしても構わない。また、絶縁膜１４Ａに対して絶縁膜１４Ｂを選択的に除去することが可能であれば、それぞれ他の材料を用いることも可能である。
　次に、図１（ｃ）の工程を行なう。まず、基板１上の全面にレジスト材料を塗布し、続いてＨｖｔトランジスタ領域ＲＨのみがマスクされるようにパターニングして、レジスト２１を形成する。その後、レジスト２１をマスクとしてウェットエッチングを行ない、Ｌｖｔトランジスタ領域ＲＬにおける絶縁膜１４Ｂのみを選択的に除去する。その後、レジスト２１を除去する。これにより、活性領域１Ｌ上の絶縁膜１４Ｂは除去されて絶縁膜１４Ａのみが残存し、活性領域１Ｈ上には絶縁膜１４Ａ及び絶縁膜１４Ｂが共に残存した状態となる。
　次に、図２（ａ）に示すように、異方性エッチングを行なって絶縁膜１４Ａ及び絶縁膜１４Ｂを全面エッチバックし、ゲート電極の側壁を覆う部分のみを残して他の部分を除去することにより、オフセットスペーサーを形成する。より具体的に、Ｌｖｔトランジスタ領域ＲＬのゲート電極１３Ｌの側方に、絶縁膜１４Ａから一層構造のオフセットスペーサー１４Ｌを形成する。また、Ｈｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの側方に、絶縁膜１４Ａからなる断面形状がＬ字状の第一層１４ＨＡと、該第一層１４ＨＡ上に形成された第二層１４ＨＢとからなる２層構造のオフセットスペーサー１４Ｈを形成する。
　Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈは、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌと同じ絶縁膜１４Ａからなる第一層１４ＨＡに、第二層１４ＨＢが積層された構造であるから、オフセットスペーサー１４Ｌよりも第二層１４ＨＢの膜厚分だけ厚さが厚くなっている。
　次に、図２（ｂ）に示すように、エクステンション領域及びハロー領域の形成を行なう。
　まず、エクステンション注入として、Ｎ型不純物であるＡｓ又はＰをイオン注入する。注入の条件としては、例えば、注入イオンがＡｓの場合、注入エネルギーを２ｋｅＶ、ドーズ量を１～２×１０15／ｃｍ2 、注入角度を０°（基板１の主面の法線に対して成す角が０°）とする。
　この際、Ｌｖｔトランジスタ領域ＲＬにおいては、ゲート電極１３Ｌとオフセットスペーサー１４Ｌとがマスクとなって、活性領域１Ｌに、Ｎ型のエクステンション領域１７Ｌが、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように形成される。
　また、Ｈｖｔトランジスタ領域ＲＨにおいては、ゲート電極１３Ｈと、Ｌｖｔトランジスタ領域ＲＬにおけるオフセットスペーサー１４Ｌよりも厚いオフセットスペーサー１４Ｈとがマスクとなって、活性領域１Ｈに、Ｎ型のエクステンション領域１７Ｈが、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように形成される。
　オフセットスペーサー１４Ｌの方がオフセットスペーサー１４Ｈよりも厚さが薄いので、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して同様にエクステンション注入を行なったとしても、オーバーラップ量ＤＬがオーバーラップ量ＤＨよりも長くなる。よって、実効的なゲート長に差を設けることを目的として、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して別々にエクステンション注入を行なうことは不要になっている。このことから、マスク工程を増加させることなく、互いに閾値電圧の異なる複数の電界効果型トランジスタを同一基板上に設けることができる。
　この後、エクステンション領域１７Ｌ及び１７Ｈの下方をそれぞれ覆い、基板１との間に位置するＰ型のハロー領域１８Ｌ及び１８Ｈを形成する。このためには、Ｐ型不純物としてＢ、ＢＦ2 又はＩｎをイオン注入する。注入の条件としては、例えば、注入イオンがＢの場合、注入エネルギーを５～１０ｋｅＶ、ドーズ量を１～４×１０13／ｃｍ2 、注入角度を１５～３８°とする。
　ここで、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌの厚さと、Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈの厚さとの差について説明する。
　半導体装置１０において、閾値電圧の低いＬｖｔトランジスタと、閾値電圧の高いＨｖｔトランジスタとの閾値電圧の差は、Ｌｖｔトランジスタ及びＨｖｔトランジスタの実効的なゲート長（ゲート電極下方におけるエクステンション領域間の距離）の違いによって実現する。実効的なゲート長の差は、オーバーラップ量ＤＬとＤＨとの差によって決まるので、必要なゲート長の差に応じて、オフセットスペーサーの厚さの差を設定する。
　具体的に、閾値電圧の低いＬｖｔトランジスタと、閾値電圧の高いＨｖｔトランジスタとの閾値電圧の差は、例えば、５０～１００ｍＶ程度とすることが望ましい。また、実効的なゲート長が８ｎｍ変動すると、閾値電圧は１００ｍＶ変動するものとする。このような場合、実効的なゲート長に４ｎｍ～８ｎｍの差が出るように、オフセットスペーサーの厚さについても、ゲート電極の両側でそれぞれ２ｎｍ～４ｎｍ（合わせて４ｎｍ～８ｎｍ）の差を設ける。つまり、Ｈｖｔトランジスタ領域ＲＨのオフセットスペーサー１４Ｈについて、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌに比べ、２ｎｍ～４ｎｍ厚く設定する。言い換えれば、オフセットスペーサー１４Ｈにおける第二層１４ＨＢの膜厚を２ｎｍ～４ｎｍにすれば良い。
　これにより、オーバーラップ量ＤＨは、ゲート電極１３Ｈの両側において２ｎｍ～４ｎｍ（オーバーラップ量ＤＬよりも）大きくなり、実効的なゲート長の差を４ｎｍ～８ｎｍとすることができる。
　尚、以上の数値は、ゲート電極１３Ｌ及び１３Ｈ自体のゲート長方向の寸法が４０ｎｍ程度であるときに望ましい一例であるが、これには限らない。ゲート電極の寸法、各種の不純物領域（エクステンション領域、ソース／ドレイン領域等）の濃度、望ましい閾値電圧の差等に基づいて設定することができる。
　この後、図２（ｃ）に示すように、サイドウォールスペーサーと、ソース／ドレイン領域とを形成する。
　まず、ゲート電極１３Ｌ、ゲート電極１３Ｈ等を覆うように、基板１上に、ＳｉＯ2 膜、ＳｉＮ膜又はＳｉＯＮ膜の単層膜、あるいはこれらの積層膜からなる絶縁膜を形成する。次に、該絶縁膜に対して異方性ドライエッチングを行ない、ゲート電極１３Ｌ及びゲート電極１３Ｈの側方の部分を残して他の部分を除去する。このようにして、ゲート電極１３Ｌの側方にオフセットスペーサー１４Ｌを介してサイドウォールスペーサー１５Ｌを形成する一方、ゲート電極１３Ｈの側方にオフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈを形成する。この結果、ゲート電極１３Ｌとサイドウォールスペーサー１５Ｌとの間の距離は、ゲート電極１３Ｈとサイドウォールスペーサー１５Ｈとの間の距離よりも短くなる。
　これまでの工程により、Ｌｖｔトランジスタ領域ＲＬにはゲート構造１１Ｌ、Ｈｖｔトランジスタ領域ＲＨにはゲート構造１１Ｈが構成される。
　続いて、ゲート構造１１Ｌ及びゲート構造１１Ｈをマスクとして、活性領域１Ｌ及び活性領域１Ｈに、Ａｓ等のＮ型不純物をイオン注入することにより、ゲート構造１１Ｌ及びゲート構造１１Ｈの両側方にそれぞれＮ型のソース／ドレイン領域１６Ｌ及び１６Ｈを形成する。
　以上により、同一基板上にＬｖｔトランジスタとＨｖｔトランジスタとを備えた半導体装置１０が形成される。このような製造方法によると、マスク工程を増加させることなく閾値電圧の異なる電界効果型トランジスタを形成することができ、製造工程を短縮することが可能になる。
　尚、オフセットスペーサー１４Ｈを２層構造とすることにより、単層構造のオフセットスペーサー１４Ｌよりも厚くする例を説明したが、他の方法によって厚さに差を設けても良い。オフセットスペーサー１４Ｌについても複数層からなる構造として、それよりも多くの積層数からなるオフセットスペーサー１４Ｈを設けても良い。
　また、以上では、二種類の電界効果型トランジスタを形成する例を説明したが、これには限らない。例えば、Ｌｖｔトランジスタ及びＨｖｔトランジスタに加えて、これらの中間の閾値電圧を有するＭｖｔトランジスタを備えていても良い。この場合、オフセットスペーサー１４Ｌとオフセットスペーサー１４Ｈとの中間の厚さのオフセットスペーサーを設けるようにする。また、ＳＲＡＭ用トランジスタ等を備える場合に適用することも可能である。
　　（第２の実施形態）
　次に、本開示の第２の実施形態の半導体装置とその製造方法について、図面を参照しながら説明する。
　図３（ａ）～（ｃ）及び図４（ａ）～（ｃ）は、本実施形態の例示的半導体装置１０ａの構造及びその製造方法について模式的に示す図である。図４（ｃ）に示す半導体装置１０ａのうち、第１の実施形態の半導体装置１０と同様の構成要素については図２（ｃ）と同じ符号を用い、以下には相違点について詳しく説明する。
　図４（ｃ）に示すように、半導体装置１０ａにおいても、閾値電圧の低いＬｖｔトランジスタの形成されたＬｖｔトランジスタ領域ＲＬと、Ｌｖｔトランジスタよりも閾値電圧の高いＨｖｔトランジスタの形成されたＨｖｔトランジスタ領域ＲＨとが設けられている。
　Ｌｖｔトランジスタ領域ＲＬにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｌ上に、ゲート絶縁膜１２Ｌを介してゲート電極１３Ｌが形成されている。ゲート電極１３Ｌの側方には、オフセットスペーサーを介すること無しに、ゲート電極１３Ｌの側壁にサイドウォールスペーサー１５Ｌが接して形成されている。ゲート絶縁膜１２Ｌ、ゲート電極１３Ｌ及びサイドウォールスペーサー１５Ｌにより、Ｌｖｔトランジスタ領域ＲＬのゲート構造１１Ｌが構成されている。
　また、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように、Ｎ型のエクステンション領域１７Ｌが形成されている。エクステンション領域１７Ｌよりも外側にＮ型のソース／ドレイン領域１６Ｌが形成され、また、エクステンション領域１７Ｌと基板１との間に、エクステンション領域１７Ｌの下方を覆うように、Ｐ型のハロー領域１８Ｌが形成されている。
　次に、Ｈｖｔトランジスタ領域ＲＨにおいて、Ｐ型の基板１における素子分離領域２に囲まれた活性領域１Ｈ上に、ゲート絶縁膜１２Ｈを介してゲート電極１３Ｈが形成されている。ゲート電極１３Ｈの側方には、オフセットスペーサー１４Ｈを介してサイドウォールスペーサー１５Ｈが形成されている。ゲート絶縁膜１２Ｈ、ゲート電極１３Ｈ、オフセットスペーサー１４Ｈ及びサイドウォールスペーサー１５Ｈにより、Ｈｖｔトランジスタ領域ＲＨのゲート構造１１Ｈが構成されている。
　また、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように、Ｎ型のエクステンション領域１７Ｈが形成されている。エクステンション領域１７Ｈよりも外側にＮ型のソース／ドレイン領域１６Ｈが形成され、また、エクステンション領域１７Ｈと基板１との間に、エクステンション領域１７Ｈの下方を覆うように、Ｐ型のハロー領域１８Ｈが形成されている。
　ここで、Ｌｖｔトランジスタにおけるオーバーラップ量ＤＬは、Ｈｖｔトランジスタにおけるオーバーラップ量ＤＨよりも長い。このため、Ｌｖｔトランジスタのゲート電極１３Ｌ下方におけるエクステンション領域１７Ｌ間の距離（実効的なゲート長）は、Ｈｖｔトランジスタのゲート電極１３Ｈ下方におけるエクステンション領域１７Ｈ間の距離よりも短くなっている。
　このようにすることによって、Ｌｖｔトランジスタの閾値電圧は、Ｈｖｔトランジスタの閾値電圧に比べて低くなっている。
　ここで、オーバーラップ量ＤＬとオーバーラップ量ＤＬとの違いは、Ｌｖｔトランジスタにはオフセットスペーサーが設けられず、Ｈｖｔトランジスタにはオフセットスペーサー１４Ｈが設けられていることにより実現されている。
　次に、図３（ａ）～（ｃ）及び図４（ａ）～（ｃ）を参照して、半導体装置１０ａの製造方法について説明する。
　図３（ａ）には、ゲート電極の形成まで行なわれた状態が示されている。これは、第１の実施形態において図１（ａ）を参照して説明したのと同様にして形成すればよい。図３（ａ）の構成を得た後、レジスト２０は除去する。
　次に、図３（ｂ）に示す通り、ゲート電極１３Ｌ及びゲート電極１３Ｈの上面及び側面を覆うように、オフセットスペーサーとなる絶縁膜１４Ａを形成する。例えば、ＳｉＮ膜、ＳｉＯ2 膜等を用い、ＣＶＤ法により２ｎｍ～１０ｎｍの膜厚に形成する。
　次に、図３（ｃ）に示す通り、基板１上の全面に、異方性エッチングを行なって絶縁膜１４Ａを全面エッチバックし、ゲート電極の側壁を覆う部分のみを残して他の部分を除去することにより、オフセットスペーサーを形成する。より具体的に、Ｈｖｔトランジスタ領域ＲＨのゲート電極１３Ｈの側壁を覆うオフセットスペーサー１４Ｈを形成する。Ｌｖｔトランジスタ領域ＲＬにおいても、ゲート電極１３Ｌの側壁を覆うオフセットスペーサー１４Ｌが形成される。
　次に、図４（ａ）に示すように、Ｌｖｔトランジスタ領域ＲＬにおけるオフセットスペーサー１４Ｌを除去する。このためには、レジストの塗布を行ない、Ｈｖｔトランジスタ領域ＲＨのみを覆うレジスト２１としてパターニングする。該レジスト２１をマスクとしてウェットエッチングを行ない、Ｌｖｔトランジスタ領域ＲＬのオフセットスペーサー１４Ｌを選択的に除去する。この後、レジスト２１を除去する。
　次に、図４（ｂ）に示すように、Ｎ型のエクステンション領域及びＰ型のハロー領域の形成を行なう。
　まず、エクステンション注入として、第１の実施形態にて説明したのと同様の条件により、Ｎ型不純物であるＡｓ又はＰをイオン注入する。
　この際、Ｌｖｔトランジスタ領域ＲＬにおいては、ゲート電極１３Ｌだけがマスクとなって、活性領域１Ｌにエクステンション領域１７Ｌが形成される。エクステンション領域１７Ｌは、ゲート電極１３Ｌの下方にオーバーラップ量ＤＬだけ重なるように形成される。
　また、Ｈｖｔトランジスタ領域ＲＨにおいては、ゲート電極１３Ｈと、オフセットスペーサー１４Ｈとがマスクとなる。エクステンション領域１７Ｈは、ゲート電極１３Ｈの下方にオーバーラップ量ＤＨだけ重なるように形成される。
　Ｈｖｔトランジスタ領域ＲＨにおいてのみオフセットスペーサー１４Ｈが形成されているので、Ｌｖｔトランジスタ領域ＲＬ及びＨｖｔトランジスタ領域ＲＨに対して同様にエクステンション注入を行なったとしても、オーバーラップ量ＤＬがオーバーラップ量ＤＨよりも長くなる。よって、個別のマスク工程及び注入工程を要すること無しに、ＬｖｔトランジスタとＨｖｔトランジスタとの実効的なゲート長に差を設けることができ、互いに閾値電圧の異なる複数の電界効果型トランジスタを同一基板上に設けることができる。
　この後、エクステンション領域１７Ｌ及び１７Ｈの下方をそれぞれ覆い、基板１との間に位置するハロー領域１８Ｌ及び１８Ｈを形成する。このためには、Ｐ型不純物としてＢ、ＢＦ2 又はＩｎをイオン注入する。注入の条件としては、第１の実施形態と同様にしても良い。
　ここで、Ｈｖｔトランジスタ領域ＲＨにおけるオフセットスペーサー１４Ｈの厚さについては、必要なゲート長の差に応じて設定する。
　例えば、ＬｖｔトランジスタとＨｖｔトランジスタとの望ましい閾値電圧の差が５０～１００ｍＶ程度である場合を考える。また、実効的なゲート長の８ｎｍの変動に対して閾値電圧は１００ｍＶ変動することが分っているとする。このような場合、ＬｖｔトランジスタとＨｖｔトランジスタとの実効的なゲート長の差が４ｎｍ～８ｎｍとなればよい。そこで、オフセットスペーサー１４Ｈの厚さを２ｎｍ～４ｎｍに形成すればよい。
　これにより、オーバーラップ量ＤＨは、ゲート電極１３Ｈの両側においてそれぞれ２ｎｍ～４ｎｍ（オーバーラップ量ＤＬよりも）大きくなり、実効的なゲート長の差を４ｎｍ～８ｎｍとすることができる。但し、これらの数値は一例であり、ゲート電極の寸法、各種の不純物領域の濃度、望ましい閾値電圧の差等に基づいて設定することができる。
　次に、図４（ｃ）に示すように、サイドウォールスペーサーと、ソース／ドレイン領域とを形成する。
　まず、ゲート電極１３Ｌ、ゲート電極１３Ｈ等を覆うように、基板１上に絶縁膜を形成し、該絶縁膜に対して異方性ドライエッチングを行なうことにより、ゲート電極１３Ｌ側面に接するサイドウォールスペーサー１５Ｌと、ゲート電極１３Ｈ側方にオフセットスペーサー１４Ｈを介して形成されるサイドウォールスペーサー１５Ｈとを得る。
　これまでの工程により、Ｌｖｔトランジスタ領域ＲＬにはゲート構造１１Ｌ、Ｈｖｔトランジスタ領域ＲＨにはゲート構造１１Ｈが構成される。
　続いて、ゲート構造１１Ｌ及びゲート構造１１Ｈをマスクとして、活性領域１Ｌ及び活性領域１Ｈに、Ａｓ等のＮ型不純物をイオン注入することにより、ゲート構造１１Ｌ及びゲート構造１１Ｈの両側方にそれぞれＮ型のソース／ドレイン領域１６Ｌ及び１６Ｈを形成する。
　以上により、半導体装置１０ａが形成される。このような製造方法によると、マスク工程を増加させることなく閾値電圧の異なる電界効果型トランジスタを形成することができ、製造工程を短縮することが可能になる。
　尚、第１の実施形態及び第２の実施形態を組み合わせて、それぞれ閾値電圧の異なる３種類の電界効果型トランジスタを設けることも可能である。つまり、オフセットスペーサーの有無及び厚さの違いを設定することにより、一度のエクステンション注入によって、ゲート電極とエクステンション領域とのオーバーラップ量を３通り又はそれ以上に設定することができる。
　また、第１及び第２の実施形態のいずれにおいてもＮチャネル型のトランジスタを例として説明したが、それぞれの構成をＰチャネル型トランジスタに適用することも可能である。
　また、Ｌｖｔトランジスタ及びＨｖｔトランジスタについて、チャネル注入を別々に行なっても良い。これにより、チャネル注入に関する工程数は増加するが、閾値電圧の制御性を更に向上することができる。
　本開示の技術によると、製造工程の増加を抑制しながら、互いに閾値電圧の異なる複数の電界効果型トランジスタを備えた半導体装置及びその製造方法を実現することができ、半導体装置の微細化にも対応可能である。
　１　　　　　基板
　２　　　　　素子分離領域
１０　　　　　半導体装置
１０ａ　　　　半導体装置
１１Ｈ　　　　ゲート構造
１１Ｌ　　　　ゲート構造
１２Ｈ　　　　ゲート絶縁膜
１２Ｌ　　　　ゲート絶縁膜
１３Ｈ　　　　ゲート電極
１３Ｌ　　　　ゲート電極
１４Ａ　　　　絶縁膜
１４Ｂ　　　　絶縁膜
１４Ｈ　　　　オフセットスペーサー
１４ＨＡ　　　第一層
１４ＨＢ　　　第二層
１４Ｌ　　　　オフセットスペーサー
１５Ｈ　　　　サイドウォールスペーサー
１５Ｌ　　　　サイドウォールスペーサー
１６Ｈ　　　　ソース／ドレイン領域
１６Ｌ　　　　ソース／ドレイン領域
１７Ｈ　　　　エクステンション領域
１７Ｌ　　　　エクステンション領域
１８Ｈ　　　　ハロー領域
１８Ｌ　　　　ハロー領域
２０　　　　　レジスト
２１　　　　　レジスト

Claims (19)

  1. 　基板上に、同一の導電型である第１電界効果型トランジスタ及び第２電界効果型トランジスタが形成され、
    　前記第１電界効果型トランジスタは、
    　前記基板における第１活性領域上に形成された第１ゲート電極と、
    　前記第１ゲート電極の側方に形成された第１サイドウォールスペーサーと、
    　前記第１活性領域における前記第１ゲート電極下方を挟む両側に形成された第１導電型の第１エクステンション領域とを備え、
    　前記第２電界効果型トランジスタは、
    　前記基板における第２活性領域上に形成された第２ゲート電極と、
    　前記第２ゲート電極の側方に形成された第２サイドウォールスペーサーと、
    　前記第２活性領域における前記第２ゲート電極下方を挟む両側に形成された第１導電型の第２エクステンション領域とを備え、
    　前記第２電界効果型トランジスタは、前記第１電界効果型トランジスタよりも閾値電圧が高く、
    　前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも長く、
    　前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも短いことを特徴とする半導体装置。
  2. 　請求項１の半導体装置において、
    　前記第１サイドウォールスペーサーと、前記第１ゲート電極との間に、第１オフセットスペーサーが設けられ、
    　前記第２サイドウォールスペーサーと、前記第２ゲート電極との間に、前記第１のオフセットスペーサーよりも厚い第２オフセットスペーサー設けられていることを特徴とする半導体装置。
  3. 　請求項２の半導体装置において、
    　前記第１オフセットスペーサー及び前記第２オフセットスペーサーのうちの少なくとも前記第２オフセットスペーサーは、２層以上の積層構造であり、
    　前記第２オフセットスペーサーの積層数は、前記第１オフセットスペーサーの積層数よりも多いことを特徴とする半導体装置。
  4. 　請求項１の半導体装置において、
    　前記第１サイドウォールスペーサーは、前記第１ゲート電極の側壁に接しており、
    　前記第２サイドウォールスペーサーと、前記第２ゲート電極との間に、オフセットスペーサーが設けられていることを特徴とする半導体装置。
  5. 　請求項１の半導体装置において、
    　前記第１エクステンション領域と前記第１ゲート電極とが重なるゲート長方向の長さは、前記第２エクステンション領域と前記第２ゲート電極とが重なるゲート長方向の長さよりも所定の距離だけ長いことを特徴とする半導体装置。
  6. 　請求項５の半導体装置において、
    　前記所定の距離は、前記第１電界効果型トランジスタの閾値電圧と前記第２電界効果型トランジスタの閾値電圧との違いによって設定されていることを特徴とする半導体装置。
  7. 　請求項５の半導体装置において、
    　前記所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であることを特徴とする半導体装置。
  8. 　請求項１の半導体装置において、
    　前記第１ゲート電極と前記第１サイドウォールスペーサーとの間の距離は、前記第２ゲート電極と前記第２サイドウォールスペーサーとの間の距離よりも所定の距離だけ短いことを特徴とする半導体装置。
  9. 　請求項８の半導体装置において、
    　前記所定の距離は、前記第１電界効果型トランジスタの閾値電圧と前記第２電界効果型トランジスタの閾値電圧との違いによって設定されていることを特徴とする半導体装置。
  10. 　請求項８の半導体装置において、
    　前記所定の距離は、２ｎｍ以上で且つ４ｎｍ以下であることを特徴とする半導体装置。
  11. 　請求項１の半導体装置において、
    　前記第１ゲート電極のゲート長方向の寸法と、前記第２ゲート電極のゲート長方向の寸法とは実質的に同一寸法に形成されていることを特徴とする半導体装置。
  12. 　請求項１の半導体装置において、
    　前記第１ゲート電極の下方における前記第１エクステンション領域間の距離は、前記第２ゲート電極の下方における前記第２エクステンション領域間の距離よりも短いことを特徴とする半導体装置。
  13. 　請求項１の半導体装置において、
    　前記第１エクステンション領域と前記基板との間に設けられた第２導電型の第１ハロー領域と、
    　前記第２エクステンション領域と前記基板との間に設けられた第２導電型の第２ハロー領域とを更に備えることを特徴とする半導体装置。
  14. 　請求項１の半導体装置において、
    　前記第１活性領域における前記第１ゲート電極から見て前記第１エクステンション領域の外側に形成された第１導電型の第１ソース／ドレイン領域と、
    　前記第２活性領域における前記第２ゲート電極から見て前記第２エクステンション領域の外側に形成された第１導電型の第２ソース／ドレイン領域とを備えることを特徴とする半導体装置。
  15. 　第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える半導体装置を製造する方法において、
    　基板における第１活性領域上に前記第１ゲート電極を形成すると共に、前記基板における第２活性領域上に前記第２ゲート電極を形成する工程（ａ）と、
    　前記第１ゲート電極の側壁に第１オフセットスペーサーを形成すると共に、前記第２ゲート電極の側壁に、前記第１オフセットスペーサーよりも厚さの厚い第２オフセットスペーサーを形成する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記第１ゲート電極及び前記第１オフセットスペーサーをマスクとして前記第１活性領域に対して第１の不純物注入を行ない、前記第１活性領域における前記第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、前記第２ゲート電極及び前記第２オフセットスペーサーをマスクとして前記第２活性領域に対して前記第１の不純物注入を行ない、前記第２活性領域における前記第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備えることを特徴とする半導体装置の製造方法。
  16. 　請求項１５の半導体装置の製造方法において、
    　前記第１オフセットスペーサー及び前記第２オフセットスペーサーのうちの少なくとも前記第２オフセットスペーサーは、２層以上の積層構造であり、
    　前記第２オフセットスペーサーの積層数は、前記第１オフセットスペーサーの積層数よりも多いことを特徴とする半導体装置の製造方法。
  17. 　請求項１５の半導体装置の製造方法において、
    　前記工程（ｃ）の後に、前記第１ゲート電極及び前記第２ゲート電極の側方にそれぞれ第１サイドウォールスペーサー及び第２サイドウォールスペーサーを形成した後、
    　前記第１活性領域及び前記第２活性領域に対して第２の不純物注入を行なうことにより、前記第１活性領域における前記第１ゲート電極から見て前記第１サイドウォールスペーサーの外側に第１導電型の第１ソース／ドレイン領域を形成すると共に、前記第２活性領域における前記第２ゲート電極から見て前記第２サイドウォールスペーサーの外側に第１導電型の第２ソース／ドレイン領域を形成することを特徴とする半導体装置の製造方法。
  18. 　第１ゲート電極を含む第１電界効果型トランジスタ及び第２ゲート電極を含む第２電界効果型トランジスタを備える半導体装置を製造する方法において、
    　基板における第１活性領域上に前記第１ゲート電極を形成すると共に、前記基板における第２活性領域上に前記第２ゲート電極を形成する工程（ａ）と、
    　前記第２ゲート電極の側壁にオフセットスペーサーを形成する工程（ｂ）と、
    　前記工程（ｂ）の後に、前記第１ゲート電極をマスクとして前記第１活性領域に対して第１の不純物注入を行ない、前記第１活性領域における前記第１ゲート電極の両側に第１導電型の第１エクステンション領域を形成すると共に、前記第２ゲート電極及び前記オフセットスペーサーをマスクとして前記第２活性領域に対して前記第１の不純物注入を行ない、前記第２活性領域における前記第２ゲート電極の両側に第１導電型の第２エクステンション領域を形成する工程（ｃ）とを備え、
    　前記工程（ｃ）において、前記第１ゲート電極の側壁にオフセットスペーサーが形成されていない状態で前記第１の不純物注入を行なうことを特徴とする半導体装置の製造方法。
  19. 　請求項１８の半導体装置の製造方法において、
    　前記工程（ｃ）の後に、前記第１ゲート電極及び前記第２ゲート電極の側方にそれぞれ第１サイドウォールスペーサー及び第２サイドウォールスペーサーを形成した後、
    　前記第１活性領域及び前記第２活性領域に対して第２の不純物注入を行なうことにより、前記第１活性領域における前記第１ゲート電極から見て前記第１サイドウォールスペーサーの外側に第１導電型の第１ソース／ドレイン領域を形成すると共に、前記第２活性領域における前記第２ゲート電極から見て前記第２サイドウォールスペーサーの外側に第１導電型の第２ソース／ドレイン領域を形成することを特徴とする半導体装置の製造方法。
PCT/JP2010/004887 2009-12-21 2010-08-03 半導体装置とその製造方法 WO2011077606A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/399,004 US20120161245A1 (en) 2009-12-21 2012-02-17 Semiconductor device and method for fabricating the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009289041A JP5435720B2 (ja) 2009-12-21 2009-12-21 半導体装置
JP2009-289041 2009-12-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/399,004 Continuation US20120161245A1 (en) 2009-12-21 2012-02-17 Semiconductor device and method for fabricating the same

Publications (1)

Publication Number Publication Date
WO2011077606A1 true WO2011077606A1 (ja) 2011-06-30

Family

ID=44195160

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/004887 WO2011077606A1 (ja) 2009-12-21 2010-08-03 半導体装置とその製造方法

Country Status (3)

Country Link
US (1) US20120161245A1 (ja)
JP (1) JP5435720B2 (ja)
WO (1) WO2011077606A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5847537B2 (ja) * 2011-10-28 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8822295B2 (en) 2012-04-03 2014-09-02 International Business Machines Corporation Low extension dose implants in SRAM fabrication
JP5927017B2 (ja) * 2012-04-20 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6275559B2 (ja) * 2014-06-13 2018-02-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20190081044A1 (en) * 2016-04-01 2019-03-14 Intel Corporation Semiconductor device having sub regions to define threshold voltages

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107157A (ja) * 1994-10-06 1996-04-23 Toshiba Microelectron Corp 半導体装置とその製造方法
JPH09283760A (ja) * 1995-12-29 1997-10-31 Lg Semicon Co Ltd 半導体素子の製造方法
JP2001196475A (ja) * 2000-01-12 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026139A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002231821A (ja) * 2001-01-31 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003249568A (ja) * 2003-01-31 2003-09-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005303087A (ja) * 2004-04-13 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167927A (ja) * 1997-06-09 1999-03-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR19990030993A (ko) * 1997-10-08 1999-05-06 윤종용 고속동작을 위한 모스트랜지스터구조
US5989966A (en) * 1997-12-15 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and a deep sub-micron field effect transistor structure for suppressing short channel effects
US6124610A (en) * 1998-06-26 2000-09-26 Advanced Micro Devices, Inc. Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant
JP2000150885A (ja) * 1998-09-07 2000-05-30 Seiko Epson Corp Ｍｏｓトランジスタの閾値電圧設定方法および半導体装置
JP4481388B2 (ja) * 1999-06-25 2010-06-16 独立行政法人情報通信研究機構 絶縁ゲート型電界効果トランジスタおよびその製造方法
JP2001015704A (ja) 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
JP3275896B2 (ja) * 1999-10-06 2002-04-22 日本電気株式会社 半導体装置の製造方法
JP4635333B2 (ja) * 2000-12-14 2011-02-23 ソニー株式会社 半導体装置の製造方法
JP2003197765A (ja) * 2001-12-28 2003-07-11 Texas Instr Japan Ltd 半導体装置およびその製造方法
US6849492B2 (en) * 2002-07-08 2005-02-01 Micron Technology, Inc. Method for forming standard voltage threshold and low voltage threshold MOSFET devices
JP4393109B2 (ja) * 2003-05-21 2010-01-06 株式会社ルネサステクノロジ 半導体装置の製造方法
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
KR100827443B1 (ko) * 2006-10-11 2008-05-06 삼성전자주식회사 손상되지 않은 액티브 영역을 가진 반도체 소자 및 그 제조방법
US7456066B2 (en) * 2006-11-03 2008-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Variable width offset spacers for mixed signal and system on chip devices
JP4320405B2 (ja) * 2007-03-27 2009-08-26 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
US7718496B2 (en) * 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
JP2009141168A (ja) * 2007-12-07 2009-06-25 Panasonic Corp 半導体装置及びその製造方法
JP2009277771A (ja) * 2008-05-13 2009-11-26 Panasonic Corp 半導体装置とその製造方法
US7951678B2 (en) * 2008-08-12 2011-05-31 International Business Machines Corporation Metal-gate high-k reference structure
JP2010123669A (ja) * 2008-11-18 2010-06-03 Nec Electronics Corp 半導体装置およびその製造方法
JP2010153683A (ja) * 2008-12-26 2010-07-08 Hitachi Ltd 半導体装置
US8106455B2 (en) * 2009-04-30 2012-01-31 International Business Machines Corporation Threshold voltage adjustment through gate dielectric stack modification
DE102009021486B4 (de) * 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
US20100308418A1 (en) * 2009-06-09 2010-12-09 Knut Stahrenberg Semiconductor Devices and Methods of Manufacture Thereof
US8105892B2 (en) * 2009-08-18 2012-01-31 International Business Machines Corporation Thermal dual gate oxide device integration
US8283734B2 (en) * 2010-04-09 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage device and method of making same
DE102010063781B4 (de) * 2010-12-21 2016-08-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08107157A (ja) * 1994-10-06 1996-04-23 Toshiba Microelectron Corp 半導体装置とその製造方法
JPH09283760A (ja) * 1995-12-29 1997-10-31 Lg Semicon Co Ltd 半導体素子の製造方法
JP2001196475A (ja) * 2000-01-12 2001-07-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2002026139A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP2002231821A (ja) * 2001-01-31 2002-08-16 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003249568A (ja) * 2003-01-31 2003-09-05 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005303087A (ja) * 2004-04-13 2005-10-27 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20120161245A1 (en) 2012-06-28
JP5435720B2 (ja) 2014-03-05
JP2011129811A (ja) 2011-06-30

Similar Documents

Publication Publication Date Title
US7732839B2 (en) Semiconductor device and method for fabricating the same
JP4850174B2 (ja) 半導体装置及びその製造方法
KR102008738B1 (ko) 반도체 장치 및 그 제조 방법
TWI485854B (zh) 於三維電晶體中基於應變隔離材料之應變工程
US9245975B2 (en) Recessed channel insulated-gate field effect transistor with self-aligned gate and increased channel length
US9966456B1 (en) Methods of forming gate electrodes on a vertical transistor device
TWI714583B (zh) 半導體裝置及其形成方法
JP2012164699A (ja) 半導体装置
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
JP5435720B2 (ja) 半導体装置
KR101033700B1 (ko) 동일 기판 상에 도전 타입이 같은 로우 및 하이 퍼포먼스장치를 갖는 반도체 장치 구조
JP5137378B2 (ja) 半導体装置及びその製造方法
KR20100138973A (ko) 높이가 감소된 금속 게이트 스택을 포함하는 반도체 디바이스 및 상기 반도체 디바이스를 제조하는 방법
US7723777B2 (en) Semiconductor device and method for making same
JP5064289B2 (ja) 半導体装置およびその製造方法
TW202129964A (zh) 先進邏輯操作的電荷捕捉tfet半導體元件製作方法
JP5444176B2 (ja) 半導体装置
KR100488540B1 (ko) 반도체소자 및 이를 제조하는 방법
JP2014123668A (ja) Ｍｏｓ型半導体装置及びその製造方法
JP2000200836A (ja) 半導体装置およびその製造方法
US8329526B2 (en) Cap removal in a high-k metal gate electrode structure by using a sacrificial fill material
JP4630235B2 (ja) 半導体装置及びその製造方法
JP5073158B2 (ja) 半導体装置及びその製造方法
KR100762895B1 (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
JP2012043861A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10838847

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10838847

Country of ref document: EP

Kind code of ref document: A1