CN101499475A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。该半导体装置包括：第一导电型的绝缘栅极场效应晶体管，其用作第一晶体管，所述第一晶体管具有栅极绝缘膜和栅极电极；以及与所述第一导电型相反的第二导电型的绝缘栅极场效应晶体管，其用作第二晶体管，所述第二晶体管具有栅极绝缘膜和栅极电极。第一晶体管的栅极绝缘膜和第二晶体管的栅极绝缘膜分别在其栅极电极侧具有金属杂质，并且第一晶体管的栅极电极包含第二导电型的多晶硅，或者第二晶体管的栅极电极包含第一导电型的多晶硅，或者第一晶体管的栅极电极包含第二导电型的多晶硅且第二晶体管的栅极电极包含第一导电型的多晶硅。本发明的半导体装置可控制有效功函数且同时抑制栅极耗尽。

Description

半导体装置及其制造方法
相关申请的交叉参考
本发明包含与2008年1月29日向日本专利局提出的日本专利申请JP 2008-017119相关的主题，将该日本专利申请的全部内容以引用的方式并入本文中。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在现有的互补金属氧化物半导体(Complementary metal-oxidesemiconductor，CMOS)中，介电常数值高于氧化硅膜的所谓高介电常数(高k)膜正在得到应用。这种膜已开始应用于低漏电流产品，这些低漏电流产品更易于引入各种技术(例如，参见“CMOS Logic ProcessTechnology of 55-nanometer Node Developed at Practical Level for the FirstTime in the World(日文)”[在线文件]，2005年12月5日，NECElectronics，[检索日期：2007年8月27日]，互联网地址<URL：{HYPERLINK“http://www.necel.com/news/ja/archive/0512/0501.html”，http:www.necel.com/news/ja/archive/0512/0501.html}>；以及“Beginning ofAcceptance of Orders for Cell Base IC of 55-nanometer Node SignificantlyReduced in Power Consumption(日文)”[在线文件]，2007年1月17日，NEC Electronics，[检索日期：2007年8月27日]，互联网地址<{HYPERLINK“http://www.necel.com/news/ja/archive/0701/1801.html”，http:www.necel.com/news/ja/archive/0701/1801.html}>)。此外，已有报道给出，通过在栅极绝缘膜中使用HfSiON来控制功函数(例如，参见H.Nakamura等人所著的“55nm CMOS Technology for Low StandbyPower/Generic Applications Deploying the Combination of Gate WorkFunction Control by HfSiON and Stress-induced Mobility Enhancement”，2006 Symp.of VLSI Tech.)。
然而，使功函数改变适当量(0.1V～0.3V)而所需要的铪(Hf)的量非常小，例如为1E13/cm2～5E14/cm2，因而如图7所示，已经应用了铪(Hf)处理从而将铪(Hf)122提供给现有的栅极电极123侧的栅极绝缘膜121(例如，参见日本专利申请公开公报第2006-93670号和第2006-332179号)。在上述结构中，栅极电极123为P型FET(以下称为“PFET”)时掺杂有P型杂质，而栅极电极123为N型FET(以下称为“NFET”)时掺杂有N型杂质。
目前还没有人对通过将诸如铪(Hf)等金属杂质引入到栅极绝缘膜上来改变栅极电极功函数的机理作出说明。然而，人们已经在尝试着根据所谓的费米能级钉扎效应(例如，参见C.Hobbs等人所著的“FermiLevel Pinning at the PolySi/Metal Oxide Interface”，2003 Symp.of VLSITech.，以下称作非专利文献4)、氧化铪膜中由于缺氧而引起的偶极极化(例如，参见K.Shiraishi等人所著的“Physics in Fermi Level Pinning atthe PolySi/Hf-based High-k Oxide Interface”，2004 Symp.of VLSI Tech.第108页)等来解释该机理。根据已有的报道，不仅利用铪(Hf)会出现这种改变，而且利用铝(Al)也会出现这种改变(例如，参见非专利文献4)，并且有人已提出了通过各种各样的金属杂质来控制MOSFET的阈值电压。
之所以引入铪(Hf)，是因为其可以使得在低杂质密度下获得能实现低泄漏的高阈值电压。因此，可抑制由于离子化杂质散射而导致的迁移率降低，从而实现电场减弱，因此可减小由栅极引起的漏极泄漏(gateinduced drain leakage，GIDL)。
被公开的用于防止在PFET的栅极电极中出现费米能级钉扎效应的技术包括：将减少了硅(Si)含量的富含铂(Pt)的硅化物与硼(B)掺杂相结合的技术(例如，参见JP-A-2006-80133)，以及通过将PFET的高介电常数(高k)膜薄膜化来减小该高k膜的阈值变化的技术(例如，参见日本专利申请公开公报第2006-327902号)。
发明内容
所要解决的问题在于，尽管现有CMOS制造技术中可利用诸如铪(Hf)等金属杂质来进行阈值控制，然而现有CMOS制造技术在PFET中使用了含硼(B)的P+型多晶硅电极，所以仍然存在着现有CMOS制造技术的问题，即棘手的栅极耗尽问题。
本发明希望通过设计栅极绝缘膜和栅极电极，来控制有效功函数且同时减小栅极耗尽。
因此，在本发明的一个实施例中，提供一种半导体装置，其包括：第一导电型的绝缘栅极场效应晶体管，其用作第一晶体管，所述第一晶体管具有栅极绝缘膜和栅极电极；以及与所述第一导电型相反的第二导电型的绝缘栅极场效应晶体管，其用作第二晶体管，所述第二晶体管具有栅极绝缘膜和栅极电极。所述第一晶体管的栅极绝缘膜和所述第二晶体管的栅极绝缘膜分别在其栅极电极侧具有金属杂质；并且其中所述第一晶体管的栅极电极包含所述第二导电型的多晶硅，或者所述第二晶体管的栅极电极包含所述第一导电型的多晶硅，或者所述第一晶体管的栅极电极包含所述第二导电型的多晶硅且所述第二晶体管的栅极电极包含所述第一导电型的多晶硅。
根据本发明第一实施例的半导体装置，在所述第一导电型的栅极绝缘场效应晶体管中具有由与所述第一导电型相反的第二导电型的多晶硅形成的栅极电极，且在所述第二导电型的栅极绝缘场效应晶体管中具有由所述第一导电型的多晶硅形成的栅极电极。因此，未形成栅极耗尽层，从而可获得较高的栅极电容。这里所用的术语“较高的栅极电容”并不意味着将栅极电容增大到超出所需的程度而导致寄生电容增大。其意味着：可获得未因栅极耗尽而受损的原本通过小型化所应得到的栅极电容。此外，因为在栅极绝缘膜的栅极电极侧存在着金属杂质，所以有效功函数可改变例如0.1V～0.3V左右。另外，可获得高阈值电压，并因此可抑制由于离子化杂质散射而导致的迁移率降低，从而实现电场减弱，所以可减小GIDL(由栅极引起的漏极泄漏)。
在本发明的第二实施例中，还提供一种半导体装置制造方法，该方法包括形成作为第一晶体管的P型栅极绝缘场效应晶体管和作为第二晶体管的N型栅极绝缘场效应晶体管，所述半导体装置制造方法包括以下步骤：在半导体基板上形成栅极绝缘膜；以及在所述栅极绝缘膜上沉积金属杂质。所述半导体装置制造方法还包括以下步骤：在沉积有所述金属杂质的所述栅极绝缘膜上分别形成所述第一晶体管的栅极电极和所述第二晶体管的栅极电极；在所述半导体基板中在各个所述栅极电极的相对两侧的位置处形成源极和漏极区；以及执行将N型杂质引入到所述第一晶体管的栅极电极中和将P型杂质引入到所述第二晶体管的栅极电极中的至少一个步骤。
根据本发明第二实施例的半导体装置制造方法，将N型杂质引入到作为第一晶体管的P型绝缘栅极场效应晶体管的栅极电极中，而将P型杂质引入到作为第二晶体管的N型绝缘栅极场效应晶体管的栅极电极中。因此，未形成栅极耗尽层，并可获得较高的栅极电容。此外，因为在栅极绝缘膜的栅极电极侧存在着金属杂质，所以有效功函数可改变例如0.1V～0.3V左右。另外，可获得高阈值电压，并因此可抑制由于离子化杂质散射而导致的迁移率降低，从而实现电场减弱，所以可减小GIDL(由栅极引起的漏极泄漏)。
根据本发明第一实施例的半导体装置，可控制有效功函数且同时抑制栅极耗尽，因此具有可减小泄漏并可提高迁移率的优点。
根据本发明第二实施例的半导体装置制造方法，可形成一种结构，该结构能控制有效功函数且同时抑制栅极耗尽，因此具有可减小半导体装置的泄漏并可提高半导体装置的迁移率的优点。
附图说明
图1是示意性地示出了根据本发明第一实施例的半导体装置示例的示意性剖视结构图。
图2是一幅剖视的绘出了根据本发明第二实施例的半导体装置制造方法示例的制造步骤图。
图3是另一幅剖视的绘出了根据本发明第二实施例的半导体装置制造方法示例的制造步骤图。
图4是又一幅剖视的绘出了根据本发明第二实施例的半导体装置制造方法示例的制造步骤图。
图5是再一幅剖视的绘出了根据本发明第二实施例的半导体装置制造方法示例的制造步骤图。
图6是另外一幅剖视的绘出了根据本发明第二实施例的半导体装置制造方法示例的制造步骤图。
图7是示意性地示出了现有半导体装置中的各栅极电极部分的示意性剖视结构图。
具体实施方式
下面参照图1来说明本发明半导体装置的示例。
如图1所示，元件隔离区14形成于半导体基板11中，用于将元件形成区12、13相互隔离。这些元件形成区12、13将被用作用于形成元件的有源区。该元件隔离区14是例如通过将氧化硅填埋于在半导体基板11内形成的元件隔离沟槽(沟槽区)15中而予以形成的。该元件隔离沟槽15在半导体基板11中被形成为例如350nm～400nm的深度。
在半导体基板11上，元件隔离区14已被平坦化。
如上所述，元件形成区12、13被形成为通过元件隔离区14相互隔离的有源区。
下面将对半导体装置1进行说明，该半导体装置1具有形成于元件形成区12中的第一导电型(例如P型)的场效应晶体管(以下称为“PFET2”)以及形成于元件形成区13中的与第一导电型相反的第二导电型(例如N型)的场效应晶体管(以下称作“NFET 3”)。
在元件形成区12、13的表面上分别形成有栅极绝缘膜21。这些栅极绝缘膜21例如由氧化硅膜形成。
在这些栅极绝缘膜21上，存在着金属杂质22。例如，可使用铪、铝、锆、镧、镨、钇、钛、钽、钨中的任一种来作为金属杂质22。
可利用例如有机金属化学气相沉积(MOCVD)方法、原子层沉积(ALD)方法或物理气相沉积(PVD)方法等成膜方法，将金属杂质22直接形成于栅极绝缘膜21上。作为另一种选择，也可在形成栅极电极之后通过离子注入而将金属杂质22引入。当利用例如ALD方法时，金属杂质22由以数个原子层沉积于栅极绝缘膜21上的铪原子或铝原子形成。
在表面处存在着金属杂质22的栅极绝缘膜21上，形成有栅极电极23(23N，23P)。在这些栅极电极23(23N，23P)中，可对NFET的栅极电极23P使用P型杂质(例如硼(B))，或者可对PFET的栅极电极23N使用N型杂质(磷(P))，或者可对NFET的栅极电极23P使用P型杂质并且对PFET的栅极电极23N使用N型杂质(磷(P))。作为引入这些杂质的条件，这些杂质的引入方式应使这些杂质不会到达对应的栅极绝缘膜21。
在栅极电极23N的侧壁上，形成有偏移间隔层24。在栅极电极23P的侧壁上，也形成有偏移间隔层25。这些偏移间隔层24、25例如由约5nm～15nm厚的氮化硅(Si3N4)膜形成。
在PFET的元件形成区12中且在栅极电极23N相对两侧的各个偏移间隔层24的下方位置处，形成有P型轻掺杂漏极(LDD)区26、27。
在NFET的元件形成区13中且在栅极电极23P相对两侧的各个偏移间隔层25的下方位置处，形成有N型轻掺杂漏极(LDD)区28、29。
为了抑制短沟道效应，可在形成各个LDD的同时形成所谓的“晕圈(halo)”区(未图示)。
在栅极电极23N的侧壁上，隔着偏移间隔层24形成有侧壁31。在栅极电极23P的侧壁上，隔着偏移间隔层25形成有侧壁32。这些侧壁31、32例如由约50nm～70nm厚的氮化硅(Si3N4)膜形成。
在元件形成区12中，在栅极电极23N的一侧隔着P型LDD区26形成有P型源极漏极区33。在元件形成区12中，在栅极电极23N的另一侧隔着P型LDD区27形成有P型源极漏极区34。
在元件形成区13中，在栅极电极23P的一侧隔着N型LDD区28形成有N型源极漏极区35。在元件形成区13中，在栅极电极23P的另一侧隔着N型LDD区29形成有N型源极漏极区36。
在栅极电极23N、源极漏极区33和35、栅极电极23P以及源极漏极区35和36上分别形成有低电阻硅化物层37、38、39、40、41和42。这些硅化物层37～42例如由硅化钴(CoSi2)或硅化镍(NiSi)形成。
在上述结构中，可通过利用相反极性的杂质来实施反掺杂，由此调整(例如降低)任何不必要地升高的阈值电压。
作为另一种选择，也可通过现有技术，具体而言，通过引入氮(N)或氟(F)来调整阈值电压Vth(例如，参见Y.Nishida等人所著的“Performance Enhancement in 45-nm Ni Fully-Silicided Gate/High-k CMISusing Substrate Ion Implantation”，2007 Symp.of VLSI Tech.)。例如，在作为PFET的第一晶体管2的沟道区内引入氟。此外，在作为NFET的第二晶体管3的沟道区内引入氮。根据上述结构，在利用高介电常数(高k)膜作为栅极绝缘膜从而使栅极电极的有效功函数远离能带边缘的技术中，可更容易地减少为了降低Vth而所需要的杂质的量。
在上述结构的半导体装置1中，作为PFET的第一晶体管2具有由N型多晶硅形成的栅极电极23N，并且作为NFET的第二晶体管3具有由P型多晶硅形成的栅极电极23P。因此，未形成栅极耗尽层，且可获得较高的栅极电容。这里所用的术语“较高的栅极电容”并不意味着将栅极电容增大到超出所需的程度而导致寄生电容增大。其意味着：可获得未因栅极耗尽而受损的原本通过小型化所应得到的栅极电容。
此外，因为在栅极绝缘膜21的栅极电极23侧存在着诸如铪或铝等金属杂质，所以有效功函数可改变例如0.1V～0.3V左右。
此外，可获得高阈值电压，并因此可抑制由于离子化杂质散射而导致的迁移率降低，从而实现电场减弱，所以可减小GIDL(由栅极引起的漏极泄漏)。
因此，可控制有效功函数且同时抑制栅极耗尽。相应地，上述的本发明实施例具有可减小泄漏并可提高迁移率的优点。
下面将参照图2～图6来说明根据本发明第二实施例的半导体装置制造方法的示例。
如图2所示，在半导体基板11中形成元件隔离区14，以便隔离将被用作有源区的元件形成区12、13。为了形成元件隔离区14，可使用现有的元件隔离技术。例如，使用硅基板作为半导体基板11。在半导体基板11上形成氧化硅膜作为氧化物膜71之后，形成氮化硅膜作为硬掩模层72。
在元件形成区12、13上形成抗蚀剂图案，并利用这些抗蚀剂图案作为蚀刻掩模，按顺序蚀刻硬掩模层72、氧化物膜71及半导体基板11，以形成元件隔离沟槽(沟槽区)15。
此时，将半导体基板11蚀刻至例如350nm～400nm的深度。半导体基板11的区域，即覆盖有硬掩模层72的区域被用作有源区，且元件隔离沟槽15被用作将要形成元件隔离区14的区域。
接着，用氧化硅73填埋元件隔离沟槽15。例如，可根据高密度等离子体CVD方法来实施氧化硅73的填埋，由此形成具有良好的台阶覆盖性的致密膜。
通过化学机械研磨(CMP)操作，磨掉半导体基板11上任何多余的氧化硅73，从而实现平坦化。在形成有硬掩模层72的区域中，实施该研磨操作直到能将硬掩模层72上的氧化硅73除掉的程度。图2示出了在实施该研磨操作之后的状态。
然后，如图3所示，除掉硬掩模层72(参见图2)。因为该硬掩模层是由氮化硅形成的，因此可例如通过以热磷酸实施湿式蚀刻来实现将硬掩模膜72除掉。
结果，在元件隔离区14上形成了被氧化硅73填埋的元件隔离沟槽15，并且作为有源区的元件形成区12、13通过元件隔离区14相互隔离。
通过清洗步骤，除掉氧化物膜71(参见图2)。
接着，在元件形成区12、13的表面上形成牺牲氧化物膜75。这些牺牲氧化物膜75例如由10nm厚的氧化硅膜形成。
接下来，在将要形成PFET的元件形成区12中形成N阱区16。执行离子注入，以形成用于防止FET击穿的埋入层(未图示)，并执行进一步的离子注入来调节Vth。结果，在N阱区16的上部中形成了用于PFET的沟道区(未图示)。在用于调节Vth的离子注入中，例如可引入氟。
此外，在将要形成NFET的元件形成区13中形成P阱区17。执行离子注入，以形成用于防止FET击穿的埋入层(未图示)，并执行进一步的离子注入来调节Vth。结果，在P阱区17的上部中形成了用于NFET的沟道区(未图示)。在用于调节Vth的离子注入中，例如可引入氮。
接着，除掉牺牲氧化物膜75。可例如通过以氟化酸(fluorinated acid)溶液进行湿式蚀刻来实现将这些牺牲氧化物膜75除掉。图3示出了在除掉牺牲氧化物膜75之前的状态。
接下来参照图4。在半导体基板11的元件形成区12、13的表面上形成栅极绝缘膜21。可例如通过根据干式氧化(dry oxidation)(在700℃O2的氧化气氛中)使氧化硅膜生长至1.5nm～2.0nm左右的厚度，来形成这些栅极绝缘膜21。作为在上述氧化中使用的氧化气体的示例，除了可使用干氧(O2)之外，也可使用氢气(H2)与氧气(O2)的混合气体以及一氧化二氮(N2O)与一氧化氮(NO)的混合气体。除了可使用炉退火之外，也可使用快速热退火(Rapid Thermal Annealing，RTA)。还可通过等离子体渗氮技术，用氮来执行氧化物膜的掺杂。
接着，使金属杂质22存在于栅极绝缘膜21上，且在该栅极绝缘膜的栅极电极侧的界面中或该界面附近。可使用铪、铝、锆、镧、镨、钇、钛、钽、钨中的任一种来作为金属杂质22。可利用例如有机金属化学气相沉积(MOCVD)方法、原子层沉积(ALD)方法或物理气相沉积(PVD)方法等成膜方法，使金属杂质22直接存在于栅极绝缘膜21上。作为另一种选择，可形成多晶硅作为栅极电极，然后通过离子注入来引入铪(Hf)。
当利用例如ALD方法使铪(Hf)作为金属杂质22而存在时，可通过按以下顺序来实施循环处理而使极少量的铪(Hf)存在于栅极绝缘膜21上：氮气(N2)馈送，四氯化铪(HfCl4)的化学吸附，氮气(N2)馈送，水(H2O)的吸附以及氮气(N2)馈送。金属杂质22可例如以数个铪原子层形成于栅极绝缘膜21上。
应注意，在下文将要说明的图5及图6中省略了金属杂质22的图示。
另一方面，当通过离子注入而引入铪(Hf)时，将多晶硅膜沉积至100nm左右，接着使用Hf离子在50keV～100keV及1×1014个原子/cm2左右的条件下对该多晶硅膜进行处理。此时，围绕着多晶硅的底部，换句话说，在希望引入铪的位置处，设定铪离子的平均范围。
接着，在经过上述的金属杂质22引入处理的栅极绝缘膜21(参见图4)上，形成一电极形成用膜75以便形成栅极电极。该电极形成用膜75例如由多晶硅形成。作为用于形成电极形成用膜75的示例性方法，使用甲硅烷(SiH4)作为馈送气体，将沉积温度设定为580℃～620℃，并通过减压化学气相沉积(reduced-pressure chemical vapor deposition，LP-CVD)方法，将多晶硅作为沉积物形成至100nm～150nm的厚度。
接着，向NFET的栅极电极区处的电极形成用膜75内引入硼(B)，并且/或者向PFET的栅极电极处的电极形成用膜75内引入磷(P)。作为引入的条件，将条件设定为使该杂质或这些杂质不会到达栅极绝缘膜21就足够了。当引入硼(B)时，例如使用二氟化硼离子(BF2 +)作为杂质，并可将注入能量及剂量设定为5kev及5×1015个原子/cm2。另一方面，当引入磷离子(P+)时，可将注入能量及剂量设定为5kev及5×1015个原子/cm2。
接着，在电极形成用膜75上形成硬掩模层76。这些硬掩模层76例如由氮化硅膜形成，并例如通过减压化学气相沉积(LP-CVD)方法而形成为例如50nm～100nm左右的厚度。
在通过涂敷抗蚀剂而形成抗蚀剂膜以及通过光刻技术将该抗蚀剂膜图案化之后，接着利用该图案化的抗蚀剂膜(未图示)作为掩模，使硬掩模层76及电极形成用膜75受到各向异性蚀刻，以形成栅极电极23(23N，23P)。
如图5所示，将偏移间隔层24、25形成在各个栅极电极23及硬掩模层76的侧壁上。这些偏移间隔层24、25可例如通过以下方式来形成：根据LP-CVD方法将氮化硅(Si3N4)膜沉积至例如5nm～15nm左右的厚度从而覆盖住各个硬掩模层76及栅极电极23，然后实施各向异性蚀刻，以留下在各个栅极电极23及硬掩模层76的侧壁上的氮化硅膜。
在例如使用抗蚀剂形成离子注入掩模(未图示)以使该离子注入掩模覆盖住NFET的元件形成区13之后，在PFET的元件形成区12中形成P型LDD区26、27。可通过以5×1014个原子/cm2～2×1015个原子/cm2的剂量在3keV～5keV的注入能量下对元件形成区12执行二氟化硼离子(BF2 +)的离子注入，来形成这些P型LDD区26、27。
接着，除掉上述离子注入掩模。
在例如使用抗蚀剂形成离子注入掩模(未图示)以使该离子注入掩模覆盖住PFET的元件形成区12之后，在NFET的元件形成区13中形成N型LDD区28、29。可通过以5×1014个原子/cm2～2×1015个原子/cm2的剂量在5keV～10keV的注入能量下对元件形成区13执行砷离子(As+)的离子注入，来形成这些N型LDD区28、29。
接着，除掉上述离子注入掩模。
P型LDD区26、27或者N型LDD区28、29中的一方可在另一方LDD区之前形成。
为了抑制短沟道效应，常常在形成各个LDD的同时执行所谓的“晕圈”注入。例如，将基板表面划分成四个区域，并相对于基板表面从45度(°)的方向，以12kev的注入能量及3×1013个原子/cm2的剂量将硼离子(B+)倾斜地离子注入到NFET中，并以70kev的注入能量及2×1013个原子/cm2的剂量将砷离子(As+)倾斜地离子注入到PFET中。
接着，在栅极电极23N及硬掩模层76的侧壁上隔着偏移间隔层24形成侧壁31。同时，在栅极电极23P及硬掩模层76的侧壁上隔着偏移间隔层25形成侧壁32。侧壁31、32可通过以下方式来形成：根据等离子体CVD方法将例如氮化硅(Si3N4)沉积至50nm～70nm的厚度从而使其覆盖住硬掩模层76、偏移间隔层24和25等，根据等离子体CVD方法将氧化硅(SiO2)沉积至50nm～70nm的厚度，然后对该氧化硅膜及该氮化硅膜实施各向异性蚀刻。
在上述蚀刻过程中，栅极电极23N、23P上的硬掩模层76也一起受到蚀刻。
结果，栅极电极23N、23P的顶面暴露出来。图5示出了在除掉硬掩模层76之后的状态。
在例如使用抗蚀剂形成离子注入掩模(未图示)以使该离子注入掩模覆盖住NFET的元件形成区13之后，在PFET的元件形成区12中形成P型源极漏极区33、34。可例如通过以5×1014个原子/cm2～2×1015个原子/cm2的剂量在5keV～10keV的注入能量下对元件形成区12执行二氟化硼离子(BF2 +)的离子注入，来形成这些P型源极漏极区33、34。
接着，除掉上述离子注入掩模。
在例如使用抗蚀剂形成离子注入掩模(未图示)以使该离子注入掩模覆盖住PFET的元件形成区12之后，在NFET的元件形成区13中形成N型源极漏极区35、36。可通过以1×1015个原子/cm2～2×1015个原子/cm2的剂量在40keV～50keV的注入能量下对元件形成区13执行砷离子(As+)的离子注入，来形成这些N型源极漏极区35、36。
接着，除掉上述离子注入掩模。
由于此时NFET的栅极电极23P中的硼(B)比As更容易活性化，因此除非大量地注入As，否则半导性类型不会反转。此外，PFET的栅极电极23N中的磷(P)比硼(B)更容易活性化得多，因此除非大量地注入硼(B)，否则半导性类型不会反转。
P型源极漏极区33、34或者N型源极漏极区35、36中的一方可在另一方源极漏极区之前形成。
然后，在1000℃、5秒钟的条件下通过RTA(快速热退火)对杂质实施活性化，以形成由P型绝缘栅极场效应晶体管(PFET)构成的第一晶体管2以及由N型绝缘栅极场效应晶体管(NFET)构成的第二晶体管3。
接着，形成金属膜以便实施硅化。作为该金属膜的示例，使用钴(Co)膜。该钴膜例如通过溅射将钴(Co)沉积至6nm～8nm的厚度而形成。
接着，在500℃～600℃、30秒钟的条件下实施RTA，从而只对硅实施硅化(CoSi)。然后，通过湿式蚀刻来除掉氧化物膜上未反应的钴(Co)。在该湿式蚀刻中，使用由硫酸(H2SO4)及过氧化氢溶液构成的所谓硫酸过氧化氢混合物。
接着，在650℃～850℃下实施RTA 30秒钟，以在栅极电极23N、源极漏极区33和34、栅极电极23P以及源极漏极区35和36上形成低电阻CoSi2，从而形成低电阻硅化物层37、38、39、40、41和42。
可代替硅化钴的是，也可利用通过沉积镍(Ni)或镍铂(NiPt)并使其经历硅化反应而获得的硅化镍(NiSi)。
接着，如图6所示，在形成有硅化物层37～42的这一侧的整个表面上形成蚀刻终止层43。该蚀刻终止层43例如由氮化硅膜形成。
此外，形成层间绝缘膜44。在例如通过CVD方法将氧化硅(SiO2)膜沉积至例如300nm～1000nm左右的厚度之后，通过化学机械研磨(CMP)操作将层间绝缘膜44的表面平坦化。该研磨操作一直进行到栅极电极23N、23P上的层间绝缘膜44的厚度变成100nm～800nm为止。
通过相关技术中的光刻技术及蚀刻技术，在层间绝缘膜44中形成连接孔45～50，使它们延伸至各个硅化物层37～42。因为已形成了蚀刻终止层43，因此可通过设定用于形成连接孔45～50的蚀刻条件以保证对氮化硅的选择比率，使得蚀刻操作能够在各个硅化物层37～42上方的氮化硅处终止。
由此，可避免硅化物层37～42受到任何过度的蚀刻，从而可减少用于减小结泄漏(junction leakage)的补偿离子的注入。
然后，将氮化硅除去直至达到蚀刻终止层43的厚度的程度，以形成各连接孔45～50。
在各个连接孔45～50的内壁上，形成例如由钛(Ti)构成的膜作为附着层(未图示)，然后形成例如由氮化钛(TiN)构成的膜作为阻隔金属层(未图示)。
接着，例如通过CVD方法来沉积钨(W)，以填埋各个连接孔45～50，并且例如通过CMP操作来除掉层间绝缘膜44上的任何多余的钨(W)、阻隔金属层及附着层。
结果，隔着上述附着层及阻隔金属层在各个连接孔45～50中形成了由钨(W)构成的插塞51～56。
为了形成作为附着层的钛(Ti)膜和作为阻隔金属层的氮化钛(TiN)膜，可使用诸如利用离子金属等离子体(IMP)的溅射方法等方法来代替CVD方法，并可使用全面回蚀(overall etch-back)来代替CMP操作。
接着，形成与各个插塞51～56接触的配线导体57～62。这些配线导体的形成是通过相关技术中的配线导体形成技术来实施的。配线导体57～62由适用于相关技术中半导体装置的配线导体材料形成，例如由铝、铜、高熔点金属、诸如金属硅化物等金属化合物形成。
如上文所述形成了CMOS电路。导体层允许有多层配线。根据应用目的而定，可将导体层构造为这种多层配线的形式。
也可用铜等材料的导体并同时使用沟槽布线结构(例如镶嵌结构，双重镶嵌结构(dual damascene structure)，等等)来形成导体层。
根据上述制造方法，由于在作为PFET的第一晶体管2中形成了由N型多晶硅构成的栅极电极23N并在作为NFET的第二晶体管3中形成了由P型多晶硅构成的栅极电极23P，因而未形成栅极耗尽层，并可获得较高的栅极电容。这里所用的术语“较高的栅极电容”并不意味着将栅极电容增大到超出所需的程度而导致寄生电容增大。其意味着：可获得未因栅极耗尽而受损的原本通过小型化所应得到的栅极电容。
此外，在栅极绝缘膜22的栅极电极23侧具有例如铪或铝等金属杂质22。因此，可使有效功函数改变例如0.1V～0.3V左右。
由于可获得高阈值电压，因而可通过抑制由于离子化杂质散射而导致的迁移率降低并实现电场减弱，来减小GIDL(由栅极引起的漏极泄漏)。
由于可控制有效功函数且同时抑制栅极耗尽，因而本发明具有可减小泄漏并可提高迁移率的优点。
应理解，在所附权利要求的范围或其等同物的范围内，本领域技术人员可根据设计要求及其他因素而对本发明做出各种修改、组合、次组合及改变。

Claims (7)

1.一种半导体装置，其包括：
第一导电型的绝缘栅极场效应晶体管，其用作第一晶体管，所述第一晶体管具有栅极绝缘膜和栅极电极；以及
与所述第一导电型相反的第二导电型的绝缘栅极场效应晶体管，其用作第二晶体管，所述第二晶体管具有栅极绝缘膜和栅极电极，
其中，所述第一晶体管的栅极绝缘膜和所述第二晶体管的栅极绝缘膜分别在其栅极电极侧具有金属杂质，并且
所述第一晶体管的栅极电极包含所述第二导电型的多晶硅，或者所述第二晶体管的栅极电极包含所述第一导电型的多晶硅，或者所述第一晶体管的栅极电极包含所述第二导电型的多晶硅且所述第二晶体管的栅极电极包含所述第一导电型的多晶硅。
2.如权利要求1所述的半导体装置，其中，所述金属杂质是从由铪、铝、锆、镧、镨、钇、钛、钽和钨构成的组中选择的。
3.如权利要求1所述的半导体装置，其中，
所述第一晶体管是P型场效应晶体管，
所述第二晶体管是N型场效应晶体管，并且
所述第一晶体管的栅极电极包含N型多晶硅，或者所述第二晶体管的栅极电极包含P型多晶硅，或者所述第一晶体管的栅极电极包含N型多晶硅且所述第二晶体管的栅极电极包含P型多晶硅。
4.如权利要求3所述的半导体装置，其中，
所述第一晶体管包含引入到其沟道内的氟，并且
所述第二晶体管包含引入到其沟道内的氮。
5.一种半导体装置制造方法，其包括形成作为第一晶体管的P型栅极绝缘场效应晶体管和作为第二晶体管的N型栅极绝缘场效应晶体管，所述半导体装置制造方法包括以下步骤：
在半导体基板上形成栅极绝缘膜；
在所述栅极绝缘膜上沉积金属杂质；
在沉积有所述金属杂质的所述栅极绝缘膜上分别形成所述第一晶体管的栅极电极和所述第二晶体管的栅极电极；
在所述半导体基板中在各个所述栅极电极的相对两侧的位置处形成源极和漏极区；以及
执行将N型杂质引入到所述第一晶体管的栅极电极中和将P型杂质引入到所述第二晶体管的栅极电极中的至少一个步骤。
6.如权利要求5所述的半导体装置制造方法，其包括在所述栅极绝缘膜中注入金属离子的步骤，以代替在所述栅极绝缘膜上沉积所述金属杂质的步骤。
7.如权利要求5所述的半导体装置制造方法，其在形成所述栅极绝缘膜之前还包括以下步骤：
将氟引入到在所述半导体基板中将要形成所述第一晶体管的沟道的区域内；以及
将氮引入到在所述半导体基板中将要形成所述第二晶体管的沟道的区域内。
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