CN101000928A - 薄硅单扩散场效应晶体管及其制造方法 - Google Patents

薄硅单扩散场效应晶体管及其制造方法 Download PDF

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Abstract

本发明提供了一种包括薄SOI区域的半导体器件结构，其中SOI器件具有可选的单薄扩散，即偏移，隔离物和单扩散注入。器件的硅厚度足够薄以允许扩散注入与掩埋绝缘体相邻但也足够厚以形成接触硅化物。在nFET和pFET器件区域两者上面都使用应力层衬里膜以增强性能。

Description

薄硅单扩散场效应晶体管及其制造方法
技术领域
本发明涉及半导体器件，更具体地说，涉及位于具有薄(在50nm或更小的量级上)绝缘体上半导体(SOI)层的衬底顶部的如互补金属氧化物半导体(CMOS)器件的集成半导体器件。具体地，本发明在薄SOI层上形成nFET(场效应晶体管)和pFET器件。除了位于薄SOI层上外，本发明的FET器件还包括可选的单超薄扩散隔离物，单扩散结和双应力膜衬里。先前已经在现有技术中描述了双应力膜衬里，其通常结合一种应力膜类型(典型的为拉伸)以增强nFET驱动电流性能和另一种应力膜类型(典型的为压缩)以增强pFET驱动电流性能。
背景技术
绝缘体上半导体(SOI)器件，特别是绝缘体上硅器件，提供了几种优于多数常规半导体器件的优点。例如，SOI器件比执行类似工作的其它类型的器件具有更低的功耗要求。SOI器件还具有比非SOI器件更低的寄生电容。这对最终的电路转化成为更快的开关时间。另外，当使用SOI制造工艺制造电路器件时可以避免经常在互补金属氧化物半导体(CMOS)器件中出现的“闭锁”现象。SOI器件还较少受到电离辐射反作用的影响，因此在电离辐射可能引起操作错误的地方其在应用中更可靠。
最近的进展，双应力衬里膜增强了nFET和pFET的驱动电流。这在例如IEDM 2004，H.S.Yang等人的“Dual Stress Liner for HighPerformance sub-45nm Gate Length CMOS SOI Manufacturing”中有报道。已公知用拉伸膜(典型地为氮化硅)覆盖nFET器件并且用压缩膜(再次，典型地为氮化硅)覆盖pFET，那么器件沟道区域处于改变能带结构的应力下并且分别增强电子和空穴的迁移率。
用于制造双应力膜的工艺集成方法有几种。主题是覆盖沉积第一应力层类型，随后进行光刻以掩蔽并保护此第一应力层类型，在不期望处蚀刻除去第一应力层类型，然后沉积第二应力层类型。结果增强了载流子迁移率，进而，导致更高的FET驱动电流并因此提高了电路性能水平。
同样，缩小SOI器件的膜厚度(从约70到约200nm的典型值)到更薄的值(典型地为小于50nm)有几个优点。这包括更低的扩散结电容，更好的短沟道特性并且在使用单或双应力衬里膜技术的情况下，还给予器件沟道更大的应力。更高水平的应力将，进而，更加增强这些FET的驱动电流性能
到目前，还没有现有技术公开结合使用薄SOI层(具有约50nm或更小的厚度)和双应力衬里以使场效应晶体管具有增强的驱动电流性能。
发明内容
本发明的一个目的是提供一种半导体器件，该器件包括在具有小于50nm厚度的SOI层上的至少一个场效应晶体管(FET)。这里使用的术语“SOI衬底”指绝缘体上半导体(SOI)衬底，其包括由掩埋绝缘层分开的上半导体层和下半导体层。表示SOI衬底的上层的SOI层是将在其中形成FET的层。
本发明的另一个目的是提供一种半导体器件，该器件包括单扩散区域和可选的单超薄扩散，例如偏移(offset)，隔离物。该偏移隔离物优选包括氧化硅或氮化硅并且从栅极边缘的总横向尺寸从约3到约20nm，更优选具有从约10到约15nm的值。
本发明的另一个目的是在栅极电极由多晶硅构成的情况下为栅极电极引入双预掺杂。
本发明的另一个目的是提供一种半导体器件，该器件包括在SOI层上的场效应晶体管(FET)，其具有在来自覆盖的应力膜层(优选氮化硅)的机械应力下的器件沟道。对于nFET应力膜层是拉伸应力而对pFET为压缩应力。优选应力的水平在从约1到约10GPa的范围内。
本发明的另一个目的是将偏移隔离物的尺寸减小到3nm以下或将它们完全取消，最大化加给沟道的应力。在本发明的此实施例中，使用如激光退火的先进的退火技术退火即激活扩散结，以避免大量的掺杂剂扩散进沟道中并且避免将发生的差短沟道特征。
本发明的另一个目的是减薄SOI层，甚至到从约5到约15nm的范围内。在此范围内，要求超薄硅化物或根本没有硅化物。在如高密度逻辑静态随机存取存储器(SRAM)阵列的一些CMOS应用中可以接受高接触电阻，当然为低功率应用。
广义上讲，本发明提供的半导体结构包括：
绝缘体上半导体(SOI)衬底，至少包括具有小于50nm的器件沟道厚度的上半导体层；
至少一个场效应晶体管(FET)，位于所述上半导体层上，所述至少一个FET包括单连续扩散区域，其结深度与所述器件沟道厚度相同；以及
应力衬里，位于所述至少一个FET和所述SOI衬底顶部，所述应力衬里将应力传到所述至少一个FET的沟道。
根据本发明，至少一个FET可以包括pFET或多个pFET，nFET或多个nFET，pFET和nFET的组合或多个所述不同极性的FET。在其中pFET和nFET都存在的实施例中，使用双应力膜衬里。在这样的实施例中，在拉伸应变下的应力衬里位于nFET顶部，而在压缩应变下的应力衬里位于pFET顶部。
在本发明的一些实施例中，在FET的侧壁上存在单扩散隔离物(即，偏移隔离物)。在本发明中使用的单扩散隔离物是具有从约3到约20nm的横向尺寸的超薄隔离物。在一些实施例中，单扩散隔离物可以缩小到3nm以下或者当使用先进的热处理工艺用于激活单连续扩散区域时甚至取消。
在本发明的一些实施例中，硅化物接触可以位于与至少一个FET相邻的上半导体层中。当存在硅化物接触时，其可以具有约10nm或更小的厚度。
在本发明的另一些实施例中，至少一个FET包括共享公共的接触或未接触的单连续扩散区域的pFET和nFET。
注意，术语“单连续扩散区域”指由单离子注入步骤制造的扩散区域。具体地，因为SOI层薄，仅利用延伸离子注入步骤形成单连续扩散区域。在本发明中没有使用典型地在制造常规FET中使用的深源极/漏极注入步骤。
除了半导体结构外，本发明还提供制造这样的结构的方法。广义上讲，本发明的方法包括：
提供绝缘体上半导体(SOI)衬底，所述衬底至少包括具有小于50nm的器件沟道厚度的上半导体层；
在所述SOI衬底的表面上形成至少一个构图栅极区域；
在所述至少一个构图栅极区域的相对侧面上注入单连续扩散区域；以及
在所述至少一个构图栅极区域和所述SOI衬底的顶部形成应力衬里，所述应力衬里将应力传到位于所述单连续扩散区域之间并在所述至少一个构图栅极区域下面的器件沟道。
根据本发明，包括栅极介质和栅极导体的至少一个构图栅极区域可以包括pFET或多个pFET，nFET或多个nFET，pFET和nFET的组合或多个所述不同极性的FET。在其中pFET和nFET都存在的实施例中，使用双应力膜衬里。在这样的实施例中，在拉伸应变下的应力衬里位于nFET顶部，而在压缩应变下的应力衬里位于pFET顶部。
在本发明的一些实施例中，在至少一个构图栅极区域的侧壁上形成单扩散隔离物(即，偏移隔离物)。在本发明中使用的单扩散隔离物是具有从约3到约20nm的横向尺寸的超薄隔离物。在一些实施例中，单扩散隔离物可以缩小到3nm以下或者当使用先进的热处理工艺用于激活单连续扩散区域时甚至取消。
在本发明的一些实施例中，可以在与至少一个构图栅极区域相邻的上半导体层中形成硅化物接触。当存在硅化物接触时，其可以具有约10nm或更小的厚度。
附图说明
图1A-1F(通过横截面)示出了在本发明中使用的基本工艺步骤。
图2(通过横截面)示出了利用双应力衬里集成方法的本发明的FET器件结构，具有两种FET类型。
具体实施方式
现在，通过参考随后的讨论以及结合本发明的附图更详细地描述提供具有应力衬里的薄硅单扩散FET用于增强驱动电流性能的本发明。在附图中，相似的和对应的元件用相似的标号标出。注意，提供本发明的附图用于说明目的，因此它们没有按比例画出。
现在首先通过参考示出了本发明的基本工艺步骤的截面图的图1A-1F详细描述本发明。在此实施例中，示出了单FET器件。虽然示出并描述了单FET器件，但是在形成多个FET时本发明也同样工作的很好。在其中形成多个FET的实施例中，FET可以具有相同的极性(nFET或pFET)或者它们可以包括至少一个nFET和至少一个pFET的组合。在关于图1A-1F的一般描述后，将描述在图2中示出的实施例。
图1A示出了在本发明中使用的初始SOI衬底10。初始SOI衬底10包括由掩埋绝缘层14分开的底半导体层12和如SOI层的上半导体层16。可以利用技术上公知的常规技术形成SOI衬底10。例如，可以通过离子注入半导体衬底中随后退火形成初始SOI衬底10。典型地，该离子为氧离子并且在形成SOI衬底中使用称作SIMOX(注氧隔离)的技术。可选地，可以通过层转移工艺形成SOI衬底10，其中发生了两个半导体层的接合。
初始SOI衬底10的掩埋绝缘层14包括结晶或非晶氧化物，氮化物，氧氮化物或任何其它绝缘材料。初始SOI衬底10的掩埋绝缘层14优选具有从约5nm到约500nm的厚度，更优选具有从约50nm到约200nm的厚度。掩埋绝缘层14可以连续或者它可以是不连续区域即岛。
半导体层12和16由相同或不同的半导体材料构成，这些材料包括例如Si，SiC，SiGe，SiGeC，Ge合金，GaAs，InAs，InP以及其它III-V或II-VI族化合物半导体。优选，半导体层12和16为如Si或SiGe的含Si半导体。半导体层12和16可以具有相同或不同的晶体取向，包括例如(100)，(110)或(111)。半导体层12和16可以是无应变，应变或其中包括应变和无应变的组合。
底半导体层12的厚度可以改变并且对实践本发明不严格。上半导体层16的起始厚度可以依赖于其形成技术改变。如果上半导体层16不小于50nm，可以通过平整化，研磨，湿蚀刻，干蚀刻或其任何组合减薄到小于50nm的期望厚度。在优选实施例中，通过氧化和湿蚀刻减薄上半导体层16以得到小于50nm的期望厚度。注意，在本发明中，在小于50nm优选从约5到约25nm的上半导体层16上构建FET。上半导体层16的厚度决定本发明的器件沟道厚度。
下一步，如已在图1B中示出的，优选形成如浅沟槽隔离区域的隔离区域18以便将一个SOI器件区域从另一个SOI器件区域隔离。利用本领域的技术人员已公知的工艺步骤形成隔离区域18，这些工艺步骤包括例如沟槽限定和蚀刻，可选地用扩散阻挡加衬沟槽并且用如氧化物的沟槽介质填充沟槽。在填充沟槽后，平整化该结构并且执行可选的密化步骤以密化沟槽介质。隔离区域18可以与掩埋绝缘层14接触或不接触。在附图中，隔离区域18与掩埋绝缘层14接触。
在形成隔离区域18后，处理上半导体层16，形成SOI器件区域。该SOI器件区域优选位于上半导体层16中并且优选其在两个隔离区域之间的区域中。具体地，利用常规的阻挡掩模技术处理SOI器件区域。可以在本发明中在形成SOI器件区域中使用的阻挡掩模可以包括常规软和/或硬掩模材料并且其可以使用沉积，光刻和蚀刻形成。在优选实施例中，阻挡掩模包括光致抗蚀剂。可以通过向衬底表面施加覆盖光致抗蚀剂层，将光致抗蚀剂层暴露于辐射图形，然后利用常规的抗蚀剂显影剂将图形显影在光致抗蚀剂层中，制造光致抗蚀剂阻挡掩模。
可选的，阻挡掩模可以是硬掩模材料。硬掩模材料包括可以通过化学气相沉积(CVD)以及相关方法沉积的介质。优选，硬掩模的成分包括氧化硅，碳化硅，氮化硅，碳氮化硅等。还可以利用旋涂介质作为硬掩模材料，其包括但不仅限于：硅倍半氧烷，硅氧烷和硼磷硅玻璃(BPSG)。
可以通过向半导体层16选择注入p型或n型掺杂剂形成SOI器件区域。注意，当随后形成pFET沟道时优选使用n型器件区域，而当随后形成nFET沟道时优选使用p型器件区域。
优选在发明工艺的此处清洁SOI衬底10的表面以除去任何残留层(例如，天然氧化物)，外来粒子以及任何残留金属表面污染物，并临时保护清洁的衬底表面。首先在氢氟酸溶液中除去任何残留的氧化硅。优选，粒子和残留金属污染物的除去基于已知为RCA清洁的工业标准栅极介质预清洁。RCA清洁包括在氢氧化氨(NH4OH)和过氧化氢(H2O2)的溶液中处理SOI衬底10，随后通过盐酸以及氧化剂(例如H2O2，O3)和水的混合物处理SOI衬底10。结果，用很薄的化学氧化物层(未示出)封盖清洁衬底表面。虽然优选使保护化学氧化物薄于约10以便不影响栅极介质22(随后形成)的性能，可以改变其厚度以有益于改变栅极介质22的性能。
如果其为沉积介质，在SOI衬底10的整个表面包括隔离区域18的顶部上形成栅极介质22的覆层。可以通过如氧化的热生长工艺形成栅极介质22。可选地，可以通过如化学气相沉积(CVD)，等离子体辅助CVD，原子层或脉冲沉积(ALD或ALPD)，蒸发，反应溅射，化学溶液沉积或其它类似沉积工艺的沉积工艺形成栅极介质22。还可以利用上述工艺的任何组合形成栅极介质22。
栅极介质22由具有约4.0或更大优选大于7.0的介电常数的绝缘材料构成。这里提到的介电常数是相对于真空的，除非另有说明。注意，SiO2典型地具有约4.0的介电常数。优选，在本发明中使用的栅极介质22包括但不仅限于：氧化物，氮化物，氧氮化物和/或包括金属硅化物的硅酸盐，铝酸盐，钛酸盐和硝酸盐。在一个实施例中，优选栅极介质22包括如SiO2，HfO2，ZrO2，Al2O3，TiO2，La2O3，SrTiO3，LaAlO3，Y2O3及其混合物的氧化物。
栅极介质22的物理厚度可以改变但是优选，栅极介质22具有从约0.5到约10nm的厚度，更优选从约0.5到约2nm的厚度。
在形成栅极介质22后，利用如物理气相沉积，CVD或蒸发的已知沉积工艺在栅极介质22上形成多晶硅覆层或其它栅极导体材料或其组合，如图1C中所示变为栅极导体24。可以掺杂或不掺杂栅极导体材料的覆层。如果掺杂，在形成其时使用原位掺杂沉积工艺。可选地，可以通过沉积，离子注入和退火形成掺杂栅极导体层。掺杂栅极导体层可以转变形成的栅极的功函数。掺杂剂离子的示意性例子包括As，P，B，Sb，Bi，In，Al，Ga，Tl或其混合。用于离子注入的优选剂量为1E14(＝1×1014)到1E16(＝1×1016)原子/cm2或者更优选1E15到5E15原子/cm2。在本发明的此时沉积的栅极导体24的厚度即高度可以依赖于使用的沉积工艺改变。优选，栅极导体24具有从约20到约180nm的垂直厚度，更优选具有从约40到约150nm的厚度。
栅极导体24可以包括任何典型地用作CMOS结构的栅极的导体材料。可以用作栅极导体24的这样的导体材料的示意性例子包括但不仅限于：多晶硅，导体金属或导体金属合金，导体硅化物，导体氮化物，多晶SiGe和其组合，包括其多层。在一些实施例中，在栅极导体的多层之间可以形成阻挡层。
在本发明的此时可以在栅极导体24的顶上可选地形成如氧化物或氮化物的可选的介质覆层(未示出)。优选在随后形成的单连续扩散区域被硅化之后接着或之前除去可选的介质覆层。如CVD或PECVD的常规沉积工艺可以用于形成可选的介质覆层。当存在时，可选的介质覆层具有从约10到约50nm的厚度。
然后，通过光刻和蚀刻构图覆层栅极导体24，栅极介质22和可选的介质覆层以便提供至少一个构图栅极区域20。在图1C中示出了包括至少一个构图栅极区域20的结构。当存在多个构图栅极区域时，构图栅极区域可以具有相同的尺寸即长度或者它们可以具有不同的尺寸以提高器件性能。在本发明的此时，每个构图栅极区域包括至少一个栅极导体24和栅极介质22的叠层。光刻步骤包括向栅极导体24的上表面施加光致抗蚀剂，将光致抗蚀剂暴露于期望的辐射图形，并利用常规的抗蚀剂显影剂显影曝光的光致抗蚀剂。然后，利用一个或多个干蚀刻步骤将在光致抗蚀剂中的图形转移到栅极导体24的覆层和栅极介质22上。在一些实施例中，可以在图形转移到栅极导体24的覆层中后除去构图光致抗蚀剂。当存在可选的介质覆层时，向覆层提供光致抗蚀剂并且执行上述工艺。
在本发明中用于形成构图栅极区域20的合适的干蚀刻工艺包括，但不仅限于：反应离子蚀刻，离子束蚀刻，等离子体蚀刻或激光烧蚀。还可以使用湿或干蚀刻工艺以除去没有被构图栅极导体24保护的栅极介质22部分。
下一步，在每个构图栅极区域20的暴露侧壁上优选但不必须地形成偏移(offset)隔离物(即扩散隔离物)26。偏移隔离物26包括如氧化物，氮化物，氧氮化物或含碳氧化硅，氮化物，氧氮化物，和/或其任意组合。优选，偏移隔离物26包括氧化物或氧氮化物。可以通过沉积和蚀刻或通过热处理技术形成偏移隔离物26。偏移隔离物26的宽度，当在SOI衬底10的表面测量时，比在形成深源极/漏极区域中使用的常规隔离物更窄。可以调整形成的偏移隔离物26的宽度以补偿用于形成单连续扩散区域28的p型掺杂剂和n型掺杂剂的不同扩散速率。优选，偏移隔离物26具有从约3到约20nm的横向宽度，更优选具有从约7到约15nm的横向宽度。在一些实施例中，偏移隔离物26的宽度可以缩小到低于3nm或者如果在激活在单连续扩散区域28中的掺杂剂时使用如激光退火的先进热处理工艺甚至可以取消。
下一步，利用常规延伸离子注入工艺形成单连续扩散区域28。可以在存在或不存在偏移隔离物26时形成单连续扩散区域28。形成FET器件的源极/漏极区域的单连续扩散区域28具有小于50nm的结深度，即在SOI层16的期望厚度中。注意单连续扩散区域28可以看作在常规FET中的延伸区域，因为它们的深度远浅于深源极/漏极区域的深度。如所示(参见图1C)，在构图栅极区域20的其覆盖区的每侧上存在单连续扩散区域28。在扩散区域28之间构图栅极区域20正下方的区域是器件沟道30。
在注入单连续扩散区域28之后，使用如炉退火或快速热退火的常规退火工艺激活扩散区域28。优选，与偏移隔离物26一起使用常规热退火。在其它实施例中，使用了如激光退火的先进激活退火。当使用先进的退火以激活扩散区域28时，偏移隔离物26可以缩小到3nm以下或者甚至取消。
在本发明的此时可以利用常规晕圈离子注入工艺执行晕圈注入。虽然可以使用晕圈离子注入工艺，但这并不表示在SOI层16中形成另一个扩散区域。如此，本发明的SOI层16仅包括单连续扩散区域28。在图1C中示出了包括单连续扩散区域28和偏移隔离物26的结构。可选地，对器件硅厚度在10nm以下时，优选不要求晕圈注入，因为驱动阈值电压变得更多地由栅极电极控制。
图1D示出了在SOI层16的至少暴露部分硅化后的结构，其包括形成硅化物接触30的单连续扩散区域28。在一些实施例中，在栅极导体24的顶部形成硅化物接触32。硅化物接触30，32的形成是可选的并且包括使用技术上公知的标准硅化(“自对准”)工艺。这包括在整个结构顶部形成能够与硅反应的金属，在金属顶部形成阻挡层，加热该结构以形成硅化物，除去非反应金属和阻挡层并且如果需要，进行第二加热步骤。在第一加热步骤不能形成硅化物的低电阻相的情况下需要第二加热步骤。在一些实施例中，硅化物接触30和32具有低于10nm的厚度。
图1E示出了在图1D示出的结构上形成应力产生衬里34后的结构。通过如化学气相沉积，等离子体增强化学气相沉积，化学溶液沉积，蒸发和其它类似的沉积工艺的常规沉积工艺形成衬里34。衬里34包括能够将应力引入结构的沟道区域的材料。例如，衬里34可以包括处于拉伸(对nFET)和/或压缩(对pFET)的氮化物。如果存在，优选衬里34具有从约10到约1000nm的厚度，更优选具有从约20到约50nm的厚度。在nFET和pFET都存在的情况下，衬里34可以称作双衬里。在图2中示出了此实施例。可以获得的优选应力大小在从约1到约10GPa的范围内，更优选具有从约2到约5GPa的范围内。由如温度，压力和膜层厚度的应力层沉积的工艺细节控制不同类型(拉伸和压缩)和应力的大小。利用如具有软或硬掩模的光刻，蚀刻和衬里沉积的技术上公知的工艺技术形成双衬里。
图1F(及图2)示出了通过常规的后段制程(BEOL)即互连工艺形成的结构。具体地，图1F(和图2)示出了包括扩散接触50，接触衬里52，金属区域54，金属衬里56，金属和接触介质58以及接触/金属介质阻挡60的结构。还可以形成到栅极叠层的接触(未示出)。再次强调，元件50，52，54，56，58和60的工艺技术上已公知，同样，不再要求更详细的细节。
当形成不同导电性的FET时，上述工艺步骤一般与阻挡掩模一起使用。应该注意，在图2中，可以除去不同FET之间的隔离区域，以便两个FET共享公共的单连续扩散区域。
虽然对上述工艺进行了详细描述，本发明还可以实现替代栅极工艺，通过首先通过常规替代栅极工艺提供图1C中示出的结构，并且然后进行为图1D-1F提供的描述。当使用替代栅极工艺时，可以在形成栅极区域前或形成栅极区域后形成偏移隔离物。
注意，通过取消通常要求的扩散注入隔离物，本发明提供用于形成如静态随机存取存储器(SRAM)阵列的高密度逻辑器件的方法。即，与通常250nm或更大间距的65nm技术节点相比，本发明提供密集单元布图，其中在其中存在的每个所述半导体结构与相邻半导体结构的栅极到栅极距离约160nm或更小。此优点在将来的技术节点中变得更明显，其中在没有首先减小或取消扩散隔离物时不可能减小栅极到栅极的尺寸。
虽然参考其优选实施例具体示出并描述了本发明，本领域的技术人员应该明白，可以在不脱离本发明的精神和范围下在形式和细节上进行前述和其它变化。因此，旨在本发明没有限制为描述和示出的具体形式和细节，而是落入附加权利要求的范围内。

Claims (19)

1.一种半导体结构，包括：
绝缘体上半导体(SOI)衬底，至少包括具有小于50nm的器件沟道厚度的上半导体层；
至少一个场效应晶体管(FET)，位于所述上半导体层上，所述至少一个FET包括单连续扩散区域，其结深度与所述器件沟道厚度相同；以及
应力衬里，位于所述至少一个FET和所述SOI衬底的顶部，所述应力衬里将应力传到所述至少一个FET的沟道。
2.根据权利要求1的半导体结构，其中所述至少一个FET是nFET并且所述应力衬里在拉伸应力下。
3.根据权利要求1的半导体结构，其中所述至少一个FET是pFET并且所述应力衬里在压缩应力下。
4.根据权利要求1的半导体结构，其中所述至少一个FET包括nFET和pFET，其中覆盖所述nFET的所述应力衬里在拉伸应力下并且覆盖所述pFET的所述应力衬里在压缩应力下。
5.根据权利要求1的半导体结构，还包括在所述至少一个FET的侧壁上的偏移隔离物，所述偏移隔离物具有从约3到约20nm的厚度。
6.根据权利要求1的半导体结构，还包括在所述至少一个FET的侧壁上的偏移隔离物，所述偏移隔离物具有小于3nm的厚度。
7.根据权利要求1的半导体结构，还包括硅化物接触，位于所述单连续扩散区域顶部。
8.根据权利要求1的半导体结构，其中所述至少一个FET包括共享单连续扩散区域的pFET和nFET。
9.根据权利要求1的半导体结构，其中所述至少一个FET包括栅极介质和栅极导体，所述栅极导体包括掺杂多晶硅。
10.一种包括多个根据权利要求1的半导体结构的单元布图，其中每个所述半导体结构与相邻半导体结构的栅极到栅极的距离为约160nm或更小。
11.一种制造半导体结构的方法，包括：
提供绝缘体上半导体(SOI)衬底，所述衬底至少包括具有小于50nm的器件沟道厚度的上半导体层；
在所述SOI衬底的表面上形成至少一个构图栅极区域；
在所述至少一个构图栅极区域的相对侧面上注入单连续扩散区域；以及
在所述至少一个构图栅极区域和所述SOI衬底的顶部形成应力衬里，所述应力衬里将应力传到位于所述单连续扩散区域之间并在所述至少一个构图栅极区域下面的器件沟道。
12.根据权利要求11的方法，其中所述至少一个构图栅极区域包括n型沟道并且所述应力衬里在拉伸应力下。
13.根据权利要求11的方法，其中所述至少一个构图栅极区域包括p型沟道并且所述应力衬里在压缩应力下。
14.根据权利要求11的方法，其中所述至少一个构图栅极区域包括至少一个n型沟道和至少一个p型沟道，其中所述至少一个n型沟道由拉伸应力下的第一应力衬里施加应力并且所述至少一个p型沟道由压缩应力下的第二应力衬里施加应力。
15.根据权利要求11的方法，还包括在所述至少一个构图栅极区域的侧壁上形成偏移隔离物，所述偏移隔离物具有从约3到约20nm的厚度。
16.根据权利要求11的方法，还包括在所述至少一个构图栅极区域的侧壁上形成偏移隔离物，所述偏移隔离物具有小于3nm的厚度。
17.根据权利要求11的方法，还包括形成位于所述单连续扩散区域顶部的硅化物接触。
18.根据权利要求11的方法，还包括利用延伸离子注入步骤执行所述注入。
19.根据权利要求11的方法，还包括在相邻一对所述至少一个构图栅极区域之间形成隔离区域，以使所述相邻对不共享公共的单连续扩散区域。
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