JP5535706B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、ゲルマニウムＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
従来材料（例えば、ゲート酸化物）のノンスケーリングの性質から、半導体産業は、従来のトランジスタはスケーリングに限界があるという大きな問題に直面している。そのため半導体産業では、性能を高めるために、例えば、歪みシリコンなどの新しい方法を積極的に採用している。しかし、歪みを含む継続的なスケーリングは、欠陥性の増大及び歪み効果の飽和の発生を防ぐ必要があった。そのため、チャネルトランスポート（ｃｈａｎｎｅｌ ｔｒａｎｓｐｏｒｔ）を向上させ、電力損失を低減させるために、新たなチャネル材料としてＩＩＩ−Ｖ族半導体及び／又はＩＶ族半導体が注目されている。高品質な高誘電率誘電体の機能を高めると、その他の種類の基板を使用する可能性が高まる。
ゲルマニウムはシリコンより電子・正孔移動度（ｍｏｂｉｌｉｔｙ）が高いため、ゲルマニウムを含むデバイスは、シリコンに代替するチャネル材料の重要な候補の一つである。例えば、既知のゲルマニウムを含むトランジスタは、シリコンを含むトランジスタより正孔移動度が４００％を超え、電子移動度が２５０％を超える。この高い移動度は、シリコンデバイスが得られる駆動電流を改善することができる。
理論上、塊状ゲルマニウム又はＧｅＯＩ（Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板により製作したトランジスタは、従来の塊状シリコン又はＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板により製作したトランジスタより遥かに速くなる可能性がある。しかし、ゲルマニウムを含むデバイスを実際に応用するには、様々な制限がある。これら制限の一つはゲート誘電体の形成である。
ゲルマニウムは、シリコンと異なり、形成する化合物が安定しない。そのため、不安定な酸化ゲルマニウムが大量に導入されると、デバイスの信頼性を低下させる虞がある。このように信頼性が低下する場合、ゲルマニウムを含むトランジスタが得る改良効果が相殺される虞があるため、デバイスの信頼性及び／又は性能を下げずに、ゲルマニウムトランジスタのゲート誘電体を形成する構造及び方法が求められている。
本発明は、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係る半導体装置の製造方法は、
ゲルマニウム、ＩＩＩ−Ｖ族化合物及びＩＩ−ＶＩ族化合物から選ばれる基板上に半導体酸化層を形成するステップと、
前記半導体酸化層上に金属酸化層を形成するステップと、
前記半導体酸化層及び前記金属酸化層を第１の誘電体層に変換するステップと、
前記第１の誘電体層上に、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｌａ２Ｏ３、ＴｉＯ２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＧｅＯｘ、ＺｒＳｉＯｘ、ＺｒＧｅＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、ＳｉＡｌＯｘ、ＧｅＡｌＯｘ、ＨｆＳｉＡｌＯｘ、ＨｆＧｅＡｌＯｘ、ＺｒＳｉＡｌＯｘ、ＺｒＧｅＡｌＯｘ及びその窒化物からなる群から選ばれる材料からなる第２の誘電体層を形成するステップと、
前記第２の誘電体層上に第１の電極層を堆積するステップと、を含み、
前記半導体酸化層を形成するステップは、前記基板を酸素源及びフッ素源に晒すステップを含んでおり、
前記半導体酸化層は、酸化ゲルマニウム、ＩＩＩ−Ｖ族酸化物及びＩＩ−ＶＩ族酸化物からなる群から選ばれ、
前記半導体酸化層はフッ素を含み、
前記第１の誘電体層はフッ素を含むことを特徴とする。
前記フッ素源は、ＮＦ３を含んでもよい。
前記半導体酸化層の厚さは２〜２０Åであり、
前記金属酸化層の厚さは２〜２０Åであり、
前記基板は、ゲルマニウムウェーハ、ＧｅＯＩウェーハ又は半導体ボディ上のゲルマニウム層を含んでもよい。
前記金属酸化層は、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｌａ、Ｚｒ及びＷからなる群から選ばれる金属を含んでもよい。
前記第１の誘電体層は、金属ゲルマニウムを含んでもよい。
前記第１の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含んでもよい。
前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含んでもよい。
前記第１の電極層は、ＴｉＮ、ＴａＮ、ＭｏＮ、ＨｆＮ及びＴｉＡｌＮからなる群から選ばれてもよい。
前記第１の電極層上に、ポリシリコンを含む第２の電極層を堆積してもよい。
前記半導体装置は、ＭＩＳＦＥＴを含んでもよい。
本発明によれば、安定金属をドーピングすることにより、半導体の酸化物を安定化させることができる上、欠陥密度が低くて電子移動度が高い誘電体層を得て、デバイスの信頼性及び性能を大幅に改善することができる半導体装置及びその製造方法を提供することができる。
本発明の一実施形態に係るゲルマニウムＦＥＴの構造を示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムトランジスタを示す模式図である。 本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層のゲルマニウムＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）データを示すＸＰＳスペクトル図である。 本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の容量と電圧との関係を表すグラフである。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。 本発明の一実施形態に係る異なる製造段階におけるゲルマニウムＦＥＴを示す模式図である。
本発明の実施形態に係るゲルマニウムチャネルＦＥＴについて図を用いて説明する。
本発明は、所定の範囲内で様々な実施形態によりゲルマニウムチャネルＦＥＴを説明するが、その他のデバイス及びチャネル材料にも応用することができる。
ゲルマニウム、ＩＩＩ−Ｖ族（例えば、ＧａＡｓ、ＩｎＰ）及びＩＩ−ＶＩ族（例えば、ＭｇＳ、ＭｇＯ）のトランジスタを形成する際、欠陥（例えば、界面状態（ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ）又は塊状の電荷トラップ（ｃｈａｒｇｅ ｔｒａｐ））を導入せずに、高誘電率のゲート誘電体を形成することは容易でなかった。ゲルマニウム、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族は、シリコンと異なり、欠陥密度が低い安定した酸化物を形成することができない。二酸化ゲルマニウムは、例えば、界面のトラップ密度（ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｙ）が約１×１０１２／ｃｍ２より高く、欠陥密度が高い（ｈｉｇｈ ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）。欠陥を低減させる方法の一つとして、酸化物をアニール処理する方法がある。しかし、ゲルマニウム、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族の酸化物は、高温下において不安定となる。例えば、二酸化ゲルマニウムは、７００℃を超えると揮発（ｖｏｌａｔｉｌｅ）し易い。また、二酸化ゲルマニウムは、湿気に晒されると分解する虞がある。また、低温（例えば、約４００℃）の場合、ゲルマニウムのサブオキサイド（ｓｕｂ−ｏｘｉｄｅ）は不安定となる。
既に様々な研究により、ゲルマニウムの表面上に高誘電率誘電体層を直接形成する際に生じる問題を解決するための試みが多く行われている。しかし、高誘電率誘電体層とゲルマニウムとの界面には非常に多くの欠陥がある。半導体基板１０の末端のゲルマニウム原子から高誘電率誘電体が成長するため、高い界面電荷により、半導体基板のゲート電位（ｇａｔｅ ｐｏｔｅｎｔｉａｌ）が遮蔽され、容量が低減する虞があった。半導体（ゲルマニウム）基板と高誘電率誘電体層との間にある結晶構造が大きく変化すると、非終結ゲルマニウム（ｕｎｔｅｒｍｉｎａｔｅｄ ｇｅｒｍａｉｕｍ）又は高誘電率原子（又は電位により分離されやすい水素終結原子）により界面トラップが大量に発生する虞がある。
その他の技術では、ゲルマニウム層上にシリコンキャップ層（ｓｉｌｉｃｏｎ ｃａｐ ｌａｙｅｒ）又はパシベーション（ｐａｓｓｉｖａｔｉｏｎ）層を形成する。シリコンキャップ層の一部を酸化シリコン層に変換し、ゲート絶縁体（ｇａｔｅ ｉｎｓｕｌａｔｏｒ）を形成する。酸化シリコン層上に、品質が良好な高誘電率誘電体層を形成する。この製造工程の欠陥密度（ｄｅｆｅｃｔ ｄｅｎｓｉｔｙ）が低いとき、ゲルマニウムのバンドギャップ（ｂａｎｄ ｇａｐ）はシリコンより低い。そのため、ゲルマニウムは、所定のゲート電位及びドーピング（ｄｏｐｉｎｇ）を備え、シリコンキャップ層前に変換する。そのため、トランジスタのチャネルは、残留したシリコンキャップ層下でゲルマニウム層の中に形成される。ＳｉＯ２ゲート誘電体とゲルマニウムチャネルとの間に設けられたシリコン層により、トランジスタの電性酸化物の厚さを増大させる。電性酸化物の厚さが増大すると、チャネル領域中で増えた移動度が相殺される。
本発明は、様々な実施形態において、安定した半導体酸化物形成の制限を克服することができる。半導体酸化物を使用すると、欠陥濃度を低減させ、スタビライザー（ｓｔａｂｉｌｉｚｅｒ）により半導体酸化物の環境劣化が発生することを防ぐことができる。他の実施形態では、安定金属により半導体の酸化物を安定させることができる。安定金属と不安定な半導体酸化物とを結合させると、欠陥密度が低く（例えば、約１０１２／ｃｍ−２）安定した酸化物を形成することができる。
以下の実施形態では、半導体材料として主にゲルマニウムを用いているが、他の実施形態では、実際の必要に応じて、ＩＩＩ−Ｖ族化合物（例えば、ＧａＡｓ、ＩｎＰ）又はＩＩ−ＶＩ族化合物（例えば、ＭｇＳ、ＭｇＯ）を半導体材料として用いてもよい。そのため、以下の実施形態において、ゲルマニウム基板及び酸化ゲルマニウムの部分は、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族の基板、並びにＩＩＩ−Ｖ族及びＩＩ−ＶＩ族の酸化物により代替することができる。
図１に示すように、本実施形態では半導体基板１０の中に、ＭＩＳＦＥＴ５をドーピングする。他の実施形態の半導体基板１０は、塊状単結晶ゲルマニウム基板（ｂｕｌｋ ｍｏｎｏ−ｃｒｙｓｔａｌｌｉｎｅ ｇｅｒｍａｎｉｕｍ ｓｕｂｓｔｒａｔｅ）、半導体ボディ上のゲルマニウム層（ｇｅｒｍａｎｉｕｍ ｌａｙｅｒ ｏｎ ａ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｂｏｄｙ）（例えば、シリコン基板上のゲルマニウム層（ｇｅｒｍａｎｉｕｍ ｌａｙｅｒ ｏｎ ａ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ）又は絶縁基板上のゲルマニウム（ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ ｓｕｂｓｔｒａｔｅ））を含む。
ＭＩＳＦＥＴ５は、第１の誘電体層２３及び第２の誘電体層２４を有するゲート誘電体スタック（ｇａｔｅ ｄｉｅｌｅｃｔｒｉｃ ｓｔａｃｋ）を含む。他の実施形態では、第１の誘電体層２３は、ＭＧｅＯ（例えば、酸化ゲルマニウムを含む酸化物（ＧｅＯ）及び安定金属（Ｍ）酸化物）を含む。第１の誘電体層２３の組成物は、ＭｚＧｅｙＯｘ（式中、ｘとｙとの割合は約０．２〜５であり、ｘとｚとの割合は約０．２〜５である）を含む。安定金属（Ｍ）は、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｌａ、Ｚｒ、Ｗ、Ｇｄ又はこれらの組み合わせ及びこれらに類似した金属を含む。他の実施形態では、安定金属は、酸素原子と結合され、酸化物のネットワークを安定させる。独立して半導体基板１０上に形成された高誘電率誘電体層と異なり、安定金属は、ゲルマニウムと酸化ゲルマニウム（Ｇｅ／ＧｅＯ）との間の界面を特に変えずに、界面の欠陥密度を低減させる（例えば、１×１０１１／ｃｍ−２より低くする）ことができる。第１の誘電体層２３の誘電率は、酸化ゲルマニウムの誘電率より大きい。他の実施形態では、第１の誘電体層２３は、ハロゲン原子をさらに含む。本実施形態の第１の誘電体層２３はフッ素（例えば、ＭｚＧｅｙＯｘＦｗ（式中、ｘとｙとの割合は約０．２〜５であり、ｘとｚとの割合は約０．２〜５であり、ｗとｙとの割合は約０．０１〜１である）を含む。
第２の誘電体層２４は、適宜な誘電体層及び高誘電率材料を含む。他の実施形態では、第２の誘電体層２４の誘電率は、第１の誘電体層２３の誘電率より高い。他の実施形態で用いる第２の誘電体層２４の高誘電率材料の誘電率は５以上である。適宜な誘電体材料は、金属酸化物（ＭＯｘ）（例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２、Ｔａ２Ｏ５、Ｌａ２Ｏ３、ＧｄＯｘ、ＧｄＡｌＯｘ）、金属ケイ酸塩類（ＭＳｉｙＯｘ）（例えば、ＨｆＳｉＯｘ、ＺｒＳｉＯｘ、ＳｉＡｌＯｘ）、金属ゲルマニウム酸塩類（ＭＧｅｙＯｘ）（例えば、ＨｆＧｅＯｘ、ＺｒＧｅＯｘ、ＬａＧｅＯｘ、ＧｄＧｅＯｘ及び／又はＧｅＡｌＯｘ）を含む。他の実施形態では、複数の金属を含む高誘電率材料（例えば、第１の金属Ｍ１及び第２の金属Ｍ２）を含んでもよい。本実施形態では、第２の誘電体層２４として用いる金属酸化物は、第１の金属Ｍ１、第２の金属Ｍ２を含み、ＨｆＡｌＯｘ、ＨｆＺｒＯｘ、ＺｒＡｌＯｘ、ＬａＡｌＯｘ、ＴａＡｌＯｘ及び／又はＧｄＡｌＯｘを含む。他の実施形態では、特に図示していない場合でも、上述の窒化物及び混合物を使用してもよい。代替的に、第２の誘電体層２４は、その他の高誘電体材料又はその他の誘電体材料を含んでもよい。第２の誘電体層２４は、一種類の材料からなる単層又は複数層を含んでもよい。
第１のゲート電極層２５は、第２の誘電体層２４上に設ける。第１のゲート電極層２５は、導電性材料（例えば、金属ゲート電極材料）を含む。他の実施形態において、第１のゲート電極層２５は、金属窒化物（例えば、ＴｉＮ、ＴａＮ、ＭｏＮ、ＨｆＮ及び／又はＴｉＡｌＮ）を含む。さらに他の実施形態において、第１のゲート電極層２５は、ＴｉＣ、ＨｆＮ、ＴａＣ、Ｗ、Ａｌ、Ｒｕ、ＲｕＴａ、ＴａＳｉＮ、ＮｉＳｉｘ、Ｉｒ、Ｙ、ＹｂＳｉｘ、ＥｒＳｉｘ、Ｐｔ、Ｔｉ、ＰｔＴｉ、Ｐｄ、Ｒｅ、Ｒｈ、ホウ化物、又はＴｉ、Ｈｆ、Ｚｒ、Ｍｏ、ＺｒＳｉＮ、ＺｒＮ、ＨｆＳｉＮ、ＷＮ、Ｎｉ、Ｐｒ、ＶＮ、ＴｉＷのアンチモン化物及び／又はこれらの結合物を含む。本実施形態の第１のゲート電極層２５は、ドープトポリシリコン層又はシリサイド層（例えば、珪化チタン、珪化ニッケル、珪化タンタル、珪化コバルト又は珪化白金）を含む。第１のゲート電極層２５の厚さは、所望の仕事関数に応じて調整することができる。
第２のゲート電極層２６は、第１のゲート電極層２５上に設ける。本実施形態の第２のゲート電極層２６は、ドープトポリシリコン層を含む。他の実施形態では、第２のゲート電極層２６は、適宜な導電材料を含む。本実施形態では、第１のゲート電極層２５及び第２のゲート電極層２６は、同じ材料を含む。
ＭＩＳＦＥＴ５は、隣接したソース／ドレイン領域５２間に設けたチャネル３１をさらに含む。様々な実施形態において、チャネル３１はゲルマニウムを含む。本実施形態のソース／ドレイン領域５２はゲルマニウムを含む。ソース／ドレイン領域５２とチャネル３１とを同じ材料で形成すると、都合よく製造コストを下げることができ、ゲルマニウムを含むトランジスタは、過大なリーク電流（ｅｘｃｅｓｓｉｖｅ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）（低エネルギーバンドギャップ）及び高い接合容量（ｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）（ゲルマニウムの高誘電率）に耐えることができる。そのため、他の実施形態では、ソース／ドレイン領域５２は、例えば、ゲルマニウムの小さなエネルギーバンドギャップにより発生するサブスレッショルドリーク（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ ｌｅａｋａｇｅ）（ソース−ドレイントンネル（ｓｏｕｒｃｅ ｔｏ ｄｒａｉｎ ｔｕｎｎｅｌｉｎｇ））電流を低減させる他の材料を含んでもよい。本実施形態のソース／ドレイン領域５２は、シリコンを含む。シリコンを含むソース／ドレイン領域５２は、トランジスタのチャネル３１内に、ｎ型ＦＥＴ（例えば、ゲルマニウム〈１００〉表面を有する半導体基板）の機能を改善する引っ張り歪み（ｔｅｎｓｉｌｅ ｓｔｒａｉｎ）を導入する。他の実施形態では、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を緩和するために、チャネル３１とソース／ドレイン領域５２との接合面へ付加的に材料層を導入してもよい。
本実施形態において、ＭＩＳＦＥＴ５は、ドレイン延伸スペーサ（ｄｒａｉｎ ｅｘｔｅｎｓｉｏｎ ｓｐａｃｅｒ）４１及びソース／ドレインスペーサ４２（ｓｏｕｒｃｅ／ｄｒａｉｎ ｓｐａｃｅｒ）を含む。他の実施形態では、スペーサは、ＭＩＳＦＥＴ５の異なる領域とゲート電極層の任意の層とを分離することができる限り、適宜任意の態様で形成してもよい。
本実施形態において、ＭＩＳＦＥＴ５は、ｐチャネルトランジスタ又はｎチャネルトランジスタのデバイスを含むため、シリコンデバイスと異なり、ｐＭＯＳは性能が改善した実際の電位（ｐｏｔｅｎｔｉａｌ）を有する。ＩＩＩ−Ｖ族の半導体基板と異なり、単一のゲルマニウム基板は、ｎ型又はｐ型のトランジスタに使用することができ、構成が単純であるが、ｎ型トランジスタの場合、一部の性能が低減する。そのため、本実施形態では、ｐ型トランジスタだけで使用するゲルマニウム基板及び金属安定の酸化ゲルマニウム（ｍｅｔａｌ ｓｔａｂｉｌｉｚｅｄ ｇｅｒｍａｎｉｕｍ ｏｘｉｄｅ）を含む。他の実施形態でプレーナ型トランジスタを説明するとき、ＭＩＳＦＥＴ５は、トリプルゲート（ｔｒｉｐｌｅ ｇａｔｅ）又はダブルゲート（ｄｏｕｂｌｅ ｇａｔｅ）デバイスを含んでもよい。
図２ａ〜図２ｄを参照する。図２ａ〜図２ｄは、異なる製造段階におけるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を示す模式図である。
図２ａに示すように、本実施形態は半導体基板１０を準備する。半導体基板１０は、本実施形態ではゲルマニウムウェーハであるが、他の実施形態では、塊状単結晶ゲルマニウム基板（ｂｕｌｋ ｍｏｎｏ−ｃｒｙｓｔａｌｌｉｎｅ ｇｅｒｍａｎｉｕｍ ｓｕｂｓｔｒａｔｅ）（又は、基板の上面又は中に形成された層）、半導体ボディ上のゲルマニウム層、ゲルマニウム〈１００〉半導体ウェーハ上のゲルマニウム〈１１０〉層又は１層のＧｅＯＩ（Ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）ウェーハである。半導体基板１０には、例えば、注入又はアニール処理により、適宜なｐ型又はｎ型のドーパントをドーピングし、適宜な導電性を有する表面層を形成する。
絶縁層２１は、半導体基板１０の露出部分に堆積させる。本実施形態において、絶縁層２１は、酸化ゲルマニウム（例えば、ＧｅＯ及び／又はＧｅＯ２）、窒化物（例えば、ＧｅＮ）、又は酸化物と窒化物との組成物（例えば、ＧｅＯＮ又は酸化部−窒化物−酸化物の順番）を含む。絶縁層２１は、半導体基板１０の酸化により堆積される。本実施形態では、Ｏ２／Ｎ２、Ｏ２、Ｏ３及び／又は原子状態の酸素を含む酸素プラズマに晒し、酸化層を形成する。本実施形態の酸素は、約２５０〜１０００ｓｃｃｍのフローレートで、約１０〜１００Ｔｏｒｒの酸素分圧で、プラズマチャンバ内へ分子状態で注入する。本実施形態において、酸素を含む酸化工程では、約１０〜７２０Ｔｏｒｒの酸素分圧かつ酸化温度約２５０〜５００℃で行う。他の実施形態において、Ｏ３を含む酸化工程は、約０．００５〜０．５Ｔｏｒｒのオゾン分圧で行い、約２００〜５００℃の酸化温度で行う。オゾンの酸化速度は、酸素の酸化速度より速いため、オゾンの分圧が酸素の分圧より小さくなる。
他の実施形態では、代替的に高温熱酸化工程により絶縁層２１を形成してもよい。他の実施形態では、原子層堆積、プラズマ気相堆積又は化学気相堆積を含む適宜な堆積技術を使用してもよい。本実施形態の絶縁層２１の厚さは、単一層（ｓｉｎｇｌｅ ｍｏｎｏ−ｌａｙｅｒ）の厚さ約２Å〜約３０Åを含み、本実施形態の厚さは１６Åより小さい。
他の実施形態では、代替的にフッ素などのハロゲン原子を絶縁層２１に吸着させてもよい。本実施形態において、絶縁層２１の形成には、フッ素が添加されたゲルマニウム酸化物（ＧｅＯｘＦｗ）の形成が含まれる。本実施形態において、半導体基板１０の酸化工程を行う際、酸化チャンバ内に希ＮＦ３を導入する。絶縁層２１が吸着するフッ素の総量を制御するために、例えば、ＮＦ３ガスの流量比（ＮＦ３のフローレート／酸素源のフローレート）を制御する。他の実施形態では、ＮＦ３の流量比は約１×１０−３〜１×１０−１である。或いは、他の実施形態において、少数の単層絶縁層２１を成長させた後、ＮＦ３源をオフし、絶縁層２１と半導体基板１０との間の接合面にハロゲン原子を吸着させる。ハロゲン原子は、半導体基板１０のダングリングボンドの修復を助けるため、絶縁層２１と半導体基板１０との界面のトラップ状態（ｔｒａｐ ｓｔａｔｅ）を除去することができる。
図２ｂを参照する。図２ｂに示すように、第１の絶縁層２１上に仮材料層２２を堆積する。他の実施形態において、仮材料層２２は安定金属を含む。安定金属（Ｍ）は、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｌａ、Ｚｒ、Ｗなどを含む。本実施形態の安定金属はアルミニウムを含む。代替実施形態の仮材料層２２は、安定金属を有する導電層を含む。
仮材料層２２は、例えば、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、金属有機化学プラズマ気相堆積（ＭＯＣＶＤ）、物理気相堆積（ＰＶＤ）又はジェット蒸着（ＪＶＤ）により形成する。仮材料層２２の厚さは、単一層の厚さ約２Å〜３０Åを含み、本実施形態の厚さは１６Åより小さい。本実施形態の仮材料層２２の厚さは、絶縁層２１の厚さに略等しい。
他の実施形態では、ハロゲン原子を注入し、絶縁層２１と半導体基板１０との界面間にハロゲン原子を吸着させる。他の実施形態では、半導体基板１０、絶縁層２１及び／又は仮材料層２２の中にフッ素を注入する。
図２ｃに示すように、半導体基板１０を加熱して第１の誘電体層２３を形成する。本実施形態では、半導体基板１０を炉内で約２５０〜５００℃で加熱する。アニール処理の際、半導体（ゲルマニウム）基板１０の原子は、絶縁層２１から仮材料層２２の外側へ拡散するとともに、仮材料層２２から絶縁層２１の内側へ安定金属原子が拡散する。これにより、絶縁層２１及び仮材料層２２の原子を含む第１の誘電体層２３を形成する。第１の誘電体層２３の組成物には、ＭｚＧｅｙＯｘ（式中、ｘとｙとの割合は約０．２〜５であり、ｘとｚとの割合は約０．２〜５である）が含まれる。第１の誘電体層２３の誘電率は５より大きい。本実施形態では、第１の誘電体層２３の誘電率は、絶縁層２１の誘電率より高い。フッ素などのハロゲン原子が半導体基板１０及び／又は仮材料層２２、第１の誘電体層２３の中に吸着されると、加熱されてフッ素を含む。例えば、絶縁層２１がＧｅＯｘＦｗを含む場合、その後に形成される第１の誘電体層２３は、ＭｚＧｅｙＯｘＦｗを含む。
或いは、本実施形態において、原子層堆積工程を用い、複数の絶縁層２１及び仮材料層２２を含む１層の薄膜を形成する。絶縁層２１の堆積を開始した後、ガス化学性質により１層の仮材料層２２へ変えることにより、薄膜の第１のスタックを形成する。仮材料層２２を堆積した後、第１のスタック上に、別の絶縁層２１及び別の仮材料層２２を含む第２のスタックを形成する。その後、所望の厚さになるまで堆積する。堆積を行う毎に選択的にアニール処理を行い、１層の第１の誘電体層２３を形成するか、最終アニール処理を行い、第１の誘電体層２３を形成する。
図２ｄに示すように、第１の誘電体層２３上に第２の誘電体層２４を形成する。第２の誘電体層２４は、約０．５より大きい誘電率を有する高誘電率材料を含む。誘電率が約１０より大きい適宜な誘電体材料は、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｌａ２Ｏ３、ＴｉＯ２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、その窒化物及びその結合物を含む。また、誘電率が約５より大きい適宜な誘電体材料は、ＨｆＳｉＯｘ、Ａｌ２Ｏ３、ＺｒＳｉＯｘ、その窒化物、ＨｆＡｌＯｘ、ＨｆＡｌＯｘＮ１−ｘ−ｙ、ＺｒＡｌＯｘ、ＺｒＡｌＯｘＮｙ、ＳｉＡｌＯｘ、ＳｉＡｌＯｘＮ１−ｘ−ｙ、ＨｆＳｉＡｌＯｘ、ＨｆＳｉＡｌＯｘＮｙ、ＺｒＳｉＡｌＯｘ、ＺｒＳｉＡｌＯｘＮｙ及びその結合物を含む。
第２の誘電体層２４は、例えば、原子層堆積、金属有機化学気相堆積及びその他の気相堆積技術を含む適宜な堆積技術により堆積を行う。第２の誘電体層２４の好ましい厚さは、本実施形態では約５〜１００Åであるが、他の実施形態では他のサイズにしてもよい。また、他の実施形態では、第２の誘電体層２４を省略し、後続の工程を行ってもよい。
第２の誘電体層２４上には、導電材料（図２ｄに示す）を含む第１のゲート電極層２５を堆積する。他の実施形態において、第１のゲート電極層２５は、金属窒化物（例えば、ＴｉＮ、ＴａＮ、ＭｏＮ、ＨｆＮ及び／又はＴｉＡｌＮ）を含む。本実施形態の第１のゲート電極層２５は、ゲルマナイド（ｇｅｒｍａｎｉｄｅ）層（例えば、チタンゲルマナイド、ニッケルゲルマナイド、タンタルゲルマナイド、コバルトゲルマナイド又は白金ゲルマナイド）を含む。他の実施形態では、他の適宜な金属を堆積する。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を利用し、厚さが約５〜２００Åの第１のゲート電極層２５を堆積する。
第１のゲート電極層２５上には、第２のゲート電極層２６を堆積する。第２のゲート電極層２６は、本実施形態ではドープトポリシリコン層を含むが、他の実施形態では適宜な導電材料を含む。本実施形態の第１のゲート電極層２５及び第２のゲート電極層２６は同じ材料を含む。化学気相堆積、物理気相堆積、原子層堆積又はその他の堆積技術を使用し、厚さが約２００〜１０００Åの第２のゲート電極層２６を堆積する。
後続の工程では接触（ｃｏｎｔａｃｔ）及びその他のデバイス領域を形成し続け、ＭＩＳキャパシタを形成する。このように形成したＭＩＳキャパシタは、第１の電極を含む。第１の電極は、半導体基板１０を含む第２の電極と分離された第１のゲート電極層２５を含む。ＭＩＳキャパシタの絶縁体は、第１の誘電体層２３及び第２の誘電体層２４を含む。
図３ａ及び図３ｂを参照する。図３ａ及び図３ｂは、本発明の一実施形態に係るトランジスタの製造段階におけるゲート誘電体層の状態を示すグラフである。図３ａは、ＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）スペクトル図であり、図３ｂは、容量と電圧（ＣＶ）との関係を表すグラフである。
図３ａは、図２のゲート電極層の異なる製造段階におけるゲルマニウムのＸＰＳスペクトル図である。ＸＰＳスペクトルは、組み立てた後のゲート電極層表面の化学物質を分析するために用いる表面化学分析技術である。ＸＰＳスペクトル図は、検出した電子強度をＹ軸で表し、それに対応する検出した電子結合エネルギをＸ軸で表す。例えば、各元素の特徴的ピークは、原子内の電子配置を表す（例えば、１ｓ、２ｓ、２ｐ、３ｓなど）。そのため、ピーク分布の変化は、結合の変化を表す。
図３ａを参照する。図３ａのグラフは、第１の曲線１０１及び第２の曲線１０２を有する。第１の曲線１０１は、酸化ゲルマニウム層を形成した後のＸＰＳスペクトル（例えば、図２ａの絶縁層２１）を表す。第１の曲線１０１は、ゲルマニウムの第１のピーク（約２９ｅＶ）と、ＧｅＯ２からのＧｅ４＋状態の２番目に小さいピーク値（約３２．４ｅＶ）とを含む。
第２の曲線１０２は、第１の誘電体層２３（図２ｃに示す）を形成した後のＸＰＳスペクトル図である。第１の誘電体層２３の形成により、ピーク値は約３１．７ｅＶ（例えば、エネルギ差ΔＥ）に変化する。ＧｅＯ２の結合エネルギ（約３２．４ｅＶ）の密度の実質的な減少は、ＧｅＯ２のボンド数の減少を表す。
図３ｂは、ゲルマニウムＭＯＳＣＡＰ（Ｇｅｒｍａｎｉｕｍ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃａｐａｃｉｔｏｒ）（例えば、図２の方法による組み立て又は図１の構造）の容量と電圧との関係を曲線で表したグラフである。ここで容量は、ゲート電極の電位を測定するために用いる。酸化ゲルマニウム及び純高誘電率キャパシタと異なり、ゲルマニウムＭＯＳＣＡＰの容量と電圧との関係を表す曲線は、高周波数（１ＭＨｚ）及び低周波数（１００Ｈｚ）の優れた性能と、ピンニング（ｐｉｎｎｉｎｇ）が全くないことを表す。
図４ａ〜図４ｇを参照する。図４ａ〜図４ｇは、異なる製造段階におけるＭＩＳＦＥＴを示す模式図である。
図４ａに示すように、半導体基板１０上に分離溝１２を形成する。分離溝１２は、従来技術を用いて形成してもよく、例えば、半導体基板１０上にハードマスク層（例えば、窒化シリコン）（図示せず）を形成してから、パターニングして隔離領域を露出させてもよい。続いて、半導体基板１０の露出部分をエッチングし、約２００〜４００ｎｍの適宜な深さに形成する。活性領域１１は、分離溝１２により画成され、その上に集積回路部品を形成する。
図４ｂに示すように、分離溝１２内に隔離材料を充填してシャロートレンチアイソレーション１３を形成する。例えば、露出されたシリコン表面を熱酸化して薄膜酸化層を形成する。また、分離溝１２には、第１の材料（例えば、窒化物層（例えば、Ｓｉ３Ｎ４））を充填する他、第２の材料（例えば、酸化物）を充填してもよい。例えば、高密度プラズマ（ＨＤＰ）により形成した材料は高密度プラズマ酸化物と呼ばれる。他の実施形態では、溝充填工程を利用してもよい。例えば、トレンチが既に充填されているとき、このステップを他の充填材料で代替してもよい。
図４ｃ（図２ａ及び図２ｂを同時に参照する）で形成するゲート絶縁スタックは、絶縁層２１及び仮材料層２２を含む。他の実施形態では、絶縁層２１は、酸化ゲルマニウム（例えば、ＧｅＯ２）を含み、仮材料層２２は安定金属を含む。上述したように、安定金属は、絶縁層２１中の酸化物を安定させるのに役立つ。
図４ｄに示すように、第１のゲート誘電体層２３及び第２のゲート誘電体層２４を含むゲート誘電体を形成する。ゲート絶縁スタックをアニール処理し、第１のゲート誘電体層２３を形成する（図２ｃに示す）。そのため、第１の誘電体層２３の形成には、絶縁層２１及び仮材料層２２の原子を含み、誘電体材料を形成する（図２ｃに示す）。本実施形態の第１の誘電体層２３の組成物は、ＭｚＧｅｙＯｘ（式中、酸化ゲルマニウムのネットワークを安定させるために、Ｍは安定金属である）を含む。
第２のゲート誘電体層２４は、第１のゲート誘電体層２３上に堆積する。第２のゲート誘電体層２４は、適宜な高誘電率材料を含み、例えば、化学気相堆積、原子層堆積、金属有機化学気相堆積、物理気相堆積又はジェット蒸着の堆積法を利用する。本実施形態の第２のゲート誘電体層２４の厚さは約５〜６０Åである。
本実施形態では、同じ誘電体層を用いてｐチャネル又はｎチャネルのトランジスタのゲート誘電体を形成しているが、この特徴は必ずしも必要でなく、代替実施形態では、ｐチャネルトランジスタ及びｎチャネルトランジスタが異なるゲート誘電体を有してもよい。例えば、本実施形態において、第２のゲート誘電体層２４は、２つのデバイスの独立性を最適化するために、異なるｐチャネルトランジスタ及びｎチャネルトランジスタを選択してもよい。
図４ｅに示すように、ゲート誘電体上にゲート電極２７を形成してパターニングする。ゲート電極は、上述の実施形態のように、第１のゲート電極層２５及び第２のゲート電極層２６を含む。第１のゲート電極層２５は、ゲート電極の仕事関数を実質上定める。第２のゲート電極層２６は、複数の積層ゲート材料（例えば、ポリシリコンキャップ層を上に有する下地金属層）を含む。
ｐチャネル及びｎチャネルのトランジスタは、同じ層からなる第１のゲート電極層２５を含むが、他の実施形態では、異なるタイプのトランジスタが、異なる材料及び／又は異なる厚さの第１のゲート電極層２５を含んでもよい。
第１のゲート電極層２５及び第２のゲート電極層２６（及び選択的に第１のゲート誘電体層２３及び第２のゲート誘電体層２４）をパターニングし、既知のフォトリソグラフィ技術を用いてエッチングを行い、適宜なパターンのゲート電極２７を形成する。
図４ｆに示すように、薄膜層のドレイン延伸スペーサ４１及びゲート／ドレイン延伸領域５１を形成する。ドレイン延伸スペーサ４１は、絶縁材料（例えば、酸化物及び／又は窒化物）からなり、ゲート電極２７の側壁上に形成される。一般に、ドレイン延伸スペーサ４１は、共形層（ｃｏｎｆｏｒｍａｌ ｌａｙｅｒ）を堆積してから異方性エッチングにより形成される。複数層に対しては、必要に応じて前述の製造工程を繰り返して行ってもよい。
ゲート／ドレイン延伸領域５１の注入は、マスクとしてゲート電極２７を用いて行うが、必要に応じてその他の注入方法（例えば、ポケット注入（ｐｏｃｋｅｔ ｉｍｐｌａｎｔ）、ハロー注入（ｈａｌｏ ｉｍｐｌａｎｔ）又は二重拡散領域（ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ｒｅｇｉｏｎ））を行ってもよい。この延伸注入は、トランジスタのチャネル３１を画成する。
ｐ型トランジスタを形成する場合は、ｎ型ハロー注入に沿ってｐ型イオン注入を行い、ゲート／ドレイン延伸領域５１を形成する。また、ｎ型トランジスタを形成する場合は、ｐ型ハロー注入に沿ってｎ型イオン注入を行い、ゲート／ドレイン延伸領域５１を形成する。
図４ｇを参照する。図４ｇに示すように、ソース／ドレインスペーサ４２及びソース／ドレイン領域５２が形成される。ソース／ドレインスペーサ４２は、ドレイン延伸スペーサ４１の側壁上に形成される。ソース／ドレイン領域５２は、イオン注入及びアニール処理により形成される。他の実施形態では、半導体基板１０に凹部を形成した後、ソース／ドレイン領域５２をエピタキシャル形成する。本実施形態のソース／ドレイン領域５２は、チャネルの歪み及び／又は最小化ソースからドレインまでのリークパスを最小化する材料を含んでもよい。ソース／ドレイン領域５２上に形成したゲルマナイドは接点として用いる。その後、従来の半導体製造工程を続けてもよい。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
５ ＭＩＳＦＥＴ
１０ 半導体基板
１１ 活性領域
１２ 分離溝
１３ シャロートレンチアイソレーション
２１ 絶縁層
２２ 仮材料層
２３ 第１の誘電体層（第１のゲート誘電体層）
２４ 第２の誘電体層（第２のゲート誘電体層）
２５ 第１のゲート電極層
２６ 第２のゲート電極層
２７ ゲート電極
３１ チャネル
４１ ドレイン延伸スペーサ
４２ ソース／ドレインスペーサ
５１ ゲート／ドレイン延伸領域
５２ ソース／ドレイン領域
１０１ 第１の曲線
１０２ 第２の曲線

Claims (10)

  1. ゲルマニウム、ＩＩＩ−Ｖ族化合物及びＩＩ−ＶＩ族化合物から選ばれる基板上に半導体酸化層を形成するステップと、
    前記半導体酸化層上に金属酸化層を形成するステップと、
    前記半導体酸化層及び前記金属酸化層を第１の誘電体層に変換するステップと、
    前記第１の誘電体層上に、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、Ｌａ２Ｏ３、ＴｉＯ２、Ｄｙ２Ｏ３、Ｙ２Ｏ３、ＨｆＳｉＯｘ、ＨｆＧｅＯｘ、ＺｒＳｉＯｘ、ＺｒＧｅＯｘ、ＨｆＡｌＯｘ、ＺｒＡｌＯｘ、ＳｉＡｌＯｘ、ＧｅＡｌＯｘ、ＨｆＳｉＡｌＯｘ、ＨｆＧｅＡｌＯｘ、ＺｒＳｉＡｌＯｘ、ＺｒＧｅＡｌＯｘ及びその窒化物からなる群から選ばれる材料からなる第２の誘電体層を形成するステップと、
    前記第２の誘電体層上に第１の電極層を堆積するステップと、を含み、
    前記半導体酸化層を形成するステップは、前記基板を酸素源及びフッ素源に晒すステップを含んでおり、
    前記半導体酸化層は、酸化ゲルマニウム、ＩＩＩ−Ｖ族酸化物及びＩＩ−ＶＩ族酸化物からなる群から選ばれ、
    前記半導体酸化層はフッ素を含み、
    前記第１の誘電体層はフッ素を含むことを特徴とする半導体装置の製造方法。
  2. 前記フッ素源は、ＮＦ３を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記半導体酸化層の厚さは２〜２０Åであり、
    前記金属酸化層の厚さは２〜２０Åであり、
    前記基板は、ゲルマニウムウェーハ、ＧｅＯＩウェーハ又は半導体ボディ上のゲルマニウム層を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記金属酸化層は、Ａｌ、Ｈｆ、Ｔｉ、Ｔａ、Ｌａ、Ｚｒ及びＷからなる群から選ばれる金属を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第１の誘電体層は、金属ゲルマニウムを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第１の誘電体層は、前記半導体酸化層より大きな誘電率を有する材料を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記半導体酸化層及び前記金属酸化層を変換するステップは、前記基板のアニール処理を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記第１の電極層は、ＴｉＮ、ＴａＮ、ＭｏＮ、ＨｆＮ及びＴｉＡｌＮからなる群から選ばれることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記第１の電極層上に、ポリシリコンを含む第２の電極層を堆積することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記半導体装置は、ＭＩＳＦＥＴを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
JP2010062807A 2009-03-18 2010-03-18 半導体装置の製造方法 Active JP5535706B2 (ja)

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