KR20100105462A - 반도체 전계효과 트랜지스터와 그 제조 - Google Patents

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Abstract

본 발명에 따른 반도체 전계효과 트랜지스터와 그 제조방법이 기술되어 있다. 일실시예에서, 상기 방법은 반도체 산화물층을 형성하는 단계와 상기 반도체 산화물층 위에 금속 산화물층을 형성하는 단계를 포함한다. 상기 반도체 산화물층과 상기 금속 산화물층은 제 1 유전체층으로 변환된다. 제 1 전극층이 상기 제 1 유전체층 위에 증착된다.

Description

반도체 전계효과 트랜지스터와 그 제조{Semiconductor Field Effect Transistors and Fabrication Thereof}
본 출원은 발명의 명칭이 "Germanium Field Effect Transistors and Fabrication Thereof"인 2009 년 3월 18일자로 출원된 미국가출원 제61/161,253호의 우선권 혜택을 주장하며, 상기 참조문헌은 본 명세서에 합체되어 있다.
본 발명은 일반적으로 반도체 소자에 관한 것으로, 보다 상세하게는 게르마늄 전계효과 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 산업은 종래 물질(예컨대, 게이트 산화물)의 논스케일링(non-scaling)으로 발생한 종래 트랜지스터 스케일링의 한계로 인해 예상치 못한 문제에 직면해 있다. 반도체 산업은 스트레인드 실리콘(strained silicon)과 같이 성능향상을 위해 새로운 방법을 공격적으로 채택해왔다. 그러나, 스트레인에 따른 계속된 스케일링은 있을 수 있는 스트레인 효과(strain effect)의 포화와 결함의 증가로 인해 문제가 될 것으로 예상된다. 따라서, 새로운 채널 재료로서 Ⅲ-Ⅴ족 반도체 및/또는 Ⅳ족 반도체의 통합에 관심이 다시 새로워지고 있다. 이는 채널 수송을 향상시킬 뿐만 아니라 소비전력을 감소하기 위한 필요로 인해 나온 것이다. 고품질의 하이-k 유전체를 성장시키는 능력은 이들 대안 물질을 이용할 가능성을 새롭게 하였다.
게르마늄 계열의 소자들은 실리콘에 비해 게르마늄에서 전자와 홀의 이동도가 크기 때문에 채널 재료로서 실리콘을 대체하는 핵심 주자중 하나이다. 예컨대, 게르마늄 계열의 트랜지스터는 실리콘 계열 트랜지스터보다 홀 이동도가 400% 더 크고 전자 이동도가 250% 더 큰 것이 나타났다. 더 큰 이동도는 비교가능한 실리콘 소자로부터 달성가능한 구동전류를 훨씬 초과해 구동전류의 향상을 기대하게 한다.
이론적으로, 벌크 실리콘 또는 SOI("Silcon-On-Insulator") 기판으로 현재 제조되는 것보다 훨씬 더 빠른 벌크 게르마늄 또는 절연기판상의 게르마늄(GeOI)을 갖는 트랜지스터를 만들 수 있다. 그러나, 실제 많은 한계 및 문제들은 이런 게르마늄 계열의 소자를 인에이블할 수 있게 극복되어야 한다. 한가지 이런 한계들은 게이트 유전체의 형성을 포함한다.
실리콘과 달리, 게르마늄은 안정적인 산화물을 형성하지 못한다. 게르마늄 산화물은 휘발성이며 매우 많은 결함상태를 도입해 소자 신뢰도가 나빠진다. 신뢰도 문제는 게르마늄 트랜지스터를 이용해 달성가능한 향상들이 상쇄될 수 있다.
따라서, 본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 소자 신뢰도 및/또는 성능을 열화시키지 않고도 게르마늄 트랜지스터용 게이트 유전체를 형성하는 방법 및 구조물이 필요하다.
본 발명의 바람직한 실시예에 의해 이들 및 다른 문제들이 일반적으로 해결되거나 피해지며, 기술적 이점들이 일반적으로 달성된다.
본 발명의 실시예는 게르마늄 트랜지스터와 그 제조방법을 포함한다. 본 발명의 실시예에 따르면, 반도체 소자 제조방법은 기판 위에 반도체 산화층을 형성하는 단계와, 상기 반도체 산화물층 위에 금속 산화물층을 형성하는 단계를 포함한다. 상기 방법은 상기 반도체 산화물층과 금속 산화물층을 제 1 유전체층으로 변환시키는 단계와 상기 제 1 유전체층 위에 제 1 전극층을 증착하는 단계를 더 포함한다.
본 발명의 실시예는 반도체 산화물을 안정화시키는 이점을 가져 이로써 안정화 금속의 도핑에 의해 소자 신뢰도와 성능을 크게 향상시킨다.
상기는 하기의 본 발명의 상세한 설명을 더 잘 이해할 수 있도록 본 발명의 실시예의 특징들을 넓게 요약하였다. 본 발명의 추가적 특징과 이점이 후술되어 있고 이는 본 발명의 특허청구범위의 주제를 이룬다. 개시된 개념과 특정 실시예는 본 발명의 동일 목적을 수행하기 위한 다른 구조 또는 공정을 변형하거나 설계하기 위한 기초로서 쉽게 이용될 수 있음을 당업자들은 이해할 것이다. 이런 등가의 구성은 특허청구범위에 기술한 바와 같이 본 발명의 기술사상과 범위로부터 벗어나지 않는 것을 당업자들이 또한 알게 될 것이다.
상기에서 설명한 본 발명에 따른 반도체 전계효과 트랜지스터와 그 제조방법의 효과는 반도체 산화물을 안정화시켜 이로써 안정화 금속의 도핑에 의해 소자 신뢰도와 성능이 크게 향상되는 이점이 있다.
본 발명과 본 발명의 이점을 더 완전히 이해하기 위해, 첨부도면과 결부하여 취해진 하기의 설명들이 참조된다.
도 1은 게르마늄 전계효과 트랜지스터(FET)의 구조적 실시예이다.
도 2a 내지 도 2d를 포함한 도 2는 본 발명의 실시예에 따른 다양한 제조단계들에서의 게르마늄 커패시터를 도시한 것이다.
도 3a 및 도 3b를 포함한 도 3은 본 발명의 실시예를 이용해 제조된 게르마늄 커패시터의 화학적 조성물과 소자 성능을 도시한 것으로, 도 3a는 커패시터의 제조간 게이트 유전체층의 게르마늄 XPS 데이터를 나타낸 것이며, 도 3b는 게르마늄 커패시터의 정전용량-전압(CV) 스위프(sweep)를 나타낸 것이다.
도 4a 내지 도 4g를 포함한 도 4는 본 발명의 실시예에 따른 다양한 제조단계들에서의 게르마늄 FET를 도시한 것이다.
다른 도면에서 같은 번호와 기호는 다르게 표시되어 있지 않다면 일반적으로 같은 부분을 의미한다. 도면은 실시예의 관련 태양을 명확히 나타내기 위해 도시되어 있으며 반드시 축적에 따라 도시될 필요는 없다.
하기에 상세히 본 바람직한 실시예의 제조 및 사용이 논의되어 있다. 그러나, 본 발명은 광범위하게 다양한 특정 상황들에서 구현될 수 있는 많은 적용가능한 개념을 제공하고 있음을 알아야 한다. 논의된 특정 실시예들은 단지 본 발명을 만들고 사용하기 위한 특정 방식들의 예이며 본 발명의 범위를 제한하는 것은 아니다.
본 발명은 특정 상황, 즉, 게르마늄 전계효과 트랜지스터의 다양한 실시예들에 대해 기술되어 있다. 그러나, 본 발명은 또한 다른 타입의 소자 및 채널 재료에도 적용될 수 있다.
게르마늄, Ⅱ/Ⅵ 화합물(예컨대, GaAs, InP) 또는 Ⅲ/Ⅴ 화합물(예컨대, MgS, MgO) 트랜지스터를 형성하는데 있어 문제 중 하나는 인터페이스 상태 또는 벌크 전하트랩과 같은 결함을 도입하지 않고 높은 유전상수를 갖는 게이트 유전체를 만드는 것이다. 오히려, 게르마늄 산화물은 높은 결함밀도, 예컨대 약 1×1012/㎝2보다 더 큰 인터페이스 트랩밀도(interface trap density)를 갖는다. 결함을 줄이기 위한 한가지 방법은 산화물을 어닐링하는 것이다. 그러나, 게르마늄, Ⅱ/Ⅵ 화합물, 및 Ⅲ/Ⅴ 화합물의 산화물은 고온에서 불안정하다. 예컨대, 게르마늄 이산화물은 700℃ 이상에서 휘발된다. 또한, 게르마늄 이산화물은 습기에 노출되는 경우 분해된다. 게르마늄 부산화물은 심지어 저온(예컨대, 약 400℃)에서도 불안정하다.
게르마늄 표면에 직접 하이-k 유전층을 형성함으로써 이들 문제를 극복하기 위해 다양한 연구들이 시도되었다. 그러나, 하이-k 유전층과 게르마늄 간의 인터페이스는 매우 결함이 많다. 높은 인터페이스 전하가 반도체 기판으로부터 게이트 전위를 차폐하여 정전용량 행동이 나빠진다. 이는 왜냐하면 하이-k 유전체가 반도체 기판(10)의 터미널 게르마늄 원자로부터 성장되기 때문이다. 반도체 기판(게르마늄)과 하이-k 유전상수 간에 결정구조의 변화가 크므로 언터미네이트 게르마늄 또는 하이-k 유전체 원자(또는 전위하에서 쉽게 분리되는 수소말단 원자)로 인해 인터페이스 트랩들이 매우 많아지게 된다.
또 다른 기술은 게르마늄층상에 실리콘 캡층 또는 패시베이션층을 형성하는 단계를 포함한다. 실리콘 캡층은 부분적으로 게이트 절연체를 형성하는 실리콘 산화물층으로 변환된다. 양호한 품질의 하이-k 유전체층이 실리콘 산화물층상에 성장될 수 있다. 이런 공정의 결함밀도는 낮은 반면, 게르마늄은 실리콘 캡층 전에 뒤집힌다. 따라서, 트랜지스터의 채널은 나머지 실리콘 캡층 아래 게르마늄층에 형성된다. SiO2 게이트 유전체와 게르마늄 채널 사이에 형성된 실리콘층으로 트랜지스터의 전기 산화물 두께가 증가하게 된다. 전기 산화물 두께의 증가는 채널 영역에서 증가된 이동도로 인한 어떤 이득을 상쇄시킨다.
다양한 실시예에서, 본 발명은 안정화된 반도체 산화물을 형성함으로써 이들 한계들을 극복한다. 반도체 산화물의 사용은 낮은 결함 농도를 보장하는 한편, 안정제가 반도체 산화물의 환경 열화를 방지한다. 따라서, 다양한 실시예에서, 반도체 산화물은 안정화 금속에 의해 안정화된다. 안정화 금속은 불안정한 반도체 산화물에 결합되어 결함밀도(예컨대, 약 1012/㎠)가 또한 낮은 안정화 산화물을 형성한다.
후술하는 실시예에서, 반도체 재료는 일반적으로 게르마늄으로 구현된다. 확실히, 다양한 실시예에서, 반도체 재료는 실제 적용에 따라 Ⅲ/Ⅴ 화합물(예컨대 GaAs, InP) 및 Ⅱ/Ⅵ 화합물(예컨대, MgS, MgO)에서 선택된다. 따라서, 후술하는 실시예에서, 게르마늄 기판과 게르마늄 산화물에 대해 상술한 적용의 일부분은 Ⅲ/Ⅴ 또는 Ⅱ-Ⅵ 기판 및 Ⅲ/Ⅴ 또는 Ⅱ-Ⅵ 산화물로 대체될 수 있다.
도 1은 반도체 기판(10)에 배치된 금속절연 반도체 전계효과 트랜지스터(MISFET)(5)가 도시되어 있다. 다양한 실시예에서, 반도체 기판(10)은 벌크 단결정 게르마늄 기판, 반도체 바디상의 게르마늄층, 예컨대, 실리콘 기판상의 게르마늄층, 또는 절연체 기판상의 게르마늄층(GeOI)을 포함한다.
MISFET(5)는 제 1 유전체층(23)과 제 2 유전체층(24)을 구비하는 게이트 유전체 스택을 포함한다. 다양한 실시예에서, 제 1 유전체층(23)은, 예컨대, 게르마늄 산화물(GeO)과 안정화 금속(M) 산화물을 구비한 산화물인 MGeO를 구비한다. 제 1 유전체층(23)의 조성물은 MzGeyOx를 구비하며, 여기서 x와 y의 비는 약 0.2 내지 약 5이며, x와 z의 비는 약 0.2 내지 약 5이다. 안정화 금속(M)은 Al, Hf, Ti, Ta, La, Zr, W, Gd, 또는 그 조합 등을 포함한다. 다양한 실시예에서, 안정화 금속은 산소원자와 결합하고 산화물 네트워크를 안정화시킨다. 반도체 기판(10)상에 별도로 형성된 하이-k 유전체층과 달리, 안정화 금속은 Ge/GeO 사이의 인터페이스를 크게 변경시키지 않으므로 인터페이스 결함밀도가 낮다(예컨대, 약 1×1011/㎠). 다양한 실시예에서, 제 1 유전체층(23)의 유전상수는 게르마늄 산화물의 유전상수보다 더 크다. 몇몇 실시예에서, 제 1 유전체층(23)은 할로겐 원자를 더 포함한다. 일실시예에서, 제 1 유전체층(23)은 플루오르, 예컨대, MzGeyOxFw를 포함하며, 여기서 x와 y의 비는 약 0.2 내지 약 5이며, x와 z의 비는 약 0.2 내지 약 5이고, w와 y의 비는 약 0.01 내지 약 1이다.
제 2 유전체층(24)은 적절한 유전체층을 포함하며 하이-k 유전체 재료를 포함한다. 다양한 실시예에서, 제 2 유전체층(24)의 유전상수는 제 1 유전체층(23)의 유전상수보다 더 크다. 다양한 실시예에서, 약 0.5 이상의 유전상수를 갖는 하이-k 유전체 재료는 제 2 유전체층(24)으로서 사용된다. 적절한 하이-k 유전체 재료는 HfO2, Al2O3, ZrO2, Ta2O5, La2O3, GdOx, GdAlOx와 같은 금속산화물(MOx), HfSiOx, ZrSiOx, SiAlOx와 같은 금속 실리케이트(MSiyOx), HfGeOx, ZrGeOx, LaGeOx, GdGeOx, 및/또는 GeAlOx와 같은 금속 게르마네이트(MGeyOx)를 포함한다. 다양한 실시예는 또한 여러 금속들, 예컨대, 제 1 금속(M1)과 제 2 금속(M2)을 갖는 하이-k 유전체 재료를 포함한다. 일실시예에서, 제 1 금속(M1)과 제 2 금속(M2)을 구비하고 HfAlOx, HfZrOx, ZrAlOx, LaAlOx, TaAlOx, 및/또는 GdAlOx를 포함한 금속산화물이 제 2 유전체층(24)으로서 사용될 수 있다. 또 다른 실시예에서, HfSiAlOx, ZrSiAlOx, HfZrSiOx, HfGeAlOx, 및/또는 ZrGeAlOx, HfZrGeOx를 포함한 실리케이트 또는 게르마네이트가 제 2 유전체층(24)으로서 사용될 수 있다. 특별히 명시되지 않는 한 질화물들과 상기의 조합이 몇몇 실시예에서 사용될 수 있다. 대안으로, 제 2 유전체층(24)은 다른 하이-k 절연 재료 또는 다른 유전체 재료를 포함할 수 있다. 제 2 유전체층(24)은 재료의 단일층 또는 대안으로 다중층을 구비할 수 있다.
제 1 게이트 전극층(25)이 제 2 유전체층(24)에 배치된다. 제 1 게이트 전극층(25)은 금속 게이트 전극 재료와 같은 도전성 재료를 구비한다. 다양한 실시예에서, 제 1 게이트 전극층(25)은 TaN, MoN, HfN, 및/또는 TiAlN과 같은 금속질화물을 구비한다. 다른 실시예에서, 제 1 게이트 전극층(25)은 TiC, HfN, TaC, W, Al, Ru, RuTa, TaSiN, NiSix, CoSix, TiSix, Ir, Y, YbSix, ErSix, Pt, Ti, PtTi, Pd, Re, Rh, 붕산화물(borides), 인화물(phosphides), 또는 of Ti, Hf, Zr, Mo, ZrSiN, ZrN, HfSiN, WN, Ni, Pr, VN, TiW의 안티몬화물(antimonides) 및/또는 그 조합을 포함한다. 일실시예에서, 제 1 게이트 전극층(25)은 도핑된 폴리실리콘층 또는 실리사이드층(silicide layer)(예컨대, 티타늄 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 플래티늄 실리사이드)를 구비한다. 제 1 게이트 전극층(25)의 두께는 일함수에 맞춰 선택된다.
제 2 게이트 전극층(26)은 제 1 게이트 전극층(25) 상에 배치되어 있다. 제 2 게이트 전극층(26)은 일실시예에서 도핑된 폴리실리콘층을 구비한다. 다양한 실시예에서, 제 2 게이트 전극층(26)은 적절한 도전성 재료를 구비한다. 일실시예에서, 제 1 및 제 2 게이트 전극층(25,26)은 동일한 재료를 구비한다.
MISFET(5)는 인접한 소스/드레인 영역(52) 사이에 배치된 채널(31)을 더 구비한다. 채널(31)은 다양한 실시예에서 게르마늄을 포함한다. 소스/드레인 영역(52)은 채널에 반대되는 도핑을 포함한다. 상기 소스/드레인 영역(52)은 일실시예에서 게르마늄을 구비한다. 동일 재료로 소스/드레인 영역(52)과 채널의 형성은 공정비용을 줄이는 잇점이 있는 반면, 게르마늄 계열의 트랜지스터는 과도한 누설전류(낮은 에너지 밴드갭)와 높은 접합용량(junction capacitance)(게르마늄의 높은 유전상수)으로 불리해진다. 따라서, 몇몇 실시예에서, 소스/드레인 영역(52)은 예컨대 게르마늄의 더 작은 밴드갭으로 인해 발생한 부임계 누설(sub-threshold leakage)(소스 대 드레인 터널링) 전류를 완화하기 위한 다른 재료를 포함할 수 있다. 일실시예에서, 소스/드레인 영역(52)은 실리콘을 포함한다. 실리콘 소스/드레인 영역(52)은 트랜지스터의 채널(31)에 인장 스트레인을 도입할 것이며, 이는 채널(31)(예컨대, (100) 게르마늄 면을 갖는 가반도체 기판)과 함께 n형 FET를 향상시킬 수 있다. 몇몇 실시예에서, 짧은 채널 효과를 완화하기 위해 채널(31)과 소스/드레인 영역(52) 사이의 접합부에 추가 재료층이 도입될 수 있다.
MISFET(5)는 또한 일실시예에서 드레인 확장 스페이서(41)와 소스/드레인 스페이서(42)를 포함한다. 다양한 실시예에서, 스페이서는 게이트 전극층들 중 어느 하나로부터 MISFET(5)의 다양한 영역들을 분리하기 위해 임의의 적절한 형태로 형성될 수 있다.
일실시예에서, pMOS가 실리콘 소자와 관련한 성능의 향상을 위해 상당한 전위를 갖지만, MISFET(5)는 p채널 트랜지스터 소자 또는 n채널 트랜지스터 소자 중 어느 하나를 구비한다. 다른 Ⅲ-Ⅴ족 반도체 기판과는 달리, 단일 게르마늄 기판은 더 간단한 집적을 하는 대신 n형 트랜지스터의 일부 성능을 희생할지라도 n형 및 p형 트랜지스터 모두에 사용될 수 있다. 그러나, 본 발명의 실시예는 또한 p형 트랜지스터 전용의 게르마늄 기판과 금속 안정화 게르마늄 산화물을 이용하는 것을 포함한다. 평면 트랜지스터가 도시되어 있으나, 다양한 실시예에서, MISFET(5)는 삼중 게이트 또는 이중 게이트 소자를 포함한다.
도 2a 내지 도 2d를 포함한 도 2는 다양한 제조단계들의 금속절연 반도체 소자를 도시한 것이다.
도 2a를 참조하면, 반도체 기판(10)이 제공되어 있다. 일실시예에서, 반도체 기판(10)은 게르마늄 웨이퍼이다. 다양한 실시예에서, 반도체 기판(10)은 벌크 단결정 게르마늄 기판(또는 그 위에 성장하는 층 또는 다른 경우로는 그 내에 형성된 층), 반도체 바디상의 게르마늄층, {100} 게르마늄 웨이퍼상의 {110} 게르마늄층, 또는 절연체상의 게르마늄(GeOI) 웨이퍼층이다. 반도체 기판(10)은, 예컨대, 도금 및 어닐링 단계에 의해 적절한 전도도의 표면층을 형성하기 위해 적절한 p형 또는 n형 도판트로 도핑된다.
절연층(21)은 반도체 기판(10)의 노출 부위 위에 증착된다. 일실시예에서, 절연층(21)은 게르마늄 산화물(예컨대, GeO, 및/또는 GeO2), 질화물(예컨대, GeN), 또는 산화물과 질화물의 결합(예컨대, GeNO, 또는 산화물-질화물-산화물 순서)을 포함한다. 절연층(21)은 반도체 기판(10)의 산화에 의해 증착된다. 일실시예에서, 반도체 기판(10)은 O2/N2, O2, O3 및/또는 산화물층을 형성하는 산소원자를 포함한 산소 플라즈마를 받게 된다. 일실시예에서, 산소는 약 250 sccm에서 약 1,000 sccm의 유량과 약 10 Torr 내지 약 100 Torr의 산소 부분압력으로 플라즈마 챔버에 산소분자로서 공급된다. 실시예에서, O2를 포함한 산화공정은 약 10 Torr 내지 약 720 Torr의 O2 부분압력과 약 250℃ 내지 약 500℃의 산화온도에서 수행된다. 다른 실시예에서, O3를 포함한 산화공정은 약 0.005 Torr 내지 약 0.5 Torr의 O3 부분압력과 약 200℃ 내지 약 500℃의 산화온도에서 수행된다. O3를 이용한 산화는 O2 산화보다 빨리 진행하며 따라서 O3를 이용한 부분압력은 O2를 이용한 부분압력보다 더 작다.
대안으로, 다른 실시예에서, 절연층(21)은 고온 열산화공정에 의해 수행된다. 다른 실시예에서, 원자층증착, 플라즈마 증기증착 또는 화학기상증착을 포함한 임의의 적절한 증착기술이 사용될 수 있다. 다양한 실시예에서, 절연층(21)은 단층의 두께가 약 2Å에서 약 30Å이며, 일실시예에서 약 16Å 미만이다.
대안으로, 몇몇 실시예에서, 불소와 같은 할로겐 원자가 절연층(21)에 포함된다. 일실시예에서, 절연층(21) 형성은 플루오르화 게르마늄 산화물(GeOxFw) 형성을 포함한다. 일실예에서, 기판(10)의 산화동안, 희박한 NF3가 산화 챔버에 도입된다. 절연층(21)에 포함되는 플루오르의 양은 예컨대 NF3 가스의 유량비(NF3 유량/산소원의 유량)를 제어함으로써 조절된다. 다양한 실시예에서, NF3 유량비는 약 1×10-3에서 약 1×10-1이다. 또한, 몇몇 실시예에서, NF3 소스는 절연층(21)의 소량의 단층들(monolayers)의 성장 후에 스위치가 끊어질 수 있어 할로겐 원자들이 절연층(21)과 기판(10) 사이의 인터페이스에 포함되어 진다. 할로겐 원자는 기판(10)의 댕글링 본드(dangling bond)를 포화시키고 이에 따라 절연층(21)과 기판(10) 간의 인터페이스에서 트랩 상태를 제거하는데 일조한다.
도 2b에 도시된 바와 같이, 임시 재료층(22)이 제 1 절연층(21) 위에 증착된다. 안정화 금속(M)은 Al, Hf, Ti, Ta, La, Zr 및/또는 W 등을 포함한다. 일실시예에서, 안정화 금속은 알루미늄을 포함한다. 임시 재료층(22)은 일실시예에서 절연 재료를 포함한다. 다른 실시예에서, 임시 재료층(22)은 안정화 금속을 포함한 도전층을 구비한다.
임시 재료층(22)은 예로써 화학기상증착(CVD), 원자층증착(ALD), 금속유기화학기상증착(MOCVD), 물리기상증착(PVD), 또는 제트기상증착(JVD)에 의해 증착된다. 임시 재료층(22)은 단층의 두께가 약 2Å에서 약 30Å이며, 일실시예에서 약 16Å 미만이다. 일실시예에서, 임시 재료층(22)의 두께는 절연층(21)의 두께와 대략 같다.
몇몇 실시예에서, 절연층(21)과 기판(10) 사이의 인터페이스에 할로겐 원자를 포함시키기 위해 할로겐 원자의 임플란트가 이용될 수 있다. 다양한 실시예에서, 플루오르가 기판(10), 절연층(21) 및/또는 임시 재료층(22)에 임플란트될 수 있다.
도 2c를 참조하면, 반도체 기판(10)은 제 1 유전체층(23)을 형성하기 위해 가열된다. 일실시예에서, 반도체 기판(10)은 약 250℃ 내지 약 500℃의 고로에서 가열된다. 어닐링 동안, 절연층(21)으로부터 반도체 기판(10)의 원자(게르마늄)가 임시 재료층(22)으로 삼출(out-diffusion)되는 한편, 임시 재료층(22)으로부터의 안정화 금속원자가 절연층(21)으로 확산된다. 이에 따라 형성된 제 1 유전체층(23)은 유전체 재료를 형성하는 절연층(21)과 임시 재료층(22)의 원자들을 포함한다. 제 1 유전체층(23)의 조성물은 MzGeyOx를 포함하고, 여기서 x와 y의 비는 약 0.2 내지 약 5이고, x와 z의 비는 약 0.2 내지 약 5이다. 제 1 유전체층(23)의 유전상수는 5 보다 크다. 일실시예에서, 제 1 유전체층(23)의 유전상수는 절연층(21)의 유전상수보다 더 크다. 플루오르와 같은 할로겐 원자가 기판(10), 절연층(21) 및/또는 임시 재료층(22)에 포함되는 경우, 제 1 유전체층(23)은 가열시 플루오르를 포함할 수 있다. 예컨대, 절연층(21)이 플루오르화 게르마늄 산화물(GeOxFw)을 포함하는 경우, 연이어 형성된 유전체층(23)은 플루오르화 금속 게르마네이트(MzGeyOxFw)를 포함한다.
대안으로, 일실시예에서, 연속한 원자층 증착공정은 절연층(21)과 임시 재료층(22)의 층들을 구비한 층막(laminar film)을 형성하는데 사용될 수 있다. 먼저 절연층(21)을 증착한 후, 임시 재료층(22)의 층을 증착하기 위해 가스의 화학적 성질이 변경되며, 이에 따라 층막의 제 1 스택을 이룬다. 임시 재료층(22)을 증착한 후, 제 2 스택이 제 1 스택 위에 형성되고, 제 2 스택은 또 다른 절연층(21)과 또 다른 임시 재료층(22)의 층을 구비한다. 상기 스택들은 소정의 두께가 증착될 때까지 순차적으로 형성된다. 각 스택을 형성한 후, 제 1 유전체층(23)의 층을 형성하기 위해 선택적 어닐링이 수행될 수 있다. 대안으로, 제 1 유전체층(23)을 형성하는 최종 어닐링이 수행된다.
도 2d를 참조하면, 제 2 유전체층(24)이 상기 제 1 유전체층(23)에 형성되어 있다. 제 2 유전체층(24)은 약 5 보다 큰 유전상수를 갖는 하이-k 유전체 재료를 포함한다. 10 보다 큰 유전상수를 갖는 적절한 하이-k 유전체 재료는 예로써 HfO2, ZrO2, Ta2O5, La2O3, TiO2, Dy2O3, Y2O3, 그 질화물 및 이들의 조합을 포함한다. 대안으로, 5 보다 큰 유전상수를 갖는 적절한 하이-k 유전체 재료는 예로써 HfSiOx, Al2O3, ZrSiOx, 그 질화물, HfAlOx, HfAlOxN1-x-y, ZrAlOx, ZrAlOxNy, SiAlOx, SiAlOxN1-x-y, HfSiAlOx, HfSiAlOxNy, ZrSiAlOx, ZrSiAlOxNy 이들의 조합을 포함할 수 있다.
제 2 유전체층(24)은 원자층 증착(ALD), 금속유기 화학기상증착(MOCVD), 및 다른 기상증착기술을 포함한 임의의 적절한 증착기술을 이용해 증착된다. 제 2 유전체층(24)은 바람직하게는 약 5Å 내지 약 10Å의 두께를 포함하나, 대안으로, 제 2 유전체층(24)은 다른 치수를 포함할 수 있다. 제 2 유전체층(24)은 건너뛸 수 있고 후속 공정이 몇몇 실시예에서 수행될 수 있다.
도전성 재료를 포함한 제 1 게이트 전극층(25)이 제 2 유전체층(24)에 증착된다(도 2d). 다양한 실시예에서, 제 1 게이트 전극층(25)은 TiN, TaN, MoN, HfN, 및/또는 TiAlN과 같은 금속질화물을 포함한다. 일실시예에서, 제 1 게이트 전극층(25)은 게르마네이트층(예컨대, 티타늄 게르마네이트, 니켈 게르마네이트, 탄탈륨 게르마네이트, 코발트 게르마네이트, 또는 플래티늄 게르마네이트)을 포함한다. 다른 실시예에서, 다른 적절한 금속이 증착된다. 두께가 약 5Å 내지 약 10Å인 제 1 게이트 전극층(25)이 CVD, PVD, ALD, 또는 다른 증착기술을 이용해 증착된다.
제 2 게이트 전극층(26)은 제 1 게이트 전극층(25)위에 증착된다. 제 2 게이트 전극층(26)은 일실시예에서 도핑된 폴리실리콘층을 포함한다. 다양한 실시예에서, 제 2 게이트 전극층(26)은 적절한 도전성 재료를 포함한다. 일실시예에서, 제 및 제 2 게이트 전극층(25 및 26)은 동일한 재료를 포함한다. 두께가 약 200Å 내지 약 1,000Å인 제 2 게이트 전극층(26)은 CVD, PVD, ALD, 또는 다른 증착기술을 이용해 증착된다.
후속 공정이 계속 금속절연반도체(MIS) 커패시터를 이루는 접촉부와 임의의 다른 소자 영역을 형성한다. 이에 따라 형성된 상기 MIS 커패시터는 제 1 게이트 전극층(25)을 포함하며 반도체 기판(10)을 포함하는 제 2 전극과 분리되어 있는 제 1 전극을 포함한다. 상기 MIS 커패시터의 절연체는 제 1 유전체층(23)과 제 2 유전체층(24)을 구비한다.
도 3a 및 도 3b를 포함한 도 3은 본 발명의 실시예를 이용하여 제조된 커패시터를 도시한 것으로, 도 3a는 X레이 광전자 분광기(X-ray Photoelectron Spectroscopy, XPS) 스펙트럼을 도시한 것이고, 도 3b는 정전용량-전압(CV) 스윕을 도시한 것이다.
도 3a는 도 2에 도시된 다양한 제조단계 동안 게이트 유전체층의 게르마늄 XPS 스펙트럼을 도시한 것이다. XPS는 제조 후 게이트 유전체층의 표면화학을 분석하기 위해 사용되는 표면화학 분석기술이다. XPS 스펙트럼은 검출된 전자의 강도(Y축) 대 검출된 전자의 결합에너지(X축)을 도시한 것이다. 예컨대, 각 요소에 대해, 특정 피크는 원자내 전자들의 전자구성, 예컨대 1s, 2s, 2p, 3s 등에 해당한다. 따라서, 피크 분포에서의 변화는 결합에서의 변화를 나타낸다.
도 3a는 제 1 곡선(101)과 제 2 곡선(102)을 도시한 것이다. 제 1 곡선(101)은 게르마늄 산화물층(예컨대, 도 2a에서 절연층(21))을 형성한 후의 XPS 스펙트럼이다. 제 1 곡선(101)은 게르마늄에 대한 제 1 피크(약 29 eV)와, 이 게르마늄 산화물(GeO2)으로부터의 Ge4+에 대한 작은 제 2 피크(약 32.4 eV)를 포함한다.
제 2 곡선(102)은 (예컨대, 도 2c에 도시된 바와 같이) 제 1 유전체층(23)을 형상한 후의 XPS 스펙트럼이다. 제 1 유전체층(23)의 형성으로 인해, 피크는 약 31.7 eV(이동 에너지 E로 도시됨) 이동되었다. GeO2 결합 에너지(약 32.4 eV)에서 강도의 상당한 감소는 GeO2 결합 개수에 해당하는 감소를 나타낸다.
예컨대 도 2의 방법을 이용하여 제조되거나 도 1에 도시된 바와 같은 게르마늄 금속산화물 반도체 커패시터(MOSCAP)의 정전용량 전압(CV) 스위프(sweep)가 도 3b에 도시되어 있다. 정전용량은 게이트 전극에서 전위에 대한 좌표로 표시된다. 게르마늄 산화물 커패시터 또는 순수한 하이-k 유전체 커패시터와는 달리, 게르마늄 MOSCAP의 CV 스위프는 고주파수(1MHz)와 저주파수(100Hz) 스위프 모두에서 뛰어난 행동을 보이며 전혀 피닝(pinning)을 보이지 않는다.
도 4a 내지 도 4g를 포함한 도 4는 다양한 제조단계에서의 MISFET 소자를 도시한 것이다.
도 4a를 참조하면, 절연 트렌치(isolation trench)(12)가 반도체 기판(10)에 형성되어 있다. 상기 절연 트렌치(12)를 형성하기 위해 종래 기술이 사용될 수 있다. 예컨대, 실리콘 질화물과 같은 단단한 마스크층(미도시됨)이 반도체 기판(10) 위에 형성되고 분리 영역을 노출시키기 위해 패턴화될 수 있다. 그런 후, 반도체 기판(10)의 노출된 부분은 일반적으로 약 200㎚ 내지 400㎚ 사이의 적절한 깊이로 에칭될 수 있다. 절연 트렌치(12)는 활성영역(11)을 정의하며, 여기서 집적회로 구성요소들이 형성될 수 있다.
도 4b를 참조하면, 절연 트렌치(12)는 얇은 트렌치 절연을 형성하는 절연재(13)로 채워진다. 예컨대, 노출된 실리콘표면은 얇은 산화층을 형성하기 위해 열적으로 산화될 수 있다. 그런 후, 절연 트렌치(12)는 질화물층(예컨대, Si3N4)과 같이 제 1 재료로 선그어진다. 절연 트렌치(12)는 산화물과 같은 제 2 재료로 선그어진다. 예컨대, 고밀도 플라즈마(HDP)가 형성될 수 있고, 발생한 충진재는 HDP 산화물이라 한다. 다른 실시예에서, 다른 트렌치 충진공정이 이용될 수 있다. 예를 들면, 트렌치가 일반적으로 선그어지는 한편, 이 단계는 다른 충진재들로 방지될 수 있다.
절연층(21)과 임시 재료층(22)을 포함한 게이트 절연체 스택이 도 4c에 도시된 바와 같이 (그리고 도 2a 및 도 2b에 설명된 바와 같이) 형성되어 있다. 다양한 실시예에서, 절연층(21)은 게르마늄 산화물(예컨대, GeO2)를 포함하고, 임시 재료층(22)은 안정화 금속을 포함한다. 상술한 바와 같이, 안정화 금속은 상기 절연층(21)에 있는 산화물을 안정화시키도록 일조한다.
도 4d를 참조하면, 제 1 게이트 유전체층(23)과 제 2 게이트 유전체층(24)을 포함한 게이트 유전체가 형성되어 있다. 게이트 유전체 스택은 도 2c에 기술된 바와 같이 제 1 게이트 절연층(23)을 형성하도록 어닐링된다. 이에 따라 형성된 제 1 게이트 유전체층(23)은 (또한 도 2c에 기술된 바와 같이) 절연층(21)과 유전체 재료를 형성하는 임시 재료층(22)의 원자들을 포함한다. 일실시예에서, 제 1 게이트 유전체층(23)의 조성물은 MzGeyOx를 포함하며, 여기서, M은 게르마늄 산화물 네트워크를 안정화시키는 안정화 금속이다.
제 2 게이트 유전체층(24)은 제 1 게이트 유전체층(23) 위에 증착된다. 제 2 게이트 유전체층(24)은 적절한 하이-k 유전체 재료를 포함하고, 예로써, 화학기상증착(CVD), 원자층증착(ALD), 금속유기화학기상증착(MOCVD), 물리기상증착(PVD), 또는 제트기상증착(JVD)에 의해 증착된다. 제 2 게이트 유전체층(24)은 일실시예에서 약 5Å 내지 약 60Å의 두께를 포함한다.
예시된 실시예에서, p채널 및 n채널 트랜지스터용 게이트 유전체를 형성하기 위해 동일한 유전체층이 사용된다. 그러나, 이 특징은 필요하지 않다. 대안적인 실시예로, p채널 트랜지스터와 n채널 트랜지스터는 각각 다른 게이트 유전체를 가질 수 있다. 예컨대, 일실시예에서, p채널 및 n채널 트랜지스터용 제 2 게이트 유전체층(24)은 다르게 선택될 수 있다. 이는 2개 소자의 별도의 최적화를 가능하게 한ㄷ다.
도 4e에 도시된 바와 같이, 게이트 전극(27)이 게이트 유전체 위에 형성되고 패턴화되어 있다. 게이트 전극은 이전 실시예에서 기술한 바와 같이 제 1 게이트 전극층(25)과 제 2 게이트 전극층(26)을 구비한다. 제 1 게이트 전극층(25)은 실질적으로 게이트 전극의 일함수를 정의한다. 제 2 게이트 전극층(26)은 금속 하부층과 같이 복수의 적층된 게이트 재료들을 구비할 수 있고, 상기 금속 하부층 위에 폴리실리콘캡층이 배치되어 있다.
p채널 및 n채널 트랜지스터는 동일 층들로부터 제 1 게이트 전극층(25)을 포함한다. 다른 실시예에서, 다른 타입의 트랜지스터들은 다른 재료 및/또는 두께의 제 1 게이트 전극층(25)을 구비할 수 있다.
적절한 패턴의 게이트 전극(27)을 만들기 위해 기지의 포토리소그래피 기술을 이용해 제 1 및 제 2 게이트 전극층(25 및 26)(그리고 선택적으로 제 1 및 제 2 게이트 유전체층(23 및 24))이 패턴화되고 에칭된다.
도 4f에 도시된 바와 같이, 드레인 확장 스페이서들의 얇은 층(41)과 소스/드레인 확장영역(51)이 형성되어 있다. 드레인 확장 스페이서들(41)은 산화물 및/또는 질화물과 같이 절연재료부터 형성되고 게이트 전극(27)의 측벽에 형성될 수 있다. 드레인 확장 스페이서(41)는 일반적으로 등각층을 증착 한 후 이방성 에칭에 의해 형성될 수 있다. 공정은 상술한 바와 같이 여러 층들에 반복될 수 있다.
소스/드레인 확장영역(51)은 마스크로서 게이트 전극(27)을 이용하여 실행될 수 있다. 다른 임플란트들(예컨대, 포켓 임플란트, 할로(halo) 임플란트 또는 이중확산영역)이 또한 상술한 바와 같이 수행될 수 있다. 상기 확장 임플란트는 또한 트랜지스터의 채널(31)을 정의한다.
p형 트랜지스터가 형성될 경우, n형 할로 임플란트를 따라 p형 이온 임플란트가 소스/드레인 확장영역(51)을 형성하기 위해 사용된다. n형 트랜지스터가 형성될 경우, p형 할로 임플란트를 따라 n형 이온 임플란트가 소스/드레인 확장영역(51)을 형성하기 위해 사용된다.
도 4g를 참조하면, 소스/드레인 스페이서(42)와 소스/드레인 영역(52)이 형성되어 있다. 소스/드레인 스페이서(42)는 소스/드레인 영역(52)의 측벽에 형성되어 있다. 상기 소스/드레인 영역(52)은 임플란트와 어닐링에 의해 형성된다. 몇몇 실시예에서, 소스/드레인 영역(52)은 반도체 기판(10)에 오목부를 형성한 후 에피텍셜적으로 성장될 수 있다. 이런 실시예에서, 소스/드레인 영역(52)은 채널을 억제 및/또는 소스-드레인 누출경로를 최소화하는 재료를 포함할 수 있다. 게르마나이드(germanide)가 소스/드레인 영역(52) 위에 형성되어 접촉부를 형성한다. 연이은 공정이 종래의 반도체 공정을 따른다.
본 발명과 본 발명의 이점을 상세히 기술하였으나, 다양한 변경, 대체 및 수정이 특허청구범위에 정의된 바와 같이 본 발명의 기술사상과 범위에서 벗어남이 없이 이루어질 수 있음을 알아야 하다. 예컨대, 본 명세서에 기술된 많은 특징, 기능, 공정 및 재료들은 본 발명의 범위내에 유지되는 한편 바꿔질 수 있음이 당업자는 쉽게 이해할 것이다.
더욱이, 본 발명의 범위는 본 명세서에 기술된 공정, 기계, 제조, 물질의 조성물, 수단, 방법 및 단계의 특별한 실시예에 국한되지 않도록 의도되어 있다. 본 명세서에 기술된 해당 실시예들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 본 발명의 개시로부터 현재 있거나 나중에 개발될 공정, 기계, 제조, 물질의 조성물, 수단, 방법 및 단계를 당업자가 쉽게 이해할 수 있다. 따라서, 특허청구범위는 이런 공정, 기계, 제조, 물질의 조성물, 수단, 방법 및 단계를 발명의 범위내에 포함하도록 의도되어 있다.
5: 금속 절연체 반도체 전계효과 트랜지스터(MISFET)
10: 반도체 기판 11: 활성영역
12: 절연 트렌치 13: 절연재
21: 절연층 22: 임시 재료층
23: 제 1 유전체층 24: 제 2 유전체층
25: 제 1 게이트 전극층 26: 제 2 게이트 전극층
27: 게이트 전극 41: 드레인 확장 스페이서
42: 소스/드레인 스페이서 51: 소스/드레인 확장영역
52: 소스/드레인 영역

Claims (15)

  1. 기판 위에 반도체 산화물층을 형성하는 단계와,
    상기 반도체 산화물층 위에 금속 산화물층을 형성하는 단계와,
    상기 반도체 산화물층과 상기 금속 산화물층을 제 1 유전체층으로 변환하는단계와,
    상기 제 1 유전체층 위에 제 1 전극층을 증착하는 단계를 포함하는 반도체 소자 형성방법.
  2. 제 1 항에 있어서,
    상기 반도체 산화물층은 게르마늄 산화물, Ⅱ/Ⅵ 산화물, 및 Ⅲ/Ⅴ 산화물로 구성되는 반도체 소자 형성방법.
  3. 제 2 항에 있어서,
    상기 반도체 산화물층은 플루오르를 포함하고, 상기 제 1 유전체층도 플루오르를 포함하는 반도체 소자 형성방법.
  4. 제 3 항에 있어서,
    상기 플루오르는 NF3를 포함하는 반도체 소자 형성방법.
  5. 제 2 항에 있어서,
    상기 반도체 산화물층은 두께가 약 2Å 내지 약 20Å이고, 상기 금속 산화물층도 두께가 약 2Å 내지 약 약 20Å이며, 상기 기판은 게르마늄 웨이퍼, 절연웨이퍼상에 게르마늄 또는 반도체 바디상에 게르마늄층을 포함하는 반도체 소자 형성방법.
  6. 제 2 항에 있어서,
    상기 금속 산화물층은 Al, Hf, Ti, Ta, La, Zr, 및 W으로 구성되는 반도체 소자 형성방법.
  7. 제 2 항에 있어서,
    상기 제 1 유전체층은 상기 반도체 산화물층의 유전상수보다 더 큰 유전상수를 갖는 재료를 포함하는 반도체 소자 형성방법.
  8. 제 2 항에 있어서,
    상기 반도체 산화물층 및 상기 금속 산화물층을 변환하는 단계는 상기 기판을 어닐링하는 단계를 포함하는 반도체 소자 형성방법.
  9. 제 1 항에 있어서,
    상기 제 1 전극층은 TiN, TaN, MoN, HfN, 및 TiAlN을 구성하는 그룹에서 선택된 재료를 포함하는 반도체 소자 형성방법.
  10. 제 1 항에 있어서,
    상기 제 1 전극층을 증착하기 전에 상기 제 1 유전체층에 제 2 유전체층을 형성하는 단계를 더 포함하고, 상기 제 2 유전체층은 Al2O3, HfO2, ZrO2, Ta2O5, La2O3, TiO2, Dy2O3, Y2O3, HfSiOx, HfGeOx, ZrSiOx, ZrGeOx, HfAlOx, ZrAlOx, SiAlOx, GeAlOx, HfSiAlOx, HfGeAlOx, ZrSiAlOx, ZrGeAlOx, 그 질화물 및 이들의 조합으로 구성된 그룹에서 선택된 재료를 포함하는 반도체 소자 형성방법.
  11. 반도체 기판내에 배치되고, 제 1 도핑 반도체 지역을 포함하는 제 1 전극과,
    상기 제 1 전극상에 배치되고 반도체의 산화물과 안정화 금속을 포함한 제 1 유전체층과,
    상기 제 1 유전체층 위에 배치되는 제 2 전극을 구비하고,
    상기 제 1 전극과 제 2 전극은 커패시터를 형성하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제 1 유전체층과 제 2 전극 간에 배치되고, 상기 제 1 유전체층보다 유전상수가 더 큰 제 2 유전체층을 더 구비하는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 반도체 산화물층은 게르마늄 산화물, Ⅱ/Ⅵ 산화물 및 Ⅲ/Ⅴ 산화물로 구성되는 그룹에서 선택되는 반도체 소자.
  14. 제 11 항에 있어서,
    상기 반도체 기판은 게르마늄 기판, 절연기판상에 게르마늄, 또는 반도체 바디상에 게르마늄층을 포함하고, 상기 안정화 금속은 Al, Hf, Ti, Ta, La, Zr, 및 W으로 구성되는 그룹에서 선택되는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 제 1 유전체층은 플루오르를 더 포함하는 반도체 소자.
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