TWI453820B - 半導體裝置及其方法 - Google Patents

半導體裝置及其方法 Download PDF

Info

Publication number
TWI453820B
TWI453820B TW099105465A TW99105465A TWI453820B TW I453820 B TWI453820 B TW I453820B TW 099105465 A TW099105465 A TW 099105465A TW 99105465 A TW99105465 A TW 99105465A TW I453820 B TWI453820 B TW I453820B
Authority
TW
Taiwan
Prior art keywords
layer
oxide
semiconductor
group
dielectric layer
Prior art date
Application number
TW099105465A
Other languages
English (en)
Other versions
TW201036063A (en
Inventor
Jingcheng Lin
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW201036063A publication Critical patent/TW201036063A/zh
Application granted granted Critical
Publication of TWI453820B publication Critical patent/TWI453820B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導體裝置及其方法
本發明是有關於一種半導體裝置，且特別是有關於一種鍺場效電晶體及其製造方法。
由於習知材料(例如閘極氧化物)的尺寸不可變化性，造成傳統電晶體在尺寸變化上的限制，半導體產業面臨空前的挑戰。業界已積極採用新方法來增強性能，例如採用應變矽。然而，由於缺陷的增加與應變效應的可能飽和程度，可預期的是具有應變的尺寸變化將受到挑戰。因此，有研究重新注意到將III-V族半導體以及/或IV族半導體的整合在一起作為新的通道材料。這是迫於增加通道運輸的需要，也可以降低能量的浪費。增加高品質的高k介電質的能力，這恢復了使用其他種基板的可能性。
與矽相比，由於鍺的高電子電洞遷移率(mobilities)，含鍺的裝置是取代矽作為通道材料重要的角逐者之一。例如，已知的是含鍺的電晶體可表現出大於400%的電洞遷移率，以及大於250%的電子遷移率，超越了含矽的電晶體。高遷移率使得改善驅動電流有了希望，大幅超過可比較的矽裝置所能達到的。
理論上，以塊狀鍺或絕緣體上覆鍺(germanium on insulator，GeOI)基板來製作電晶體，有可能遠快於現行以塊狀矽或絕緣體上覆矽(silicon-on-insulator，SOI)基板。然 而，需要克服許多應用上的限制與挑戰，才能使得含鍺裝置變的可行。其中一個限制有關於閘極介電質的形成。
與矽不同，鍺不會形成穩定的化合物。氧化鍺是不穩定的，且大量的不穩定狀態的導入會導致裝置的可靠性不佳。可靠性的間題會否定了藉由使用含鍺電晶體可能達到的改良成果。因此，一種可形成鍺電晶體的閘極介電質，且不會降低裝置的可靠性及/或性能的結構或方法是目前所需。
藉由本發明之較佳實施例，通常可解決或避免上述這些或其他問題的發生，且可獲得技術優勢。
本發明之實施例包含半導體裝置及其製造方法。根據本發明之一實施例，一種半導體裝置的製造方法包含在一基板上形成一半導體氧化層，以及在半導體氧化層上形成一金屬氧化物層。此方法更包含將半導體氧化層及金屬氧化物層轉化成一第一介電層，並沉積一第一電極至第一介電層上。
前述在相當程度上的描述本發明實施例之特徵是為了後續對本發明詳細的揭露能被更容易的理解。本發明實施例之其他特徵與優勢將在以下詳細揭露，以形成本發明申請專利範圍之目的。可以理解的是，對於一此領域中熟悉技藝者而言，所揭露的概念與特定實施例都可作為修改或設計不同結構或製程的基礎，以實現本發明同樣的目的。 熟悉技藝者也應可了解到的是，對等的結構並不脫離本發明之精神與範圍內，如後附之申請專利範圍。
較佳實施例的應用與實施將在以下詳細揭露。然而，可以理解的是，本發明提供許多可供應用的創新概念，這些創新概念可在各種特定背景中加以體現。所討論之特定實施例僅係用以舉例說明製造與應用本發明之特定方式，並不用以限制本發明之範圍。
將在一特定的範圍內以不同的實施例來描述本發明，也就是鍺通道場效電晶體(germanium channel field effect transistor)。然而，本發明亦可應用不同型態的裝置及通道材料。
形成鍺、III-V族(例如砷化鎵、磷化銦)以及II-VI族(例如硫化鎂、氧化鎂)的電晶體所面臨的困難之一，就是形成具有高介電常數的閘極介電質，而不會導入缺陷，例如界面狀態(interface states)或塊狀的電荷陷阱(charge traps)。然而，不同於矽，鍺、III-V族以及II-VI族不會形成具有低缺陷密度的穩定氧化物。當然，二氧化鍺具有一高缺陷密度(high defect density)，例如界面的陷阱密度(interface trap densities)高於約1x1012 /cm2 。一個降低缺陷的方法就是藉由將氧化物退火。然而，鍺與III-V族以及II-VI族的氧化物在高溫下是不穩定的。例如，二氧化鍺在高於700℃時是容易揮發(volatile)的。而且，假如暴露於濕氣中，二氧 化鍺會分解。即使在較低的溫度下(例如約400℃)，鍺的次氧化物(sub-oxides)仍舊不穩定。
已經嘗試過不同的研究以克服直接在鍺的表面上形成高k介電層的困難。然而，在高k介電層與鍺間的界面是相當有缺陷的。高界面電荷遮蔽了半導體基板的閘電位(gate potential)，導致了電容的表現不佳。這是由於高k介電質成長自半導體基板10之末端鍺原子。在半導體(鍺)基板與高k介電層間的晶狀結構的大改變，導致了由於未終結的鍺或高k介電原子(或氫作為終結的原子容易因為電位而被打斷)產生的大量界面陷阱(interface traps)。
再一技術是有關於在鍺層上形成一矽覆蓋層(silicon cap layer)或一鈍化(passivation)層。矽覆蓋層部分被轉化成氧化矽層，以形成閘極絕緣體(gate insulator)。可在一氧化矽層上形成一品質良好的高k介電層。當此製程的缺陷密度(defect density)是低的時候，鍺的能帶間隙(band gap)會低於矽。因此，鍺在具有一既定的位能與摻雜(doping)下，會早於矽覆蓋層前轉化。因此，電晶體的通道會形成於鍺層中，其位於殘留的矽覆蓋層下。形成於二氧化矽閘極介電質與鍺通道之間的矽層，會導致電晶體電性氧化物的厚度增加。此電性氧化物的厚度增加抵銷了在通道區域中增加的遷移率。
在不同的實施例中，本發明克服了形成一穩定半導體氧化物的限制。半導體氧化物的使用確保了低缺陷濃度，儘管穩定劑(stabilizer)避免了半導體氧化物的環境降解。在 不同的實施例中，藉由一穩定金屬，半導體的氧化物因此而穩定。穩定金屬與不穩定的半導體氧化物結合，並形成一穩定的氧化物，其具有低缺陷密度(例如低於約1012 /cm-2 )。
在下列所舉實施例中，所使用之半導體材料係主要以鍺來實施，當然，在其他實施例中，所使用之半導體材料係可根據實際應用情況選用III-V族化合物(例如砷化鎵、磷化銦)或II-VI族化合物(例如硫化鎂、氧化鎂)。因此，在下列實施例中，提及鍺基板及氧化鍺的部分亦應可以III-V族與II-VI族基板以及III-V族與II-VI族之氧化物來取代之。
第1圖係繪示金屬絕緣體半導體場效電晶體(MISFET)5摻雜在半導體基板10中。在不同實施例中，半導體基板10包含一塊狀單晶鍺基板(bulk mono-crystalline germanium substrate)、一半導體主體上覆鍺層(germanium layer on a semiconductor body)，例如一矽基板上覆鍺層(germanium layer on a silicon substrate)或一絕緣體上覆鍺基板(germanium-on-insulator substrate)。
此金屬絕緣體半導體場效電晶體5包含一閘極介電質堆疊(gate dielectric stack)，其包含第一介電層23與第二介電層24。在不同實施例中，第一介電層23包含MGeO，例如一含氧化鍺的氧化物(GeO)以及一穩定金屬(M)氧化物。第一介電層23的組成份包含了Mz Gey Ox ，其中x與y的比例為約0.2至約5之間，且x與z的比例為約0.2至約5之 間。穩定金屬(M)包含鋁、鉿、鈦、鉭、鑭、鋯、鎢、釓、或其結合物及其相似金屬。在不同實施例中，穩定金屬可與氧原子產生鍵結，並且穩定氧化物的網絡。不像獨立形成在半導體基板10上的高k介電層，穩定金屬並不會特別改變鍺和氧化鍺(Ge/GeO)間的界面，導致低界面缺陷密度，例如低於約1x1011 /cm-2 。在不同實施例中，第一介電層23的介電常數大於氧化鍺的介電常數。在某些實施例中，第一介電層23更包含鹵素原子。在一實施例中，第一介電層23包含氟，例如Mz Gey Ox Fw ，其中x與y的比例為約0.2至約5之間，x與z的比例為約0.2至約5之間，以及w與y的比例為約0.01至約1之間。
第二介電層24包含一適當的介電層以及一高k介電材料。在不同實施例中，第二介電層24的介電常數是高於第一介電層23的介電常數。在不同實施例中，使用於第二介電層24的高k介電材料具有約為或大於5的介電常數。適當的介電材料包含了金屬氧化物(MOx )，例如二氧化鉿(HfO2 )、三氧化二鋁(Al2 O3 )、二氧化鋯(ZrO2 )、五氧化二鉭(Ta2 O5 )、三氧化二鑭(La2 O3 )、氧化釓(GdOx )、氧化鋁釓(GdAlOx )，金屬矽酸鹽類(MSiy Ox )，例如鉿矽酸鹽(HfSiOx )、鋯矽酸鹽(ZrSiOx )、鋁矽酸鹽(SiAlOx )，金屬鍺酸鹽類(MGey Ox )，例如鉿鍺酸鹽(HfGeOx )、鋯鍺酸鹽(ZrGeOx )、鑭鍺酸鹽(LaGeOx )、釓鍺酸鹽(GdGeOx )以及/或鋁鍺酸鹽(GeAlOx )。不同實施例當然也可包含具有複數種金屬的高k介電材料，例如一第一金屬M1 與一第二金屬M2 。在一實施例中，可使用一金屬氧化物來作為第二介電層24，其包含一第一 金屬M1 與一第二金屬M2 以及包含氧化鉿鋁(HfAlOx )、氧化鉿鋯(HfZrOx )、氧化鋯鋁(ZrAlOx )、氧化鑭鋁(LaAlOx )、氧化鉭(TaAlOx )以及/或氧化釓鋁(GdAlOx )。在一些實施例中，當沒有特別圖示時，也可以使用上述的氮化物以及混合物。或者，第二介電層24可包含其他高k絕緣材料或其他介電材料。第二介電層24可包含由一種材料所組成的單一層或選擇性的複數層。
第一閘電極層25是設置於第二介電層24上。第一閘電極層24包含一導電性材料，例如一金屬閘電極材料。在不同實施例中，第一閘電極層25包含一金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鉿(HfN)以及/或氮化鈦鋁(TiAlN)。在其他實施例中，第一閘電極層25包含碳化鈦(TiC)、氮化鉿(HfN)、碳化鉭(TaC)、鎢(W)、鋁(Al)、銣(Ru)、銣鉭(RuTa)、氮化鉭矽(TaSiN)、鎳矽化物(NiSix )、銥(Ir)、釔(Y)、鐿矽化物(YbSix )、鉺矽化物(ErSix )、鉑(Pt)、鈦(Ti)、鉑鈦(PtTi)、鈀(Pd)、錸(Re)、銠(Rh)、硼化物、或鈦(Ti)、鉿(Hf)、鋯(Zr)、鉬(Mo)、氮化鋯矽(ZrSiN)、氮化鋯(ZrN)、氮化鉿矽(HfSiN)、氮化鎢(WN)、鎳(Ni)、鐠(Pr)、氮化釩(VN)、鈦鎢(TiW)的銻化物、以及/或其結合物。在一實施例中，第一閘電極層25包含一摻雜多晶矽層或一矽化物層(例如矽化鈦、矽化鎳、矽化鉭、矽化鈷、矽化鉑)。第一閘電極層25的厚度可根據功函數而調整。
第二閘電極層26是設置於第一閘電極層25上。在一實施例中，第二閘電極層26包含一摻雜多晶矽層。在不同 實施例中，第二閘電極層26包含一適當的導電材料。在一實施例中，第一閘電極層25與第二閘電極層26包含相同材料。
金屬絕緣體半導體場效電晶體5更包含一通道31，設置於鄰接的源極/汲極52之間。在不同實施例中，通道31包含鍺。在一實施例中，源極/汲極52包含鍺。當以一相同的材料形成源極/汲極52與通道31時，有利於降低製程成本，含鍺的電晶體會承受過度的漏電流(excessive leakage current)(低能量能帶間隙)以及高接面電容(junction capacitance)(鍺的高介電常數)。因此，在一些實施例中，源極/汲極52可包含其他材料以降低，例如，由於鍺較小的能帶間隙，產生的次臨界洩漏(sub-threshold leakage)(源極對汲極穿隧(source to drain tunneling))電流。在一實施例中，源極/汲極52包含矽。含矽的源極/汲極52將會導入一張力應變(tensile strain)至電晶體的通道31內，其可能藉由通道31改善n型場效電晶體(FET)(例如具有鍺(100)表面的半導體基板)。在一些實施例中，可導入一額外的材料層至通道31與源極/汲極52的接面，以降低短通道效應(short channel effort)。
在一實施例中，金屬絕緣體半導體場效電晶體5包含汲極延伸間隙壁(drain extension spacer)41與源極/汲極間隙壁(source/drain spacer)42。在不同實施例中，間隙壁可以任何適合的形態形成，以將金屬絕緣體半導體場效電晶體5不同的區域與閘電極層的任一層分離。
在一實施例中，金屬絕緣體半導體場效電晶體5包含p通道電晶體或者n通道電晶體裝置，然而相對於矽裝置，p型電晶體(pMOS)具有可改善性能的實質電位(potential)。不像III-V族的半導體基板，單鍺基板可使用於n型或p型電晶體，雖然對於較簡單的積體(integration)會依序犧牲掉n型電晶體的某些性能。然而，本發明之實施例亦包含僅在p型電晶體使用一鍺基板以及一以金屬穩定的氧化鍺(metal stabilized germanium oxide)。在不同實施例中，在說明平面電晶體時，金屬絕緣體半導體場效電晶體5包含三閘極(triple gate)或雙閘極(double gate)裝置。
第2圖，其包含第2a至2d圖，繪示一金屬絕緣體裝置在不同階段的組裝。
請先參照第2a圖，提供一半導體基板10。在一實施例中，半導體基板10是一鍺晶圓。在不同實施例中，半導體基板10是一塊狀單晶矽基板(bulk mono-crystalline germanium substrate)(或是長在基板上面不然就是裡面的一層)、一半導體本體上覆鍺層、一鍺(100)半導體晶圓上的鍺(110)層或是一層絕緣體上覆鍺(GeOI)晶圓。半導體基板10摻雜有一適當的p型或n型摻雜物，以形成一具有適當導電性的表面層，例如藉由植入或退火步驟。
一絕緣層21是沉積在半導體基板10所暴露的部分上。在一實施例中，絕緣層21包含一氧化鍺(例如氧化鍺以及/或二氧化鍺)、氮化物(例如氮化鍺)或者氧化物與氮化物的組成物(例如氮氧化鍺或一氧化物-氮化物-氧化物的次 序)。藉由氧化半導體基板10來沉積絕緣層21。在一實施例中，將半導體基板10放置在一氧電漿環境下，其包含氧氣/氮氣、氧氣、臭氧以及/或原子態的氧氣，以形成一氧化層。在一實施例中，氧氣的提供係將一分子狀態的氧氣，以流率約250sccm至約1000sccm以及約10托(torr)至約100托的氧氣分壓注入至電漿室內。在一實施例中，含氧的氧化製程於氧分壓介於約10托至約720托下進行，氧化溫度介於約250℃至約500℃。在另一實施例中，含臭氧的氧化製程於臭氧分壓介於約0.005托至約0.5托下進行，氧化溫度介於約200℃至約500℃。使用臭氧的氧化速度快於使用氧氣的氧化速度，因此使用臭氧的分壓小於使用氧氣的分壓。
或者，在其他實施例中，絕緣層21是以高溫熱氧化製程所形成。在其他實施例中，可使用任何適當的沉積技術，包含原子層沉積、電漿氣相沉積或化學氣相沉積。在不同實施例中，絕緣層21厚度包含自單一層(single mono-layer)(約2埃)至約30埃，在一實施例中其厚度低於16埃。
或者，在一些實施例中，使一鹵素原子，例如氟，吸附至絕緣層21中。在一實施例中，絕緣層21的形成包含形成添加氟的鍺氧化物(GeOx Fw )。在一實施例中，在基板10的氧化過程中，將稀釋的三氟化氮(NF3 )導入氧化室中。控制絕緣層21所吸附的氟總量，例如控制三氟化氮(NF3 )氣體的流率比例(三氟化氮(NF3 )的流率/氧源的流率)。在不同實施例中，三氟化氮(NF3 )的流率比例約為1x10-3 至約 1x10-1 。或者，在一些實施例中，三氟化氮(NF3 )源可在成長出少數的單層絕緣層21後關閉，如此使得鹵素原子吸附於絕緣層21與基板10間的接面。鹵素原子幫助修復基板10的懸吊鍵，且因此移除絕緣層21與基板10界面的阻陷狀態(trap state)。
如第2b圖所示，在第一絕緣層21上沉積一暫時材料層22。在不同實施例中，暫時材料層22包含一穩定金屬。穩定金屬(M)包含鋁、鉿、鈦、鉭、鑭、鋯以及/或鎢及其相似金屬。在一實施例中，穩定金屬包含鋁。在一替代實施例中，暫時材料層22包含一含有穩定金屬的導電層。
暫時材料層22的沉積可藉由，例如化學氣相沉積(CVD)、原子層沉積(ALD)、金屬有機化學氣相沉積(MOCVD)、物理氣相沉積(PVD)或噴射氣相沉積(JVD)來完成。暫時材料層22的厚度包含自一單一層厚度(約2埃)至約30埃，以及在一實施例中，在一實施例中其厚度低於16埃。在一實施例中，暫時材料層22的厚度是與絕緣層21大約相同。
在一些實施例中，可使用鹵素原子的植入來使鹵素原子吸附至絕緣層21與基板10的界面之間。在不同實施例中，可將氟植入至基板10、絕緣層21以及/或暫時材料層22中。
參照第2c圖，加熱半導體基板10以形成一第一介電層23。在一實施例中，在一爐中加熱半導體基板10約250℃至約500℃。在退火過程中，半導體(鍺)基板10的原子 由絕緣層21向外擴散到暫時材料層22，同時穩定金屬原子由暫時材料層22向內擴散至絕緣層21。因此形成第一介電層23，其包含絕緣層21與暫時材料層22的原子而形成一介電材料。第一介電層23的組成份包含Mz Gey Ox ，其中x與y的比例介於約0.2至約5，且其中x與z的比例介於約0.2至約5。第一介電層23的介電常數大於5。在一實施例中，第一介電層23的介電常數是大於絕緣層21的介電常數。假如鹵素原子，例如氟，被吸附到基板10以及/或暫時材料層22、第一介電層23之中，可藉由加熱以包含氟。舉例來說，假如絕緣層21包含添加氟的氧化鍺(GeOx Fw )，隨後所形成的第一介電層23包含添加氟的金屬鍺酸鹽(Mz Gey Ox Fw )。
或者，在一實施例中，之後可使用原子層沉積製程形成一層薄膜，其包含有複數層絕緣層21以及暫時材料層22。在一開始沉積絕緣層21之後，將氣體化學性質改變成沉積一層暫時材料層22，如此可形成該層薄膜的第一次堆疊。在沉積暫時材料層22後，在第一次堆疊上形成第二次堆疊，第二次堆疊包含另一絕緣層21以及另一暫時材料層22。之後進行堆疊直到沉積至所需的厚度。在形成每一次的堆疊後，可進行一選擇性的退火以形成一層第一介電層23。或者，可進行一最終退火以形成第一介電層23。
參照第2d圖，在第一介電層23上形成第二介電層24。第二介電層24包含一高k介電材料，其具有大於約0.5的介電常數。具有介電常數大於約10的適當介電材料包含有例如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鉭(Ta2 O5 )、氧化鑭 (La2 O3 )、氧化鈦(TiO2 )、氧化鏑(Dy2 O3 )、氧化釔(Y2 O3 )、其氮化物及其結合物。或者，具有介電常數大於約5的適當介電材料包含有氧化鉿矽(HfSiOx )、氧化鋁(Al2 O3 )、氧化鋯矽(ZrSiOx )、其氮化物、氧化鉿鋁(HfAlOx )、氮氧化鉿鋁(HfAlOx N1-x-y )、氧化鋯鋁(ZrAlOx )、氮氧化鋯鋁(ZrAlOx Ny )、氧化矽鋁(SiAlOx )、氮氧化矽鋁(SiAlOx N1-x-y )、氧化鉿矽鋁(HfSiAlOx )、氮氧化鉿矽鋁(HfSiAlOx Ny )、氧化鋯矽鋁(ZrSiAlOx )、氮氧化鋯矽鋁(ZrSiAlOx Ny )及其結合物。
第二介電層24的沉積可使用任何適當的沉積技術，包含原子層沉積、金屬有機化學氣相沉積以及其他氣相沉積技術。在一實施例中，第二介電層24的較佳厚度介於約5埃至約100埃，當然在其他實施例中，第二介電層24也可包含其他尺寸。在一些實施例中，也可略過第二介電層24而進行之後的製程。
在第二介電層24上沉積一第一閘電極層25，其包含一導電材料(第2d圖)。在不同實施例中，第一閘電極層25包含有一金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鉿(HfN)以及/或氮化鈦鋁(TiAlN)。在一實施例中，第一閘電極層25包含一鍺化物(germanide)層(例如鍺化鈦、鍺化鎳、鍺化鉭、鍺化鈷或鍺化鉑)。在其他實施例中，也可沉積其他適當的金屬。使用化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術，以沉積具有厚度介於約5埃至200埃的第一閘電極層25。
在第一閘電極層25上沉積一第二閘電極層26。在一實施例中，第二閘電極層26包含一摻雜多晶矽層。在不同實施例中，第二閘電極層26包含一適當的導電材料。在一實施例中，第一閘電極層25與第二閘電極層26包含一相同材料。使用化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術，以沉積具有厚度介於約200埃至1000埃的第二閘電極層26。
之後的製程繼續形成接觸(contacts)以及其他任何的裝置區域，以形成一金屬絕緣半導體(MIS)電容。如此形成的金屬絕緣半導體電容包含一第一電極，第一電極包含第一閘電極層25並與第二電極分離，第二電極包含半導體基板10。金屬絕緣半導體電容的絕緣體包含第一介電層23以及第二介電層24。
第3圖包含第3a圖及第3b圖，繪示依據本發明之實施例來組裝電容。其中，第3a圖係一X射線光電子光譜圖，而第3b圖繪示一電容-電壓(CV)曲線。
第3a圖繪示根據第2圖閘電極層在不同組裝階段之鍺的X射線光電子光譜圖。X射線光電子光譜是一種表面化學分析技術，用來分析在組裝後閘電極層的表面化學。X射線光電子光譜圖繪示所偵測到的電子強度(Y軸)對應於所偵測到的電子結合能量(X軸)。例如，對每個元素來說，特徵峰值對應於原子內電子的電子組態，例如1s、2s、2p、3s等等。因此，峰值分佈的改變表示鍵結的改變。
第3a圖繪示一第一曲線101及一第二曲線102。第一曲線101是在形成氧化鍺層後的X射線光電子光譜(例如第2a圖的絕緣層21)。第一曲線101包含鍺的一第一峰值(大約29電子能量(eV))以及來自二氧化鍺(GeO2 )的四價鍺(Ge4+ )的第二個較小的峰值(大約32.4eV)。
第二曲線102是在形成第一介電材料23(如第2c圖所示)後的X射線光電子光譜圖。由於第一介電層23的形成，峰值已變成約31.7eV(如能量差△E)。二氧化鍺(GeO2 )結合能量(在約32.4eV)在密度上實質的減少代表了二氧化鍺(GeO2 )鍵結數目的減少。
第3b圖繪示為鍺金屬氧化半導體電容(例如以第2圖的方法所組裝或第1圖所示的結構)的電容-電壓曲線。這裡電容是用以測量閘電極的電位。與氧化鍺以及純高k介電電容不同，鍺金屬氧化半導體電容的電容-電壓曲線在高頻率(1MHz)與低頻率(100Hz)的曲線都表現出優異的性能，且沒有表現出任何阻塞(pinning)。
第4圖包含第4a至4g圖，其繪示一金屬絕緣體半導體場效電晶體裝置組裝的不同階段。
參照第4a圖，在半導體基板10上形成隔離槽12。可使用習知技術來形成隔離槽12。例如，可在半導體基板10上形成一硬遮罩層(未繪示)(如氮化矽)，再圖案化以暴露出隔離區域。接著，可在半導體基板10暴露出的部分蝕刻出一適當深度，通常介於約200奈米(nm)至約400奈米。隔離槽12定義出主動區11，可提供積體電路元件形成於上。
請參照第4b圖，在隔離槽12內填入一隔離材料以形成淺溝槽隔離13。舉例來說，可熱氧化所暴露出的矽表面以形成一薄氧化層。此外，隔離槽12可襯有一第一材料，例如一氮化物層(例如四氮化三矽(Si3 N4 ))。此外，隔離槽12可填入一第二材料，例如一氧化物。舉例來說，可進行一高密度電漿(HDP)，而所形成的材料稱為高密度電漿氧化物。在其他實施例中，也可使用其他溝槽填充製程，例如，通常當溝槽已經有襯時，可避免以其他填充材料進行此一步驟。
如第4c圖(且如第2a與2b圖所述)所形成的一閘極絕緣堆疊包含一絕緣層21以及一暫時料層22。在不同實施例中，絕緣層21包含氧化鍺(例如二氧化鍺(GeO2 ))，且暫時材料層22包含一穩定金屬。如前所述，穩定金屬有助於穩定絕緣層21中的氧化物。
參照第4d圖，一閘介電質包含形成一第一閘極介電層23以及一第二閘極介電層24。使閘絕緣體堆疊退火以形成一第一閘極介電層23(同第2c圖所述)。因此第一介電層23的形成包含了絕緣層21與暫時材料層22的原子，以形成一介電材料(亦如第2c圖所述)。在一實施例中，第一介電層23的組成份包含了Mz Gey Ox ，其中M是穩定金屬，用以穩定氧化鍺的網絡。
在第一閘極介電層23上沉積第二閘極介電層24。第二閘極介電層24包含一適當的高k介電材料，且沉積方法可藉由例如化學氣相沉積、原子層沉積、金屬有機化學氣 相沉積、物理氣相沉積或噴射氣相沉積來完成。在一實施例中，第二閘極介電層24厚度包含自約5埃至約60埃。
在此示範實施例中，可使用相同的介電層以形成p通道或n通道電晶體的閘介電質。然而，這特徵並非必須。在替代實施例中，每一p通道電晶體與n通道電晶體都可具有不同的閘介電質。例如，在一實施例中，第二閘極介電層24可選擇不同的p通道電晶體與n通道電晶體。這最佳化了兩裝置的獨立性。
如第4e圖所示，在閘介電質上形成閘電極27並圖案化。閘電極包含如前述實施例所述的第一閘極電極層25以及第二閘極電極層26。第一閘極電極層25實質定義出閘電極的功函數。第二閘極電極層26可包含複數種堆疊閘極材料，例如金屬底層具有多晶矽覆蓋層設置在此金屬底層上。
p通道與n通道的電晶體包含第一閘極電極層25，其係由相同層所形成。在其他實施例中，不同型態的電晶體可包含不同材料以及/或不同厚度的第一閘極電極層25。
圖案化第一閘極電極層25與第二閘極電極層26(與選擇性的第一閘極介電層23以及第二閘極介電層24)，並且使用已知的微影製程進行蝕刻以創造出適當圖案的閘電極27。
如第4f圖所示，形成一薄層的汲極延伸間隙壁41以及源極/汲極延伸區51。汲極延伸間隙壁41是由一絕緣材料所形成，例如氧化物及/或氮化物，並且形成在閘電極27 的側壁上。通常汲極延伸間隙壁41是藉由沉積一共形層(conformal layer)，接著進行一非等向性蝕刻所形成的。對於複數層可依照需求重複前述製程。
使用閘電極27作為遮罩將源極/汲極延伸區51植入。也可依照需求進行其他植入方法(例如口袋佈植(pocket implants)、環狀佈植(halo implants)或雙擴散區(double diffused regions))。此延伸佈植也定義出電晶體的通道31。
假如要形成p型電晶體，使用一p型離子佈植沿著n型環狀佈植以形成源極/汲極延伸區51。假如要形成n型電晶體，使用一n型離子佈植沿著p型環狀佈植以形成源極/汲極延伸區51。
參照第4g圖，形成源極/汲極間隙壁42以及源極/汲極區52。源極/汲極間隙壁42是形成於汲極延伸間隙壁41的側壁上。源極/汲極區52是藉由離子佈植與退火所形成的。在一些實施例中，在半導體基板10形成一凹槽後，可磊晶成長源極/汲極區52。在這樣實施例中，源極/汲極區52可包含一材料，以應變通道及/或最小化源極到汲極的洩漏路徑。在源極/汲極區52上形成一鍺化物以作為接點。在習知的半導體製程後接續之後的製程。
雖然本發明及其優點已詳細描述如上，然應該了解到的一點是，在不偏離后附申請專利範圍所界定之本發明的精神與範圍下，當可在此進行各種改變、取代以及修正。此外，本申請案之範圍並非限制在說明書所描述之製程、機械、製造、物質成分、手段、方法以及步驟 的特定實施例中。
此外，本申請案之範圍並非限制在說明書所描述之製程、機械、製造、物質成分、手段、方法以及步驟的特定實施例中。任何在此技術領域中具有通常知識者，將可輕易從本發明之揭露中了解到，現存或日後所發展出之可與上述之對應的實施例執行實質相同之功能、或達到實質相同之結果的製程、機械、製造、物質成分、手段、方法或步驟，可依據本發明來加以應用。因此，所附之申請專利範圍係用以將這類製程、機械、製造、物質成分、手段、方法或步驟涵括在其範圍內。
5‧‧‧金屬絕緣體半導體場效電晶體
10‧‧‧基板
11‧‧‧主動區
12‧‧‧隔離槽
13‧‧‧淺溝槽隔離
21‧‧‧絕緣層
22‧‧‧暫時材料層
23‧‧‧第一介電層/第一閘極介電層
24‧‧‧第二介電層/第二閘極介電層
25‧‧‧第一閘電極層/第一閘極電極層
26‧‧‧第二閘電極層/第二閘極電極層
27‧‧‧閘電極
31‧‧‧通道
41‧‧‧汲極延伸間隙壁
42‧‧‧源極/汲極間隙壁
52‧‧‧源極/汲極
101‧‧‧第一曲線
102‧‧‧第二曲線
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖係繪示鍺場效電晶體(FET)的結構實施例。
第2圖包含第2a至2d圖，係繪示依照本發明實施例的一種鍺電晶體在不同組裝階段。
第3圖包含第3a與3b圖，係繪示依照本發明實施例組裝的鍺電晶體的化學組成份與裝置性能，其中第3a圖繪示在電晶體的組裝過程中閘電極層鍺的X射線光電子光譜圖，第3b圖繪示鍺電晶體的電容-電壓曲線。
第4圖包含第4a至4g圖，係繪示依照本發明實施例之不同組裝階段的鍺場效電晶體。
除非特別指定，在不同圖式中對應的相同元件將使用 對應的參考標號或符號。所繪圖式係用以清楚說明相關實施例且並非用以限制本發明之範圍。
5‧‧‧金屬絕緣體半導體場效電晶體
10‧‧‧半導體基板
23‧‧‧第一介電層
24‧‧‧第二介電層
25‧‧‧第一電極層
26‧‧‧第二電極層
31‧‧‧通道
41‧‧‧汲極延伸間隙壁
42‧‧‧源極/汲極間隙壁
52‧‧‧源極/汲極

Claims (23)

  1. 一種半導體裝置的製造方法，該方法包括：在一基板上形成一半導體氧化層；在該半導體氧化層上形成一金屬氧化層，其中該半導體氧化層係選自由氧化鍺、III-V族氧化物以及II-VI族氧化物所組成之群組之一者；轉化該半導體氧化層與該金屬氧化層成一第一介電層；以及在該第一介電層上沉積一第一電極層。
  2. 如請求項1所述之方法，其中該半導體氧化層包含氟，以及其中該第一介電層包含氟。
  3. 如請求項1所述之方法，其中形成一半導體氧化層包含將該基板暴露至一氧電漿。
  4. 如請求項1所述之方法，其中形成一半導體氧化層包含將該基板暴露至一氧源以及一氟源。
  5. 如請求項4所述之方法，其中該氟源包含三氟化氮(NF3 )。
  6. 如請求項1所述之方法，其中該半導體氧化層之厚度實質為2埃(Å)至實質20埃，其中該金屬氧化層之厚度 實質為2埃至實質20埃，以及其中該基板包含一鍺晶圓、一絕緣體上覆鍺之晶圓或一半導體主體上覆鍺層。
  7. 如請求項1所述之方法，其中該金屬氧化層包含一金屬係選自由鋁、鉿、鈦、鉭、鑭、鋯以及鎢所組成之群組。
  8. 如請求項1所述之方法，其中該第一介電層包含一金屬鍺。
  9. 如請求項1所述之方法，其中該第一介電層包含一材料，該材料之一介電常數大於該半導體氧化層的一介電常數。
  10. 如請求項1所述之方法，其中轉化該半導體氧化層與該金屬氧化層包含退火該基板。
  11. 如請求項1所述之方法，其中該第一電極層包含一材料，該材料選自由氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鉿(HfN)以及氮化鈦鋁(TiAlN)所組成之群組。
  12. 如請求項1所述之方法，更包含在沉積該第一電極層前，在該第一介電層上形成一第二介電層，其中該第二介電層包含一材料係選自由二氧化鉿(HfO2 )、二氧化鋯 (ZrO2 )、五氧化二鉭Ta2 O5 、三氧化二鑭(La2 O3 )、二氧化鈦(TiO2 )、三氧化二鏑(Dy2 O3 )、三氧化二釔(Y2 O3 )、氧化鉿矽(HfSiOx )、氧化鉿鍺(HfGeOx )、氧化鋯矽(ZrSiOx )、氧化鋯鍺(ZrGeOx )、氧化鉿鋁(HfAlOx )、氧化鋯鋁(ZrAlOx )、氧化矽鋁(SiAlOx )、氧化鍺鋁(GeAlOx )、氧化鉿矽鋁(HfSiAlOx )、氧化哈鍺鋁(HfGeAlOx )、氧化鋯矽鋁(ZrSiAlOx )、氧化鋯鍺鋁(ZrGeAlOx )、其氮化物及其組合物所組成之群組。
  13. 如請求項1所述之方法，更包含在該第一電極層上沉積一第二電極層，其中該第二電極層包含多晶矽。
  14. 如請求項1所述之方法，其中該半導體裝置包含一金屬絕緣物場效電晶體(metal insulator field effect transistor)。
  15. 一種半導體裝置的製造方法，該方法包括：在一基板上形成一閘極介電前驅層藉由(i)形成至少一半導體氧化層，以及(ii)形成至少一金屬氧化層，並重複步驟(i)及(ii)直到達到一所需厚度，其中該半導體氧化層係選自由氧化鍺、III-V族氧化物以及II-VI族氧化物所組成之群組之一者；將該閘極介電前驅層轉化成一第一閘極介電層；以及在該第一閘極介電層上沉積一第一閘極電極層，其中 該第一閘極介電層以及該第一閘極電極層包含半導體場效電晶體的一部分。
  16. 如請求項15所述之方法，其中該基板包含一半導體晶圓、一絕緣體上覆半導體之晶圓或一半導體主體上覆鍺層，其中該半導體係選自鍺、III-V族以及II-VI族所組成之群組之一者，其中該金屬氧化層包含一金屬係選自由鋁、鉿、鈦、鉭、鑭、鋯以及鎢所組成之群，以及其中該第一閘極介電層包含一金屬鍺。
  17. 如請求項15所述之方法，其中該第一閘極電極層包含一材料係選自由氮化鈦(TiN)、氮化鉭(TaN)、氮化鉬(MoN)、氮化鉿(HfN)以及氮化鈦鋁(TiAlN)所組成之群組。
  18. 如請求項15所述之方法，更包含在沉積該第一閘極電極層之前，在該第一閘極介電層上沉積一第二閘極介電層，該第二閘極介電層具有大於該第一閘極介電層的一介電常數。
  19. 一種半導體裝置，其包含：一第一電極，設置於一半導體基板內，該第一電極包含一第一鍺摻雜區；一第一介電層，設置於該第一電極上，該第一介電層包含一半導體氧化物以及一穩定金屬，其中該半導體氧化 物係選自由氧化鍺、III-V族氧化物以及II-VI族氧化物所組成之群組之一者；以及一第二電極，設置於該第一介電層上，其中該第一電極以及該第二電極形成一電容。
  20. 如請求項19所述之裝置，更包含一第二介電層，設置於該第一介電層與該第二電極之間，該第二介電層具有大於該第一介電層的一介電常數。
  21. 如請求項19所述之裝置，其中該半導體基板係由鍺、III-V族化合物以及II-VI族化合物所組成之群組之一材料所組成。
  22. 如請求項19所述之裝置，其中該半導體基板包含一鍺基板、一絕緣體上覆鍺基板或一半導體主體上覆鍺層，以及其中該穩定金屬係選自由鋁、鉿、鈦、鉭、鑭、鋯以及鎢所組成之群組。
  23. 如請求項19所述之裝置，其中該第一介電層更包含氟。
TW099105465A 2009-03-18 2010-02-25 半導體裝置及其方法 TWI453820B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16125309P 2009-03-18 2009-03-18
US12/630,652 US8124513B2 (en) 2009-03-18 2009-12-03 Germanium field effect transistors and fabrication thereof

Publications (2)

Publication Number Publication Date
TW201036063A TW201036063A (en) 2010-10-01
TWI453820B true TWI453820B (zh) 2014-09-21

Family

ID=42736783

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099105465A TWI453820B (zh) 2009-03-18 2010-02-25 半導體裝置及其方法

Country Status (5)

Country Link
US (2) US8124513B2 (zh)
JP (1) JP5535706B2 (zh)
KR (1) KR101166437B1 (zh)
CN (1) CN101840863B (zh)
TW (1) TWI453820B (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5403683B2 (ja) * 2010-01-22 2014-01-29 株式会社明電舎 酸化膜形成方法
CN102005390B (zh) * 2010-10-19 2012-10-17 复旦大学 一种锗的表面钝化方法
JP5232261B2 (ja) * 2011-03-25 2013-07-10 株式会社東芝 電界効果トランジスタ及びその製造方法
JP2012231123A (ja) 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
TWI470808B (zh) * 2011-12-28 2015-01-21 Au Optronics Corp 半導體元件及其製作方法
JP2013197121A (ja) * 2012-03-15 2013-09-30 Toshiba Corp 半導体装置及びその製造方法
US8580686B1 (en) * 2012-04-23 2013-11-12 Globalfoundries Inc. Silicidation and/or germanidation on SiGe or Ge by cosputtering Ni and Ge and using an intralayer for thermal stability
US9059321B2 (en) 2012-05-14 2015-06-16 International Business Machines Corporation Buried channel field-effect transistors
EP2889897A4 (en) * 2012-08-24 2016-04-13 Japan Science & Tech Agency SEMICONDUCTOR STRUCTURE WITH GERMANIUM OXIDE-CONTAINING FILM ON A GERMANIUM LAYER AND METHOD OF MANUFACTURING THEREOF
US20140179095A1 (en) * 2012-12-21 2014-06-26 Intermolecular, Inc. Methods and Systems for Controlling Gate Dielectric Interfaces of MOSFETs
US9406517B2 (en) * 2013-03-12 2016-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. SiGe surface passivation by germanium cap
CN103367409B (zh) * 2013-07-04 2015-10-28 西安电子科技大学 基于锗衬底的La基高介电常数栅介质材料的制备方法
WO2015029535A1 (ja) * 2013-08-30 2015-03-05 独立行政法人科学技術振興機構 ゲルマニウム層上に酸化ゲルマニウムを含む膜を備える半導体構造およびその製造方法
US9716176B2 (en) 2013-11-26 2017-07-25 Samsung Electronics Co., Ltd. FinFET semiconductor devices including recessed source-drain regions on a bottom semiconductor layer and methods of fabricating the same
CN103943476B (zh) * 2014-03-31 2017-01-18 清华大学 半导体栅堆叠结构及其形成方法
FI127415B (en) 2015-04-16 2018-05-31 Turun Yliopisto Preparation of foreign oxide in a semiconductor
TWI553300B (zh) 2015-12-01 2016-10-11 財團法人工業技術研究院 液面感測裝置
TWI566417B (zh) 2015-12-04 2017-01-11 財團法人工業技術研究院 ｐ型金屬氧化物半導體材料與電晶體
US11152214B2 (en) * 2016-04-20 2021-10-19 International Business Machines Corporation Structures and methods for equivalent oxide thickness scaling on silicon germanium channel or III-V channel of semiconductor device
US10763115B2 (en) * 2017-06-16 2020-09-01 Nxp Usa, Inc. Substrate treatment method for semiconductor device fabrication
US10388755B1 (en) 2018-06-04 2019-08-20 International Business Machines Corporation Stacked nanosheets with self-aligned inner spacers and metallic source/drain
EP3671813A1 (en) 2018-12-21 2020-06-24 IMEC vzw Si-passivated ge gate stack
CN109962112B (zh) * 2019-03-26 2021-04-27 湘潭大学 一种铁电栅场效应晶体管及其制备方法
KR102715042B1 (ko) * 2021-09-14 2024-10-11 삼성전자주식회사 커패시터 및 이를 포함하는 전자 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6461945B1 (en) * 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
TWI248208B (en) * 2004-03-26 2006-01-21 Taiwan Semiconductor Mfg High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US20060281264A1 (en) * 2005-06-09 2006-12-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20070023849A1 (en) * 2005-07-11 2007-02-01 Interuniversitair Microelektronica Centrum (Imec) Method for forming a fully germano-silicided gate MOSFET and devices obtained thereof
US20070057347A1 (en) * 2005-09-09 2007-03-15 Fujitsu Limited Field-effect transistor and method for fabricating the same
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
TW200723521A (en) * 2005-12-06 2007-06-16 Moxtronics Inc Metal oxide semiconductor devices and film structures and methods
US20070138565A1 (en) * 2005-12-15 2007-06-21 Intel Corporation Extreme high mobility CMOS logic
US7259388B2 (en) * 2002-06-07 2007-08-21 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5019882A (en) 1989-05-15 1991-05-28 International Business Machines Corporation Germanium channel silicon MOSFET
US5312766A (en) * 1991-03-06 1994-05-17 National Semiconductor Corporation Method of providing lower contact resistance in MOS transistors
US5326721A (en) 1992-05-01 1994-07-05 Texas Instruments Incorporated Method of fabricating high-dielectric constant oxides on semiconductors using a GE buffer layer
US5521108A (en) * 1993-09-15 1996-05-28 Lsi Logic Corporation Process for making a conductive germanium/silicon member with a roughened surface thereon suitable for use in an integrated circuit structure
JP3736189B2 (ja) * 1999-03-30 2006-01-18 セイコーエプソン株式会社 ＳｉＯ２膜の形成方法、薄膜トランジスタデバイスの製造方法、及び液晶表示装置
JP2000332009A (ja) * 1999-05-25 2000-11-30 Sony Corp 絶縁膜の形成方法及びｐ形半導体素子の製造方法
US6437392B1 (en) * 1999-12-08 2002-08-20 Agere Systems Optoelectronics Guardian Corp. Article comprising a dielectric material of ZR-Ge-Ti-O or Hf-Ge-Ti-O and method of making the same
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
CA2360312A1 (en) * 2000-10-30 2002-04-30 National Research Council Of Canada Novel gate dielectric
KR20030044394A (ko) * 2001-11-29 2003-06-09 주식회사 하이닉스반도체 듀얼 게이트절연막을 구비한 반도체소자의 제조 방법
US7271458B2 (en) * 2002-04-15 2007-09-18 The Board Of Trustees Of The Leland Stanford Junior University High-k dielectric for thermodynamically-stable substrate-type materials
JP4216707B2 (ja) 2003-12-25 2009-01-28 株式会社東芝 半導体装置の製造方法
JP4919586B2 (ja) * 2004-06-14 2012-04-18 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8063452B2 (en) * 2004-08-30 2011-11-22 The University Of Tokyo Semiconductor device and method for manufacturing the same
JP2007005534A (ja) 2005-06-23 2007-01-11 Toshiba Corp 半導体装置
JP4589835B2 (ja) 2005-07-13 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP2007027505A (ja) * 2005-07-19 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
CN100580883C (zh) * 2007-01-10 2010-01-13 台湾积体电路制造股份有限公司 半导体装置及其制造方法
JP2009043760A (ja) * 2007-08-06 2009-02-26 Toshiba Corp 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145167B1 (en) * 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6461945B1 (en) * 2000-06-22 2002-10-08 Advanced Micro Devices, Inc. Solid phase epitaxy process for manufacturing transistors having silicon/germanium channel regions
US7259388B2 (en) * 2002-06-07 2007-08-21 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
TWI248208B (en) * 2004-03-26 2006-01-21 Taiwan Semiconductor Mfg High-K gate dielectric stack with buffer layer to improve threshold voltage characteristics
US7221006B2 (en) * 2005-04-20 2007-05-22 Freescale Semiconductor, Inc. GeSOI transistor with low junction current and low junction capacitance and method for making the same
US20060281264A1 (en) * 2005-06-09 2006-12-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20070023849A1 (en) * 2005-07-11 2007-02-01 Interuniversitair Microelektronica Centrum (Imec) Method for forming a fully germano-silicided gate MOSFET and devices obtained thereof
US20070057347A1 (en) * 2005-09-09 2007-03-15 Fujitsu Limited Field-effect transistor and method for fabricating the same
TW200723521A (en) * 2005-12-06 2007-06-16 Moxtronics Inc Metal oxide semiconductor devices and film structures and methods
US20070138565A1 (en) * 2005-12-15 2007-06-21 Intel Corporation Extreme high mobility CMOS logic

Also Published As

Publication number Publication date
KR20100105462A (ko) 2010-09-29
US20120112282A1 (en) 2012-05-10
CN101840863B (zh) 2012-03-21
JP2010219536A (ja) 2010-09-30
TW201036063A (en) 2010-10-01
CN101840863A (zh) 2010-09-22
US8395215B2 (en) 2013-03-12
JP5535706B2 (ja) 2014-07-02
US8124513B2 (en) 2012-02-28
US20100237444A1 (en) 2010-09-23
KR101166437B1 (ko) 2012-07-19

Similar Documents

Publication Publication Date Title
TWI453820B (zh) 半導體裝置及其方法
US9281373B2 (en) Semiconductor device having tungsten gate electrode and method for fabricating the same
TWI476823B (zh) 半導體裝置與具有金屬閘極之半導體裝置的製造方法
US8404594B2 (en) Reverse ALD
US11018232B2 (en) Semiconductor device and fabrication method thereof
US10847424B2 (en) Method for forming a nanowire device
US9698269B2 (en) Conformal nitridation of one or more fin-type transistor layers
WO2014082336A1 (zh) 半导体器件及其制造方法
JP2005328059A (ja) 高誘電率ゲート酸化物を有する電界効果トランジスタの閾値及びフラットバンド電圧安定化層
EP1863097A1 (en) Method for modulating the effective work function
EP1863072A1 (en) Method for modulating the effective work function
JP2006344836A (ja) 半導体装置及びその製造方法
CN103871895A (zh) 用于制造场效应晶体管器件的方法
US20170309723A1 (en) Structures and methods for equivalent oxide thickness scaling on silicon germanium channel or iii-v channel of semiconductor device
JP2011003717A (ja) 半導体装置及びその製造方法
US8633119B2 (en) Methods for manufacturing high dielectric constant films
US8633114B2 (en) Methods for manufacturing high dielectric constant films
KR100712523B1 (ko) 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법
CN109037046B (zh) 金属栅极、半导体器件及其制造方法
JP2013055274A (ja) 半導体装置及びその製造方法
JP3779556B2 (ja) 電界効果トランジスタ
JP5252627B2 (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees