JP5232261B2 - 電界効果トランジスタ及びその製造方法 - Google Patents

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Description

本発明の実施形態は、電界効果トランジスタ及びその製造方法に関する。
近年、電界効果トランジスタ（ＭＩＳトランジスタ）の性能向上のために、従来用いられているＳｉよりも電子及び正孔の移動度が何れも高いＧｅチャネルを用いる試みが検討されている。この方法では、高移動度によりトランジスタの電流駆動力が向上し、高速動作或いは低消費電力化が期待される。
しかし、Ｇｅチャネル向けのゲート絶縁膜の形成技術は未だ確立していない。特に、Ｇｅとゲート絶縁膜との界面準位密度の低減が大きな課題となっている。現状では、Ｇｅ−ＭＩＳトランジスタのゲート絶縁膜界面材料として、二酸化ゲルマニウム：ＧｅＯ2 が最も高い移動度を実現している。
上記のように、Ｇｅ−ＭＩＳトランジスタのゲート絶縁膜界面材料にＧｅＯ2 を用いることが、Ｇｅの高移動度によるメリットを最大限享受可能である。しかし、ＧｅＯ2 は水溶性であり、製造プロセス中のウェット処理で溶解したり、大気中の水蒸気などで劣化する可能性がある。これは、素子の信頼性の低下を招く大きな要因となり、更にプロセスの歩留まりを低下させる要因となる。
J. Mitard et. al, IEDM, (2008) pp873-875 Y. Nakakita et al., IEDM, (2008) pp877-880
本発明の一実施形態は、ゲート絶縁膜界面材料としてＧｅＯ2 を用いた場合においてもＧｅＯ2 層の劣化を抑制することができ、素子の信頼性向上をはかると共に、プロセスの歩留まり向上をはかり得る電界効果トランジスタ及びその製造方法を提供することを目的とする。
本発明の実施形態による電界効果トランジスタは、Ｇｅを含む基板上の一部に設けられた、少なくともＧｅＯ2 層を含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板に設けられたソース／ドレイン領域と、前記ゲート絶縁膜の両側部に形成された窒素含有領域と、を具備したことを特徴とする。
第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第１の実施形態の電界効果トランジスタの製造工程を示す断面図。 第１の実施形態の電界効果トランジスタの製造工程を示す断面図。 第２の実施形態に係わる電界効果トランジスタの製造工程を示す断面図。 第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図。 第３の実施形態の電界効果トランジスタの製造工程を示す断面図。 変形例に係わる電界効果トランジスタの素子構造を示す断面図。 変形例に係わる電界効果トランジスタの製造工程を示す断面図。
以下、実施の形態について、図面を参照して説明する。
（第１の実施形態）
図１は、第１の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。
図中の１０はＧｅ基板であり、このＧｅ基板１０上の一部に、ゲート絶縁膜２０としてのＧｅＯ2 層２１（厚さ１ｎｍ）及びＬａＡｌＯ3 高誘電体絶縁膜２２（厚さ２．５ｎｍ）が順次形成されている。さらに、高誘電体絶縁膜２２上に、ＴａＮゲート電極３０（厚さ１０ｎｍ）とＳｉＯ2 ハードマスク４１（厚さ３ｎｍ）が順次形成されている。また、ゲート電極３０の両側面には、金属酸化膜３１が形成されている。
ゲート絶縁膜２０，ゲート電極３０，ハードマスク４１，及び金属酸化膜３１等からなるゲート積層構造部の両側面に、窒化シリコン（ＳｉＮ）ゲート側壁絶縁膜４２（底部の幅１０ｎｍ）が形成され、その両脇にソース／ドレイン領域５０が形成されている。ソース／ドレイン領域５０は、ゲート側壁絶縁膜４２の下部に形成された薄いエクステンション拡散層５１（厚さ１０ｎｍ）と、ゲート側壁絶縁膜４２の外側に形成された、より厚い拡散層５２（厚さ２５ｎｍ）、更に拡散層５２の上部に形成されたＮｉＧｅ合金層５３（厚さ１０ｎｍ）で構成されている。
また、ゲート積層構造部及びソース／ドレイン領域５０を形成した基板上には、層間絶縁膜６１が形成されている。この層間絶縁膜６１にソース／ドレインとコンタクトするためのコンタクトホールが形成され、コンタクトホール内に金属配線６２が埋め込み形成されている。
ここで、ＧｅＯ2 層２１の両側面には、窒素含有領域としてのＧｅの酸窒化膜２５が形成されている。具体的には、ＧｅＯ2 層２１の両側面は表面から１ｎｍの深さまで窒素の組成が１％以上となっている。特に、最表面領域は１０％以上の窒素組成となっており、水に不溶性となっている。
このような構成であれば、プロセス中にＧｅＯ2 層２１が溶解してゲートが剥離する不良を防ぐことができ、良好なプロセスの歩留まりを確保することができる。しかも、大気中の水分によるＧｅＯ2 層２１の劣化も抑制でき、ゲートリークの増大やしきい値の変動などの不良を抑制でき、素子の信頼性向上をはかることができる。また、層間絶縁膜６１中に残存する水分や、大気から層間絶縁膜６１中を拡散してくる水分による長期的なＧｅＯ2 層２１の劣化も抑制できるため、長期的な信頼性も向上する。
次に、本実施形態の電界効果トランジスタの製造工程を、図２及び図３を参照して説明する。
まず、公知の方法で、図２（ａ）に示すように、Ｇｅ基板１０の素子分離構造（ＳＴＩ）１１を形成する。次いで、図２（ｂ）に示すように、５５０℃での熱酸化でＧｅ基板１０の表面部にＧｅＯ2 層２１を１ｎｍ形成した後、ＬａＡｌＯ3 高誘電体絶縁膜２２を２．５ｎｍｍ、ＴａＮ電極膜（ゲート電極）３０を１０ｎｍ、ＳｉＯ2 ハードマスク４１を１０ｎｍの厚さに堆積する。
次いで、図２（ｃ）に示すように、リソグラフィーによりレジスト（図示せず）でゲートパターンを形成後、反応性イオンビームエッチング（ＲＩＥ）によりＧｅＯ2 層２１からハードマスク４１まで選択エッチングすることにより、ゲート積層構造部を形成する。なお、上記のプロセスにより、メタルのゲート電極３０の側壁に金属酸化膜３１が形成される。
次いで、図２（ｄ）に示すように、露出したＧｅＯ2 層２１の両側面部を窒素プラズマ中に曝すことにより窒化処理し、窒素含有領域であるＧｅの酸窒化膜２５を形成する。なお、ＬａＡｌＯ3 高誘電体絶縁膜２２の両側面部にも窒素が含まれることになるが、これは必ずしも必須ではなく、ＧｅＯ2 層２１の両側面部のみに窒素含有領域を形成しても良い。また、ＧｅＯ2 層２１の窒化処理は、必ずしも窒素プラズマに限るものではなく、窒素ラジカル、或いはアンモニア（ＮＨ3 ）との熱反応により行っても良い。
窒化処理条件の一例は、Ｎ2 ガス圧力１〜１０Ｐａ（プラズマ処理の場合）、１５０〜３００Ｐａ（ラジカル処理の場合）、マイクロ波出力１００Ｗ〜８００Ｗにて、基板温度が室温から４００℃以下、などである。
次いで、図３（ｅ）に示すように、不純物イオン（ｎＭＩＳＦＥＴ用にはＰ，Ａｓ，Ｓｂ、ｐＭＩＳＦＥＴ用にはＢ，ＢＦ2 ）をエクステンション領域５１に注入し、活性化アニールを行う。続いて、ゲート側壁を含む表面全体に厚さ１０ｎｍのＳｉＮ膜をプラズマＣＶＤなどにより堆積した後に、ＲＩＥで側壁以外の領域を除去することで、ゲート側壁絶縁膜４２を形成する。さらに、ゲート側壁絶縁膜４２の両脇に不純物イオンを注入し、活性化アニールを行うことにより、ソース／ドレイン拡散層５２を形成する。なお、図２（ｄ）の工程における不純物活性化アニールを省略し、図３（ｅ）の工程におけるソース／ドレイン拡散層５２の活性化アニールとまとめても良い。
次いで、図３（ｆ）に示すように、Ｎｉ膜５５を全面に堆積し、熱処理を行うことでソース／ドレイン上にＮｉＧｅ層５３を形成する。次いで、未反応のＮｉを酸で除去すると、図３（ｇ）に示すようにＭＩＳトランジスタの基本形が形成される。最後に、図３（ｈ）に示すように、層間絶縁膜６１を堆積した後にコンタクトホールを形成し、金属配線６２を埋め込むことにより、前記図１に示す構造が完成することになる。
このように本実施形態によれば、ゲート下部のＧｅＯ2 層２１の両側面部が窒素を含有することにより水に不溶性となり、良好なプロセスの歩留まりを確保することができ、コストの低減につながる。また、大気中水分による劣化も抑制でき、Ｇｅ−ＭＩＳトランジスタの信頼性特性が向上する。しかも、製造プロセスとしては、通常のプロセスに前記図２（ｄ）に示す窒化処理を追加するのみで良く、その実現が容易である。
（第２の実施形態）
図４は、第２の実施形態に係わる電界効果トランジスタの製造工程を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ゲート積層構造部形成のためのＲＩＥの際に、ゲート電極３０と共にゲート絶縁膜２０をエッチングするのではなく、ゲート電極３０のエッチングとゲート絶縁膜２０のエッチングを２段階に分けたことにある。
具体的には、前記図２（ｂ）に示す状態の後に、図４（ａ）に示すように、例えば塩酸系のガスを用いたＲＩＥでゲート電極３０を選択エッチングし、高誘電体絶縁膜２２の表面でエッチングを停止する。
次いで、図４（ｂ）に示すように、プラズマ窒化等の窒化処理を行い、ＧｅＯ2 層２１に窒素を導入してＧｅの酸窒化膜２５を形成する。このとき、Ｇｅの酸窒化膜２５は、ゲート電極３０で覆われていない部分のみではなく、ゲート電極３０で覆われている部分にも一部が回り込むことになる。
次いで、図４（ｃ）に示すように、フッ素化合物系のガスを用いたＲＩＥにより、ゲート電極３０をマスクにして高誘電体絶縁膜２２及びＧｅの酸窒化膜２５をエッチングする。このエッチングは必ずしもＲＩＥに限るものではなく、例えば希塩酸などによるウェットエッチングで高誘電体絶縁膜２２及びＧｅの酸窒化膜２５を選択エッチングすることも可能である。
これ以降は、第１の実施形態と同様に、ゲート側壁絶縁膜４２、ソース／ドレイン領域５０、層間絶縁膜６１，及び金属配線６２を形成することにより、第１の実施形態と同様の構成の電界効果トランジスタが完成することになる。
このように本実施形態によれば、ゲート電極３０とゲート絶縁膜２０のエッチングを別々に行うようにしても、第１の実施形態と同様の構成が得られる。従って、第１の実施形態と同様の効果が得られるのは勿論のこと、ゲート部のエッチングにより基板１０のオーバエッチングを低減できる利点もある。
（第３の実施形態）
図５は、第３の実施形態に係わる電界効果トランジスタの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、メタルソース／ドレイン構造へ適用した例である。本実施形態のソース／ドレイン領域５０は、拡散層を有することなく、ＮｉＧｅ層５３のみで形成されている。ここで、ＮｉＧｅ層５３はゲート端直下まで伸びており、キャリアはｐｎ接合を介することなく反転層に注入されるようになっている。そして、ｎ−ＭＩＳトランジスタにおいては、ＮｉＧｅ層５３とＧｅ基板１０との界面近傍にＳの偏析領域５８が形成されている。
ここで、ｎＭＩＳトランジスタの場合、ＮｉＧｅ／Ｇｅ界面近傍にＳ原子を偏析させるのは、電子に対するショットキーバリア低減のために極めて有効である。偏析させる原子として、Ｓの代わりにＳｅを使用することも可能である。一方、ｐＭＩＳトランジスタの場合、金属のフェルミ順位がＧｅの価電子帯の頂部にピニングされるため、Ｓ原子やＳｅ原子の偏析は必要なく、Ｇｅ上に直接ＮｉＧｅを形成するだけでよい。
本実施形態の製造工程は、第１の実施形態の方法から、ソース／ドレイン形成のための不純物イオン注入工程とゲート側壁形成工程を省略し、代わりにＳのイオン注入工程を付加したものとなる。但し、ｎＭＩＳトランジスタではＳのイオン注入が必要であるが、ｐＭＩＳトランジスタではＳのイオン注入は不要である。
具体的には、前記図２（ｃ）に示す状態から、図６（ａ）に示すように、プラズマ窒化処理により窒素含有領域２５を形成した後に、Ｎｉ膜の堆積、熱処理によるジャーマナイド化を行うことにより、ＮｉＧｅ層５３を形成する。次いで、図６（ｂ）に示すように、Ｓをイオン注入し、熱処理することにより、Ｓの偏析領域５８を形成する。これ以降は、第１の実施形態と同様に、層間絶縁膜６１及び金属配線６２を形成することにより、図５の電界効果トランジスタが完成することになる。
このように本実施形態によれば、ソース／ドレイン領域５０をＮｉＧｅ層５３のみで形成しただけで、それ以外の構成は第１の実施形態と実質的に同様であり、ＧｅＯ2 層２１の両側面に形成した窒素含有領域２５により、ＧｅＯ2 層２１を水に対して不溶性とすることができる。従って、第１の実施形態と同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、バルクＧｅ基板を用いた例を示したが、これに限らず、Ｇｅを含む基板であれば用いることが可能である。例えば、図７（ａ）に示すように、絶縁膜７１上にＧｅ薄膜７２が形成されたGe-on-insulator（ＧＯＩ）基板、図７（ｂ）に示すように、Ｓｉ基板７５上にＧｅ層７６が形成されたGe-on-silicon（ＧＯＳ）基板を用いても良い。
また、Ｇｅの代わりに、図７（ｃ）に示すような歪みＧｅ層８２をチャネルとしても良い。この場合、歪みＧｅ層８２は、Ｇｅ組成６０％から９０％のＳｉＧｅ層８１の上に形成され、正孔移動度の増大をもたらす圧縮歪みを有しており、特にｐＭＩＳトランジスタの高性能化に有用な構成である。
また、逆の構成、即ち図７（ｄ）に示すように、Ｇｅ基板８５上に形成された歪みＳｉＧｅ層８６を用いても良い。この場合、歪みＳｉＧｅ層８６は、Ｇｅ組成が７５％から９５％で、電子移動度の増大をもたらす引張り歪みを有しており、特にｎＭＩＳトランジスタの高性能化に有用な構成である。ここで、何れの歪み層８２，８６の厚さも２ｎｍから１０ｎｍの範囲である。これらのＧｅ組成、歪み層の厚さは、歪みの増大による格子欠陥の発生を抑制しつつ、移動度増大に有効な歪み、Ｇｅ組成を実現できる範囲で設定されている。さらに、歪みを印加するために、ソース／ドレイン領域に、Ｇｅと格子定数の異なる材料を形成する構成も可能である。例えば、ＳｉＧｅをソース／ドレインに埋め込むことで、引張り歪みを印加することができる。また、ＧｅＳｎ或いはＳｉＧｅＳｎをソース／ドレインに埋め込むことで、圧縮歪みを印加することができる。
なお、歪みＳｉＧｅチャネルを用いる場合は、図８（ａ）に示すように、予めＧｅ基板１０上に歪みＳｉＧｅ層９１、Ｇｅキャップ層９２を順次エピタキシャル成長し、図８（ｂ）に示すように、Ｇｅキャップ層９２を熱酸化することでＧｅＯ2 層２１を形成すればよい。
また、実施形態では平面チャネル構成を示したが、ＦｉｎＦＥＴや Tri-gate 構造などの、立体チャネル構造への適用も可能である。さらに、上記の歪みＧｅ、歪みＳｉＧｅチャネルと立体チャネル構造の組み合わせに対して適応することも可能である。また、ゲート絶縁膜材料としては、他の高誘電体絶縁膜、例えば、ＨｆＯ2 ，ＨｆＯＮ，ＨｆＳｉＯＮ，ＬａＴｉＯ3 ，ＺｒＯ2 ，ＬａＺｒＯ2 ，Ｙ2Ｏ3 ，Ａｌ2Ｏ3 等、他の材料との組み合わせも当然可能である。また、高誘電体に限らず、ＳｉＯ2 ，ＳｉＮ，ＳｉＯＮなどを用いても良い。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…Ｇｅ基板
１１…素子分離構造（ＳＴＩ）
２０…ゲート絶縁膜
２１…ＧｅＯ2 層
２２…ＬａＡｌＯ3 高誘電体絶縁膜
２５…窒素含有領域（Ｇｅの酸窒化膜）
３０…ゲート電極
３１…金属酸化膜
４１…ハードマスク
４２…ゲート側壁絶縁膜
５０…ソース／ドレイン領域
５１…エクステンション拡散層
５２…ソース／ドレイン拡散層
５３…ＮｉＧｅ合金層
５５…Ｎｉ膜
５８…Ｓ偏析領域
６１…層間絶縁膜
６２…金属配線
７１…絶縁膜
７２…Ｇｅ層
７５…Ｓｉ基板
７６…Ｇｅ層
８１…ＳｉＧｅ層
８２…歪みＧｅ層
８５…Ｇｅ基板
８６…歪みＳｉＧｅ層

Claims (11)

  1. Ｇｅを含む基板上の一部に設けられた、少なくともＧｅＯ2 層を含むゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極下のチャネル領域を挟んで前記基板に設けられたソース／ドレイン領域と、
    前記ゲート絶縁膜の両側部に形成された窒素含有領域と、
    を具備したことを特徴とする電界効果トランジスタ。
  2. 前記ゲート絶縁膜は、前記ＧｅＯ2 層と高誘電体絶縁膜との積層構造であることを特徴とする請求項１記載の電界効果トランジスタ。
  3. 前記窒素含有領域は、Ｇｅの酸窒化膜であることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
  4. 前記Ｇｅを含む基板は、Ｇｅ基板であることを特徴とする請求項１乃至３の何れかに記載の電界効果トランジスタ。
  5. 前記Ｇｅを含む基板は、Ｇｅ基板上に歪みＳｉＧｅ層が形成されたものであることを特徴とする請求項１乃至３の何れかに記載の電界効果トランジスタ。
  6. 前記Ｇｅを含む基板は、Ｓｉ基板上に形成された格子緩和ＳｉＧｅ層上に歪みＧｅ層が形成されたものであることを特徴とする請求項１乃至３の何れかに記載の電界効果トランジスタ。
  7. 前記Ｇｅを含む基板は、絶縁膜上にＧｅ薄膜が形成されたものであることを特徴とする請求項１乃至３の何れかに記載の電界効果トランジスタ。
  8. 前記Ｇｅを含む基板は、Ｓｉ基板上にＧｅ薄膜が形成されたものであることを特徴とする請求項１乃至３の何れかに記載の電界効果トランジスタ。
  9. Ｇｅを含む基板上に、少なくともＧｅＯ2 層を含むゲート絶縁膜とゲート電極を順次積層する工程と、
    前記ゲート電極及び前記ゲート絶縁膜を選択的にエッチングすることにより、ゲート積層構造部を形成する工程と、
    前記ゲート積層構造部の両側面に露出した前記ゲート絶縁膜の表面を窒化処理することにより、窒素含有領域を形成する工程と、
    前記ゲート積層構造部の両側にソース／ドレイン領域を形成する工程と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
  10. Ｇｅを含む基板上に、少なくともＧｅＯ2 層を含むゲート絶縁膜とゲート電極を順次積層する工程と、
    前記ゲート電極を選択的にエッチングすることにより、ゲート積層構造部を形成する工程と、
    前記ゲート積層構造部の形成により露出した前記ゲート絶縁膜を窒化処理する工程と、
    前記ゲート絶縁膜を窒化処理した後に、前記ゲート電極をマスクにして前記ゲート絶縁膜を選択的にエッチングする工程と、
    前記ゲート積層構造部の両側にソース／ドレイン領域を形成する工程と、
    を含むことを特徴とする電界効果トランジスタの製造方法。
  11. 前記ゲート絶縁膜を窒化処理する工程として、前記ゲート絶縁膜をプラズマ中に曝す、又は窒素ラジカル中に曝すことを特徴とする請求項９又は１０に記載の電界効果トランジスタの製造方法。
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