TWI393176B - 製造具非二氧化矽閘介電質之一金屬氧化物矽裝置之方法 - Google Patents

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Description

製造具非二氧化矽閘介電質之一金屬氧化物矽裝置之方法
本發明係關於積體電路裝置製造領域。更明確地說，本發明關於金屬氧化物矽(metal－oxide－silicon,MOS)裝置及其類似物，特別是該等裝置，其採用高介電常數(高k)閘介電質，或更一般而言，非二氧化矽閘介電質，此即，與傳統二氧化矽介電質表現不同之閘介電質材料，即使亦基於二氧化矽(因此包括摻雜的二氧化矽介電質)。
積體電路裝置之對於較大尺寸變化之不間斷驅力已導致一取代傳統上於MOS裝置用作閘介電質的二氧化矽的渴望。半導體工業協會(SIA)之國際半導體技術藍圖(ITRS)2004具體指出，在2010年時運用於CMOS之MOSFET裝置之閘極長度尺寸將自原本的小於65 nm，降至0.8 nm或更小，屆時閘極氧化物等效厚度(EOT)便需小於1.4或1.5 nm。即便並非不可能，然而在使用二氧化矽閘介電質的同時，由於可能需要使用僅具幾個原子厚度之二氧化矽閘介電質層，故而欲達該要求係非常困難。此外，由於量子力學的直接穿隧，故洩漏電流會隨二氧化矽閘介電質厚度減少而增加。
據此，高k介電材料便已持續引起注意，以作為閘介電質材料，特別是在所希望係低閘極洩漏電流之應用的時候。高k介電質材料係所具介電常數k大於氮化矽之介電常數者，即k>7。一些予以考慮之高k介電質材料，包括例如鉭(Ta)、鋯(Zr)以及鉿(Hf)等金屬的氧化物與矽化物。一些涉及使用閘介電質材料之現有建議材料，包括Hf，特別是HfO2 、HfO2 /SiN、HfSiON以及HfAlO。
當希望使用高k介電質材料，而非二氧化矽，以作為閘介電質時，困難度便油然而生。尤其是，二氧化矽係與Si基板以及現有製程皆相容。為了能夠使用高k介電質材料，或甚至其他非二氧化矽介電質材料，以作為閘介電質，便需要克服來自化學鍵結作用的潛在問題，以及由於需要將新材料整合至現有製程中而產生的困難。
例如，在最近幾年當中，MOSFET閘極電極習慣上係由多晶矽(poly-Si)所製成。當高k介電質材料(或其他非二氧化矽介電質)與多晶矽閘極一起用作為閘介電質材料時，許多問題便油然而生。
尤其是，當於非二氧化矽閘介電質上使用多晶矽的時候，MOSFET裝置中之載子遷移率便會降低。而且，此時的臨界電壓Vt亦會異於當二氧化矽介電質與多晶矽閘極電極一起使用時所觀察到者：一般而言，對於在二氧化矽上之多晶矽而言，Vt係-0.3 V，而對於在高k閘介電質上之多晶矽而言，則Vt係於-0.6至-0.9 V之範圍中。此外，當多晶矽係與高k閘介電質一起使用時，則一般所觀察到的臨界電壓Vt，對於PMOS裝置而言係太過於高，(此乃由於閘極功函數之費米能階固定)。
綜觀上述提及之若干問題，已試過的一種方法係將多晶矽閘極電極材料轉化為矽化物(例如，NiSi或CoSi)，因此形成一完全矽化(或"FUSI")閘極電極。其可予以視為一類金屬閘極電極。該方法所具之優點，係可避免在使用多晶矽閘極電極時所發生的聚合空乏效應，因此遂使該閘極的等效氧化物厚度(EOT)得以減少。某些建議則使用以Hf為主之材料(特別是HfSiON、HfO2 以及HfOx Ny )與FUSI閘極電極一起，作為高k閘介電質材料。
然而，當FUSI閘極電極與高k閘介電質材料一起使用時，便產生下列問題：沒有足夠的PMOS/NMOS Vt調變(不對稱的Vt以及高過指標的Vt值)。
綜觀上述之問題，許多研究者推斷在為具有FUSI閘極之CMOS裝置選擇用作閘介電質材料的時候，較佳地係選用SiON，而非高k介電質材料。(綜觀SiON膜具有取決於其中O與N之比例約4至8的介電常數事實，SiON儼然已視為在轉換至高k介電質材料途中，用以取代二氧化矽閘介電質的中間步驟。)然而，一般發現洩漏電流於採用SiON閘介電質上之FUSI閘極電極的裝置中，係非所希望地高。
為克服關於高k閘介電質與多晶矽閘極電極一起使用的問題，已試過的一種替代性方法係對該高k閘介電質與該多晶矽閘極電極間之介面作修改，例如藉由於該閘介電質與該多晶矽閘極電極間加上阻障層(或"覆蓋層")。然而，該方法並未特別地成功－即使是已運用許多不同材料與沉積技術，以於該高k材料上形成該等阻障層，當該閘極堆疊結構係於多晶矽閘極電極之後完成，在發生的Vt偏移中並無降低，或不當的降低情況發生，及/或載子遷移率的降低。於部分情況中，對於製造NMOS裝置而言，覆蓋技術係不適當。此外，若干覆蓋層之插入亦導致EOT的增加。
針對Vt偏移之處理而言，覆蓋不當可見於圖1。圖1係一些採用多晶矽閘極電極之不同PMOSFET結構的閘極長度(表明為Ldrawn)對Vt之標繪圖。該等PMOSFET結構構成用以顯示運用本發明而達成之提升的比較性範例。
第一比較性範例係一PMOSFET結構，其使用一厚度為2.5 nm之二氧化矽閘介電質；針對該等第一比較性範例之結果係運用中空方形予以指明於圖1。第二比較性範例係一PMOSFET結構，其使用頂部加有厚度為1 nm之SiNx 覆蓋層的厚度3 nm之HfO2 閘介電質；針對該等第二比較性範例之結果係運用中空三角形予以指明於圖1。第三比較性範例係一PMOSFET結構，其使用頂部加有厚度為1 nm之HfSiOx 覆蓋層的厚度為2.5 nm之HfO2 閘介電質；針對該等第三比較性範例之結果係運用中空圓形予以指明於圖1。
如同圖1中所見，針對HfO2 或HfSiOx 閘介電質以及多晶矽閘極之Vt偏移，相對於二氧化矽係無法接收地高。進一步地，針對長以及較短的閘極長度，Vt差異係維持一定。
與多晶矽閘極電極一起使用之覆蓋的高k介電質材料可見較差結果，即使是在該高k介電質與二氧化矽一起覆蓋的時候。
針對發生於使用具覆蓋多晶矽閘極電極與高k介電質之閘極堆疊的令人失望結果，本案發明者就該等結果假設其原因，係該等覆蓋層在沉積該多晶矽層前，於該閘介電質層上形成。換句話說，於形成該等覆蓋層之際，該高k介電質材料與該多晶矽之間仍未有一介面存在。
如所附申請專利範圍所定義，本發明提供一種製造包括FUSI閘極之MOS裝置的新方法。
如所附申請專利範圍所定義，本發明進一步提供一包括FUSI閘極之MOS裝置。
於本發明之較佳具體實施例中，於一閘介電質層上形成一多晶矽層，且隨後於該多晶矽以及該閘介電質層之間，明顯地由橫向再氧化程序產生一氧化物層。
在該多晶矽已然於該閘介電質上予以沉積後，薄氧化物層之形成會釋放閘極功函數之費米能階固定，同時對於較小閘極而言能夠獲得較低的臨界電壓(Vt)。因此，可獲得所希望的功函數調變。
由於已發現該橫向再氧化程序會釋放費米能階固定，且會降低Vt偏移，一般相信由該程序所形成之氧化物薄層，係藉該多晶矽之氧化而產生。
儘管該再氧化程序會導致該閘極EOT之增加，然而卻可藉由使用一FUSI閘極(換句話說，即藉由將該多晶矽層轉化為一完全矽化型)而獲得一CETinv(反轉情況的電容等效厚度)降低。因此，一實體上較厚介電質EOT之增加係於運用一類金屬FUSI閘極，由多晶矽空乏的缺乏予以補償，總體來說遂使得於反轉之電晶體操作條件下CETinv僅有少許增加或無增加。
於某些本發明之較佳具體實施例中，該再氧化程序於閘 極電極與閘介電質之間會形成一特殊薄氧化物層，明顯地係一厚度小於10埃之層(<1 nm)。
於某些本發明之較佳具體實施例中，該閘介電質係高k介電質材料，例如含Hf材料。
採用於高k閘介電質上之FUSI閘極電極製造MOS裝置的優點，係在仍使用現有製造裝備的情況下可進一步達到ULSI裝置尺寸。便可避免對於需要插入雙金屬閘極電極裝置，其可能亦需要ULSI裝置製程所採用的機械裝置作顯著改變。
本發明之較佳具體實施例現將參考圖2至4予以說明。於該說明中，將予以認定該較佳具體實施例之方法係加以運用，以製造一MOSFET裝置的閘極堆疊結構。然而，應瞭解並非限制本發明僅使用於MOSFET裝置的製造。
如同圖2A中所示，於基板1(圖2中未顯示，但見於圖3)上形成一層閘介電質10。該基板1一般係為矽，且可具有一二氧化矽或其類似物之覆蓋層5(於圖2亦未顯示)，以例如增強該閘介電質10之流動率或使該閘介電質10能夠沉積。於本發明之較佳具體實施例中，該閘介電質10係由高k介電質材料，特別是含Hf材料，例如HfO2 所形成。任何可用以形成該閘介電質層10之方便程序包括，但非侷限於：原子級化學汽相沉積(ALCVD)、金屬有機化學汽相沉積(MOCVD)等，以及任何適當的後製程序，例如沈積後退火。然而，如果該後製程序處理產生氧氣於該高k介電質材料中擴散以形成層10之能力降低的結果，則為了予以補償必須調整該等再氧化條件。一般而言，取決於介電常數，該閘介電質層10將會具有1 nm至10 nm之厚度。
如果需要，則於接續的程序之前，該閘介電質10上可形成一覆蓋層(未顯示)。當形成該閘介電質10之高k材料作為對氧氣侵入(例如，由於後製沉積處理，如電漿氮化)的阻障層時，將尤為適當。根據本發明，該閘介電質之頂部些許埃的部分需可允許氧氣通過(遂得以氧化該多晶矽閘極之底部些許埃的部分，且形成會釋放該費米能階固定之薄"特定"層，於下文中將進一步予以說明)。因此，在該高k材料中氧氣擴散能力較差以形成該閘介電質10之情況中，沉積由少量HfO2 所形成之覆蓋層，或其他特佳的氧氣導體，係具有優勢的(對較低溫度中或較快地達成再氧化有幫助)。
一多晶矽層20係藉由任何方便程序而形成，例如：於閘介電質10上(或如果可應用則可於其之覆蓋層上)之化學汽相沉積(CVD)、電漿輔助CVD、噴濺等。於該階段中，該多晶矽層20一般將具有10 nm至200 nm之厚度。用以沉積該多晶矽層之技術並非本發明成功的關鍵。然而，從實際觀點出發，運用沉積技術使產生一細粒或圓柱形結晶多晶矽(遂得以於下文所探討之橫向再氧化步驟期間快速地氧化)之層的形成結果係較佳的。
該多晶矽層20係根據該閘極電極之所希望尺寸而予以圖案化，以產生如圖2B中所概略性闡明的結構。一般而言，在圖案化之後，該多晶矽層取決於技術節點，將具有於25至100 nm範圍內之長度。
任何方便程序可加以運用以使該多晶矽層20圖案化，例如於部分情況中可運用標準乾式蝕刻程序。如果該閘介電質層10係由高k材料所形成，則該標準乾式蝕刻程序可依一般習知方式予以修改，遂得以確認該高k介電質從於該閘極電極蝕刻期間遭曝露之區移除，而不會於下方的Si基板產生一凹陷。
於該閘極電極圖案化係已執行之後，接著便執行一經控制的橫向氧化程序以於該多晶矽材料20與該閘介電質層10間之介面產生一二氧化矽(SiO2 )阻障層30，如圖2C中所示。該氧化層30之厚度係由氧化程序期間所應用的程序條件所決定。
一橫向再氧化程序可於該HfO2 閘介電質層10與該多晶矽層20間成功產生一薄二氧化矽層30。此係於圖3中加以闡明，圖3呈現若干運用穿透式電子顯微鏡(TEM)所產生之影像。圖3之影像係由在多晶矽圖案化後，經傳統高溫700-900℃下熱氧化步驟所處理的晶圓所產生。
圖3A呈現執行該橫向再氧化程序前，於該HfO2 閘介電質層10與該多晶矽層20之間的介面。圖3B呈現完成該橫向再氧化程序之後的介面。該阻障氧化層30係於圖3B中予以標示出。
於圖3所闡明之範例中，該阻障層30具有0.8 nm(8埃)的厚度。該厚度係比所希望的厚度大，但卻用以顯示該橫向再氧化程序對在該高k介電質層10與覆蓋多晶矽層20間產生一二氧化矽層係有效。
欲於該多晶矽與該高k層間，藉橫向氧化以成長產生足夠小厚度之二氧化矽層以供實際應用，建議可運用於批式晶圓熔爐中的500－700℃低溫氧化或於單一晶圓工具中的600－800℃快速熱氧化。由於欲估計於裝置晶圓上橫向成長之二氧化矽厚度係甚困難，故而氧化條件係於裸Si監控晶圓上加以驗證，其中該等裸Si監控晶圓係使用與該等裝置晶圓相同條件而進行氧化。該橫向成長二氧化矽之厚度將比成長於裸二氧化矽晶圓上之厚度小許多。
進一步地，該氧化條件將取決於該閘介電質層材料，尤其是該材料之氧氣擴散性質。氧氣於該介電質層中之快速橫向擴散將允許一較短時間及/或較低溫度的氧化順序。HfO2 使氧氣得以快速橫向擴散，而Hf矽化物則使擴散較慢。同樣地，HfSiON亦將使得氧氣擴散極慢，從而需要較強(較高溫度或較長時間)的氧化條件。於裸矽晶圓上產生1－2 nm之目標二氧化矽層的氧化條件，對於藉橫向氧化在該閘介電質層10與該多晶矽20間成長一薄的二氧化矽層而言係最為理想。
根據本發明之較佳具體實施例，該氧化物阻障層30之厚度應與閘極長度有關。橫跨圖案化多晶矽線之橫向氧化寬度，與氧化溫度、分壓、氧化時間以及於該介電質中氧氣之滲透間具有強關聯性，而與該多晶矽晶粒之氧化速度則具有弱關聯性。儘管在數學上關係係複雜，然而已知道的是該氧化厚度會於以擴散限制所定之值而飽和。
更明確地說，已知道的是將該氧化物層30之厚度設定於小於10埃(1 nm)，例如6埃係具優勢的。
原則上，一單層或厚度~0.3 nm之最小二氧化矽層係將足以釋放費米能階固定，且令於非二氧化矽介電質上多晶矽Vt值接近於二氧化矽介電質上多晶矽Vt值。然而，實際上，欲確保由橫向再氧化而得之一0.3 nm二氧化矽層的均勻成長係甚困難。實務上，欲以產生一0.5 nm＋/－0.1 nm二氧化矽層之目的而設定該等氧化條件係十分簡單。一具有該厚度之二氧化矽層提供Vt偏移減少的利益，儘管對於EOT只產生有限的增加。EOT的增加可藉由將該多晶矽層20轉化為一完全矽化型而予以補償，同時使得欲利用因運用該類金屬FUSI閘極而獲得之聚合空乏增益(~0.4 nm)變為可能。藉由對厚度以及程序條件之選擇，便可得到Vt減少，或與二氧化矽以及聚合空乏相匹配之Vt的好處。
根據本發明較佳具體實施例之方法的接續步驟(圖2D至2F中所闡明)與該多晶矽層20轉化為一完全矽化型，遂得以組成一FUSI閘極電極有關。然而，在繼續說明該較佳方法中之該等接續步驟之前，慮及根據圖2C閘極堆疊結構之MOS裝置(即，具有多晶矽閘極電極之裝置)的性質係十分有用。
本案發明者已經知道的是，運用本發明較佳具體實施例之方法所製造的裝置具有隨閘極長度尺寸降低而減少的Vt偏移。該裝置性能之提升係來自於由上所說明橫向再氧化程序所製造的氧化物薄阻障層30。
經提升的Vt偏移可見於圖4。圖4與除了多晶矽閘極電極之外，尚具有由再氧化(如上文所說明)所產生之阻障氧化物層30的裝置有關，。
圖4A中係閘極長度對運用根據上文所說明截至目前為止較佳具體實施例所製造之第一群PMOSFET結構Vt，且亦針對運用一2.5 nm二氧化矽閘介電質以及一多晶矽閘極電極之第一比較性範例的標繪圖。根據本發明之第一群PMOSFET結構係根據上文所探討的第一群比較性範例。
本發明之第一範例係根據上文所說明第二比較性範例的PMOSFET結構；其採用一3 nm厚HfO2 閘介電質(且無SiNx 覆蓋層)，以及介於該多晶矽閘極電極與該閘介電質層間，具有一二氧化矽阻障層，該二氧化矽阻障層於批式熔爐中使得以在700℃中於裸晶圓上產生2 nm厚二氧化矽層的程序條件下，藉由橫向氧化而形成。於該裝置晶圓上該層之精確厚度係見於橫向XTEM。該第一範例之結果係運用空心圓形予以指明於圖4A。
本發明之第二範例係根據上文所說明第三比較性範例的PMOSFET結構；其採用一2.5 nm厚HfO2 閘介電質，其頂部覆蓋著一1nm厚HfSiOx 覆蓋層，以及介於該多晶矽閘極電極與該閘介電質層間，具有一二氧化矽阻障層，該二氧化矽阻障層於批式熔爐中使得以在700℃中產生2 nm厚阻障層30的程序條件下，藉由橫向氧化而形成。該第二範例之結果係運用空心三角形予以指明於圖4A。
對於圖1中所示之第二比較性範例(三角形)結果與圖4A中所示之第一範例(圓形)結果作比較，呈現的是介於該HfO2 閘介電質與該多晶矽閘極電極間之橫向氧化成長層二氧化矽在運用該高k介電質材料的時候，會發生Vt偏移減少的結果。Vt偏移減少的情況，在較短閘極長度中尤為明顯。
對於圖1中所示之第三比較性範例(圓形)結果與圖4A中所示之第二範例(三角形)結果作比較，再一次呈現的是介於該覆蓋有HfSiOx 之HfO2 閘介電質與該多晶矽閘極電極間之橫向氧化成長層二氧化矽在運用該高k介電質材料的時候，會發生Vt偏移減少的結果，尤其是在較短閘極長度情況中。
圖4A顯示藉由橫向氧化所得之Vt減少的概念，對於運用一熔爐批式晶圓氧化步驟情況而言，實際上係可實現。然而，於該等範例中之橫向再氧化成長層30的厚度似乎比所需大。據此，係重覆運用所耗時間較短以及採行溫度較低之快速熱氧化單一晶圓工具進行實驗，以實現一較薄二氧化矽層。於該重覆實驗中，監控晶圓資料所呈現的是EOT增加係<0.8 nm。該實驗呈現的是藉由橫向氧化所得之Vt減少效果，亦可在運用一較薄二氧化矽層而達成，然為1單一層，此係理論上之限制。
圖4B中係閘極長度對運用上文所說明較佳具體實施例中所採用再氧化方法所製造之第二群PMOSFET結構Vt，且亦針對第一比較性範例的標繪圖。該第二群PMOSFET結構皆運用由一2.5 nm厚HfO2 層所形成且頂部為一1 nm厚HfSiO覆蓋層所覆蓋之閘介電質層，以及多晶矽閘極電極。
第三範例係一PMOSFET結構，其於該HfSiO介電質覆蓋層與該多晶矽閘極電極間具有一橫向成長二氧化矽層(成長於800℃以及1 Torr中維持34秒之快速熱氧化條件下－為可在裸Si晶圓上成長厚度1 nm之氧化物層的條件)。該第三範例之結果係運用直立的空心三角形予以指明於圖4B。
第四範例係一PMOSFET結構，其於該HfSiO介電質覆蓋層與該多晶矽閘極電極間具有一橫向成長二氧化矽層(成長於800℃以及1 Torr中維持68秒之快速熱氧化條件下－為可在裸Si晶圓上成長厚度<2 nm之氧化物層的條件)。該第四範例之結果係運用空心圓形予以指明於圖4B(即，三角形在外型上其底邊係為水平者)。
第五範例係一PMOSFET結構，其於該HfSiO介電質覆蓋層與該多晶矽閘極電極間具有藉由在一冷壁快速熱處理室中，使晶圓於N2 O環境，溫度800℃以及壓力12.5 Torr下維持26秒之原處蒸氣產生(ISSG)方法所形成的氧化物層30(目標一般係欲於裸Si晶圓上成長出1 nm的厚度)。該第五範例之結果係運用傾斜的空心三角形予以指明於圖4B(即，三角形其底邊相較於水平係傾斜者)。
本發明之第六範例係一PMOSFET結構，其於該HfSiO介電質覆蓋層與該多晶矽閘極電極間具有藉由在一冷壁快速熱處理室中，使晶圓於N2 O環境，溫度800℃以及壓力12.5 Torr下維持52秒之ISSG方法所形成的氧化物層30。該第六範例之結果係運用空心菱形予以指明於圖4B。
圖4B呈現的是即使以快速氧化條件所發生的氧化順序係較短，對達成橫向氧化並產生Vt偏移減少之結果亦十分有效。
以上結果顯示，該高k介電質與該多晶矽電極間之薄氧化物阻障層的形成對釋放費米能階固定係十分有效，且提供可接受的功函數調變。此外，聚合空乏亦有所提升。然而，即使該氧化物阻障層厚度係已減至最小，然該氧化物阻障層的產生仍導致該閘極之EOT增加約0.4 nm。據此，最好採取一些措施以抵消EOT的增加。
一般習知的是於高k介電質或SiON上運用FUSI閘極，會較運用多晶矽閘極之可比裝置具有明顯較低的CETinv。特別是，與具有多晶矽閘極電極之裝置相比，具有FUSI閘極電極之裝置可見約0.3 nm之CETinv的減少。
根據本發明之較佳具體實施例，於該氧化物阻障層30形成後，該多晶矽層20便轉化為完全矽化型以產生一FUSI閘極電極，從而減少該裝置之EOT。
回到圖2，使該多晶矽層20轉化為一FUSI閘極電極層之程序現將予以說明。於該阻障氧化物層30形成後，一般為鎳(Ni)或鈷(Co)之金屬層40係沉積於該多晶矽層20上，如圖2D所指明。一般而言，該鎳層係以噴濺方式進行沉積。其係沉積於包括該多晶矽與周圍之作用源極/汲極區域的晶圓上。介於該閘極與該源極/汲極區之間一般會存在一間隔物(遂使得矽化作用發生於該閘極與該源極及汲極區域，而非發生於該間隔物，因此避免於該閘極與該源極－汲極區域間產生一導電路徑)。
產生的閘極堆疊結構一般係於溫度介於300－500℃間的情況下予以燒結，藉此該等金屬物種便擴散至該多晶矽中，同時與其完全反應(往下直到具有該阻障氧化物之介面30為止)。此產生一完全矽化層50，如同圖2E中所指明，藉此並產生最終的閘極堆疊結構(可準備進行接觸的連接)。
該層50可具有與該多晶矽處理相容之任何所希望的厚度。該金屬層40(例如，Ni)之厚度係根據該多晶矽層20之厚度予以調整，遂得以使該多晶矽完全矽化。製造FUSI閘極電極所需之技術與條件係為熟悉本技術之人士所習知，因此於此將不會進一步加以詳述。
現已發現根據本發明較佳具體實施例之方法，可以適當的功函數調變製造具有FUSI閘極電極與高k閘介電質之MOS裝置。此使得於65 nm與45 nm技術節點運用具有FUSI電極之裝置變得可行。因此，即使ULSI裝置特徵尺寸降至45/65 nm，仍可能運用傳統製造設備。更明確地說，再氧化或矽化步驟在處理條件上只需要較少的適應(藉此以確保該等處理與該閘介電質材料間的相容性，並藉此以形成一薄橫向氧化成長二氧化矽層)，一般習知的處理與設備便可用以實施本發明之多種步驟。
雖然已參考一項尤佳具體實施例於上文說明本發明，但仍應瞭解，本發明並不受限於所參考之該較佳具體實施例之特定細節。更特定言之，熟悉本技術人士應已明瞭，可在較佳具體實施例中作出修改與開發，而不會背離隨附申請專利範圍所定義之本發明範圍。
例如，於上文所說明之較佳具體實施例中，於高k介電質，特別是含Hf高k介電質與其上所形成之多晶矽層間可成長一薄氧化物層。然而，本發明亦可加以應用以於其他高k介電質材料或其他例如為SiON閘極介電層之非二氧化矽介電質材料，與其上所形成之多晶矽層間可成長一氧化物層。
此外，於上文說明的本發明較佳具體實施例中，該多晶矽層係於執行該橫向再氧化步驟前，已然先予以圖案化以形成該閘極電極之所希望的形狀。然而，仍可使用許多替代性方法。例如，可於該晶圓之介電質層10上沉積一超薄多晶矽層，隨後進行完全氧化，以及隨後以蝕刻方式加以薄化至一允許的厚度。
再者，儘管已依據關於MOSFET裝置之閘極堆疊結構製造的具體實施例而於上文中說明本發明，然而本發明仍可應用於其他裝置的製造，特別是一些臨界電壓控制係重要卻在介電質從二氧化矽變成非二氧化矽介電質(例如，高k介電質)時較難達到的裝置。
1‧‧‧基板
5‧‧‧覆蓋層
10‧‧‧閘介電質
20‧‧‧多晶矽層
30‧‧‧阻障(氧化物)層
40‧‧‧金屬層
50‧‧‧完全矽化層
本發明之上述與其他特徵以及優點，將透過本發明之一較佳具體實施例的以下說明而變得明白，其中本發明之該較佳具體實施例係以範例方式而提供，並由所附圖式加以闡明，其中：圖1係闡明Vt如何隨許多比較性範例之閘極長度尺寸下降而改變的標繪圖，其中該等比較性範例係本發明並無予以運用之PMOSFET結構；圖2概略性闡明一種形成本發明一較佳具體實施例之CMOS裝置的方法主要步驟，於其中圖2A至2E闡明該方法的各個不同步驟；圖3闡明根據本發明一第一較佳具體實施例之CMOS裝置製造技術的MOS裝置閘極堆疊結構中二氧化矽阻障層之形成，於其中：圖3A呈現於初始階段之閘極堆疊結構；以及圖3B呈現於接續階段之閘極堆疊結構；以及圖4係闡明Vt如何隨許多PMOSFET結構之閘極長度尺寸下降而改變的標繪圖，其中該等PMOSFET結構係運用本發明較佳具體實施例之再氧化方法所製造，於其中：圖4A呈現基於第一群比較性範例之第一群PMOSFET結構所獲得的結果；以及圖4B呈現第二群PMOSFET結構所獲得的結果。
10．．．閘介電質
20．．．多晶矽層
30．．．阻障(氧化物)層
40．．．金屬層
50．．．完全矽化層

Claims (20)

  1. 一種製造一MOS裝置之方法，其包含：於一基板上形成一非二氧化矽(non-SiO2 )之閘介電質材料層；以及於該非二氧化矽之閘介電質材料層上形成一多晶矽層；在該多晶矽層已於該非二氧化矽之閘介電質材料層上形成後，於該多晶矽層與該非二氧化矽之閘介電質材料層之間形成一氧化層；以及將該多晶矽層轉化成一完全矽化型。
  2. 如請求項1之方法，其中該氧化層具有小於1 nm之一厚度。
  3. 如請求項1之方法，其中該非二氧化矽之閘介電質材料係一高k介電質材料。
  4. 如請求項3之方法，其中該非二氧化矽之閘介電質材料係一含Hf材料。
  5. 如請求項1之方法，其中該非二氧化矽之閘介電質材料係SiON。
  6. 如請求項1之方法，其進一步包括形成一非二氧化矽之閘介電質以及一FUSI閘極電極，其中該氧化層位於該FUSI閘極電極與該非二氧化矽之閘介電質之間。
  7. 如請求項6之方法，其中該FUSI閘極電極與該非二氧化矽之閘介電質之間之該氧化層的厚度係小於1 nm。
  8. 如請求項6之方法，其中該非二氧化矽之閘介電質包括一高k介電質材料層。
  9. 如請求項6之方法，其中該非二氧化矽之閘介電質包括一 SiON層。
  10. 如請求項2之方法，其中該非二氧化矽之閘介電質材料係一高k介電質材料。
  11. 如請求項2之方法，其中該非二氧化矽之閘介電質材料係為SiON。
  12. 如請求項4之方法，其進一步包括形成一非二氧化矽之閘介電質以及一FUSI閘極電極，其中該氧化層位於該FUSI閘極電極與該非二氧化矽之閘介電質之間。
  13. 如請求項7之方法，其中該非二氧化矽之閘介電質包括一高k介電質材料層。
  14. 如請求項1之方法，其中該形成該氧化層包括橫向氧化。
  15. 如請求項1之方法，其中該形成該氧化層包括氧化該多晶矽。
  16. 如請求項3之方法，其中該形成該氧化層包括氧化該多晶矽。
  17. 如請求項4之方法，其中該形成該氧化層包括氧化該多晶矽。
  18. 如請求項5之方法，其中該形成該氧化層包括氧化該多晶矽。
  19. 如請求項6之方法，其中該形成該氧化層包括氧化該多晶矽。
  20. 如請求項2之方法，其中該形成該氧化層包括氧化該多晶矽。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
JP4560820B2 (ja) * 2006-06-20 2010-10-13 エルピーダメモリ株式会社 半導体装置の製造方法
JP5258312B2 (ja) * 2008-01-31 2013-08-07 株式会社東芝 半導体装置
US20100052076A1 (en) * 2008-09-04 2010-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating high-k poly gate device
US8304306B2 (en) 2011-03-28 2012-11-06 International Business Machines Corporation Fabrication of devices having different interfacial oxide thickness via lateral oxidation
FR3045938B1 (fr) * 2015-12-22 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit integre cointegrant un transistor fet et un point memoire rram
JP6610785B2 (ja) * 2016-07-04 2019-11-27 三菱電機株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050037558A1 (en) * 2003-08-15 2005-02-17 Yoyi Gong Method for fabricating transistor having fully silicided gate
TW200514152A (en) * 2003-10-01 2005-04-16 Taiwan Semiconductor Mfg Co Ltd High-K gate dielectric stack plasma treatment to adjust threshold voltage characteristics

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5382533A (en) 1993-06-18 1995-01-17 Micron Semiconductor, Inc. Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection
US5712208A (en) * 1994-06-09 1998-01-27 Motorola, Inc. Methods of formation of semiconductor composite gate dielectric having multiple incorporated atomic dopants
JP2000252462A (ja) * 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
US6287897B1 (en) * 2000-02-29 2001-09-11 International Business Machines Corporation Gate dielectric with self forming diffusion barrier
JP2003069011A (ja) * 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP4152265B2 (ja) * 2003-06-20 2008-09-17 ローム株式会社 半導体装置の製造方法
US7355235B2 (en) * 2004-12-22 2008-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for high-k gate dielectrics
US7504700B2 (en) * 2005-04-21 2009-03-17 International Business Machines Corporation Method of forming an ultra-thin [[HfSiO]] metal silicate film for high performance CMOS applications and semiconductor structure formed in said method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050037558A1 (en) * 2003-08-15 2005-02-17 Yoyi Gong Method for fabricating transistor having fully silicided gate
TW200514152A (en) * 2003-10-01 2005-04-16 Taiwan Semiconductor Mfg Co Ltd High-K gate dielectric stack plasma treatment to adjust threshold voltage characteristics

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Hobbs, C. ET AL " 80 nm poly-Si gate CMOS with HfO2 gate dielectric" IEEE Conference Publications,2001,Page(s): 30.1.1 - 30.1.4 Cited by 7 *

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