JP2007243049A - 半導体装置 - Google Patents

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Abstract

【課題】ｈｉｇｈ−Ｋゲート絶縁膜を使った半導体装置において、ゲート絶縁膜への電荷のトラップを抑制する。
【解決手段】ゲート電極を、その下の界面酸化膜に接して形成され、小さな電子親和力と大きなバンドギャップを有する第１の絶縁膜と、ゲート電極に接して形成され、より大きな電子親和力とより小さなバンドギャップを有する第２の絶縁膜の積層により形成する。
【選択図】図１２

Description

本発明は一般に半導体装置に係り、特に高誘電体ゲート絶縁膜を有する半導体装置の関する。
今日の超高速半導体装置では、微細化プロセスの進歩とともに、３０ｎｍ以下のゲート長が可能になりつつある。一般に微細化とともに半導体装置の動作速度は向上するが、このように非常に微細化された半導体装置では、ゲート絶縁膜の膜厚を、微細化によるゲート長の短縮に伴って、スケーリング則に従って減少させる必要がある。
しかしゲート長が３０ｎｍ以下になると、ゲート絶縁膜の厚さも、従来の熱酸化膜を使った場合、１ｎｍ、あるいはそれ以下に設定する必要があるが、このように非常に薄いゲート絶縁膜ではトンネル電流が増大し、その結果ゲートリーク電流が増大する問題を回避することができない。
このような事情で従来、比誘電率が熱酸化膜のものよりもはるかに大きく、このため実際の膜厚が大きくてもＳｉＯ2膜に換算した場合の膜厚が小さいＴａ2Ｏ5やＡｌ2Ｏ3，ＺｒＯ2，ＨｆＯ2、さらにはＺｒＳｉＯ4あるいはＨｆＳｉＯ4のような高誘電体材料（いわゆるｈｉｇｈ−Ｋ材料）をゲート絶縁膜に対して適用することが提案されている。このような高誘電体材料を使うことにより、ゲート長が３０ｎｍ以下と、非常に短い超高速半導体装置においても１〜２ｎｍ程度の物理的膜厚のゲート絶縁膜を使うことができ、トンネル効果によるゲートリーク電流を抑制することができる。特にＨｆＳｉＯＮ膜を使ったゲート絶縁膜が、このような超微細化半導体装置のゲート絶縁膜として有望視されている。
チャネル領域中のキャリアモビリティーを向上させる観点からは、高誘電体ゲート酸化膜とシリコン基板との間に、１ｎｍ以下、好ましくは０．８ｎｍ以下の厚さのきわめて薄いベース酸化膜を介在させるのが好ましい。ベース酸化膜は非常に薄い必要があり、厚さが厚いと高誘電体膜をゲート絶縁膜に使った効果が相殺される。一方、かかる非常に薄いベース酸化膜は、シリコン基板表面を一様に覆う必要があり、また界面準位等の欠陥を形成しないことが要求される。従来、このように非常に薄い界面酸化膜を、紫外光励起酸素ラジカルにより形成する技術が確立している。
特開２００５−４５１６６号公報 特開２００３−２０４０６１号公報 特開２００４−３１７６０号公報 特開２００４−１８６５６７号公報 特開２００４−０００６１４号公報 Jpn. J. Appl. Phys. vol.43, No.12, 2004, pp.8199-8202
図１は、このようなＨｆＳｉＯＮ膜のリーク電流Ｊｇと酸化膜換算膜厚の関係を示す。ただし図１は、本発明者が本発明の基礎となる研究において得たものであり、本発明の一部を構成するものである。
図１中、連続線はシリコン基板上に形成された熱酸化膜のリーク電流特性を示しており、図１中にはさらに、Ｓｉ濃度を０％、１０％、３０％、６０％とした場合の、前記ＨｆＳｉＯＮ膜のリーク電流特性が示されている。ただし図１において酸化膜換算膜厚ＥＯＴおよびリーク電流Ｊｇは、シリコン基板上に、熱酸化膜あるいはＨｆＳｉＯＮ膜を介してｎ+型の電極を有するＭＯＳキャパシタを形成し、かかるＭＯＳキャパシタに対して測定を行っている。その際、前記ＨｆＳｉＯＮ膜は、シリコン基板表面に、厚さが０．４ｎｍの界面酸化膜を介して形成している。
図１を参照するに、同一のリーク電流値で比較した場合、ＨｆＳｉＯＮ膜の酸化膜換算膜厚ＥＯＴは、熱酸化膜に比べて大きく減少しているのがわかる。
このように、ＨｆＳｉＯＮ膜を使うことによりゲート絶縁膜の酸化膜換算膜厚ＥＯＴは大きく減少させることができるが、このようなＨｆＳｉＯＮ膜中には、図２に示すように、特にｐＭＯＳ構造の場合に多量の電荷トラップが形成されることが見いだされた。ただし図２は、ＨｆＳｉＯＮ膜をゲート絶縁膜としたｐＭＯＳ構造およびｎＭＯＳ構造における電荷トラップ密度とＨｆＳｉＯＮ膜中のＳｉ濃度の関係を示す。このようにゲート絶縁膜中に多量の電荷トラップが形成されると、半導体装置のしきい値特性が変動してしまい、また移動度も低下し、半導体装置の安定な高速動作が不可能になる。
一の側面によれば本発明は、
シリコン基板上に、界面酸化膜を介して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板中、前記ゲート電極の第１および第２の側にそれぞれ形成された第１および第２の拡散領域と、
よりなる半導体装置であって、
前記ゲート絶縁膜は、前記界面酸化膜よりもバンドギャップの小さい第１および第２の絶縁膜を、前記界面酸化膜上に順次積層した構造を有し、
前記第１の絶縁膜は、前記第２の絶縁膜よりも大きなバンドギャップを有することを特半導体装置を提供する。
本発明によれば、前記ゲート絶縁膜を、界面酸化膜に接する部分においては大きな電子親和力を有しゲート電極に接する部分では小さな電子親和力を有するように構成することにより、nチャネルＭＯＳトランジスタにおいては前記ゲート絶縁膜中にチャネル中の電子に対する高い障壁が形成され、前記チャネル領域から前記ゲート絶縁膜への電子の侵入が抑制されると同時に、仮に電子が侵入した場合でも、侵入した電子を、ゲート絶縁膜中に蓄積することなく、速やかにゲート電極へと排出することができ、ゲート電極中への電荷のトラップによるしきい値特性の変動を抑制することができる。またｐチャネルＭＯＳトランジスタにおいても、チャネル領域中のホールに対し、ゲート絶縁膜中に高い障壁を形成できると同時に、ゲート電極側から効率よくゲート絶縁膜中に電子を注入でき、仮にゲート絶縁膜中にホールが侵入しても、これを速やかに中和することが可能となる。
［原理］
図４（Ａ）〜（Ｃ）〜図８（Ａ）〜（Ｃ）は、図３の基本構造を示すＭＯＳ構造において、ゲート絶縁膜の構成を様々に変化させた場合のバンド構造を示す。
図３を参照するに、シリコン基板２１上には界面酸化膜２２を介してゲート絶縁膜２３が形成されており、前記ゲート絶縁膜２３上には金属ゲート電極２４が形成されている。
図４（Ａ）〜（Ｃ）は、前記ゲート絶縁膜２３が、前記界面酸化膜２２に接して形成された、バンドギャップが大きい第１の絶縁膜２３ａと、前記ゲート電極２４に接して形成された、バンドギャップが前記第１の絶縁膜よりは小さい第２の絶縁膜２３ｂよりなる場合（以下、「ＴＯＰ構成」と称する）を示しており、図４（Ａ）は、前記図３の構成を有するｎチャネルＭＯＳトランジスタにおいて蓄積状態が、ｐチャネルＭＯＳトランジスタにおいて反転状態が生じている場合を、図４（Ｂ）は、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタとも、フラットバンド状態となっている場合を、さらに図４（Ｃ）は、前記ｎチャネルＭＯＳトランジスタにおいて反転状態が、ｐチャネルＭＯＳトランジスタにおいて蓄積状態が生じている場合を示す。
図４（Ａ）の状態では、ｐチャネルＭＯＳトランジスタにおいて、シリコン基板２１表面に形成されたチャネル領域中のホールに対して、前記第１の絶縁膜２３ａが高い障壁を形成し、ホールのゲート絶縁膜２３への侵入を抑制する。また前記第２の絶縁膜２３ｂはバンドギャップが小さいため、ゲート電極２４から電子がゲート絶縁膜２３に注入されやすく、このようにして注入された電子は、前記第１の絶縁膜２３ａにチャネル領域から侵入したホールを中和するように作用し、前記ゲート絶縁膜２３における電荷トラップに起因するＭＯＳトランジスタのしきい値の変動が抑制できる。
図４（Ｂ）のフラットバンド状態では電荷注入は生じないが、図４（Ｃ）に示す、ｎチャネルＭＯＳトランジスタの反転状態では、前記シリコン基板２１の表面に誘起されたチャネル領域より電子がゲート絶縁膜２３に侵入しようとする。しかし、この場合にも、界面酸化膜２２に接して大きなバンドギャップを有する第１の絶縁膜２３ａが高い障壁を形成し、電子の侵入を抑制する。また、仮に界面準位などを介して電子が侵入しても、第２の絶縁膜２３ｂが高いバリアを形成しないため、ゲート絶縁膜２３に侵入した電子は速やかにゲート電極２４へと逃がされ、膜中にトラップされたり、ＭＯＳトランジスタのしきい値特性が変調されたりするなどの問題が抑制される。すなわち、図４（Ａ）〜（Ｃ）のバンド構造は、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタのいずれにおいても、ゲート絶縁膜中へのキャリアのトラップを最小化できることがわかる。
図５（Ａ）〜（Ｃ）は、図４（Ａ）〜（Ｃ）のモデルにおいて、ゲート電極２４と第２の絶縁膜の間に、バンドギャップの大きい第３の絶縁膜２３ｃが形成された場合（以下、「ＭＩＤ構成」と称する）を示す。この場合にも図５（Ａ）はｐチャネルＭＯＳトランジスタの反転状態を、図５（Ｂ）はフラットバンド状態を、図５（Ｃ）はｎチャネルＭＯＳトランジスタの反転状態を示す。
図５（Ａ）を参照するに、この場合にも、前記界面酸化膜２２に接して形成された第１絶縁膜２３ａは、チャネル領域中のホールに対して高いバリアを形成するが、ゲート電極２４に接して、第３の絶縁膜２３ｃが高いバリアを形成し、ゲート電極２４からの前記絶縁膜２３への電子の注入が抑制される。このため、ｐチャネルＭＯＳトランジスタの場合、図４（Ａ）の場合のように効率的に、ゲート絶縁膜２３中に注入されたホールを中和することはできない。
また図５（Ｃ）に示すｎチャネルＭＯＳトランジスタにおいては、ゲート絶縁膜２３に侵入した電子は、前記ゲート電極２４に接して、バンドギャップの大きい第３の絶縁膜２３ｃが形成されているため、バンドギャップの大きな第１の絶縁膜２３ａと第３の絶縁膜２３ｃの間でトラップさされてしまう。
図６（Ａ）〜（Ｃ）は、図３のモデルにおいて、前記界面酸化膜２２に接してバンドギャップの小さい第１の絶縁膜２３ａが形成され、前記ゲート電極２４に接して、バンドギャップの大きな第２の絶縁膜２３ｂが形成された場合（以下、「ＢＴＭ構成」と称する）を示す。この場合にも図６（Ａ）はｐチャネルＭＯＳトランジスタの反転状態を、図６（Ｂ）はフラットバンド状態を、図６（Ｃ）はｎチャネルＭＯＳトランジスタの反転状態を示す（以下、「ＢＴＭ」構成と称する）。
図６（Ａ）を参照するに、この場合にも、前記界面酸化膜２２に接して形成された第１絶縁膜は、チャネル領域中のホールに対して高いバリアを形成するが、ゲート電極２４に接して、第２の絶縁膜２２ｂが高いバリアを形成し、ゲート電極２４からの前記絶縁膜２４への電子の注入が抑制される。このため、ｐチャネルＭＯＳトランジスタの場合、図４（Ａ）の場合のように効率的に、ゲート絶縁膜２３中に注入されたホールを中和することはできない。
また図６（Ｃ）に示すｎチャネルＭＯＳトランジスタにおいては、ゲート絶縁膜２３に侵入した電子は、前記ゲート電極２４に接して、バンドギャップの大きい第２の絶縁膜２３ｂが形成されているため、バンドギャップの大きな界面酸化膜２２と前記第２の絶縁膜２３ｂの間でトラップされてしまう。
図７（Ａ）〜（Ｃ）は、図３のモデルにおいて、前記ゲート絶縁膜２３として、組成が一様なＨｆＳｉＯＮ膜（Ｓｉ原子濃度６０％）を使った場合（以下、Ｆｌａｔ（６０％Ｓｉ）構成と称する）を示す。この場合にも図７（Ａ）はｐチャネルＭＯＳトランジスタの反転状態を、図７（Ｂ）はフラットバンド状態を、図７（Ｃ）はｎチャネルＭＯＳトランジスタの反転状態を示す。
図７（Ａ）を参照するに、ＨｆＳｉＯＮ膜は、チャネル領域中のホールに対して高いバリアを形成するが、ゲート電極２４中の電子に対しても高いバリアを形成し、ゲート電極２４からの前記絶縁膜２３への電子の注入が抑制される。このため、ｐチャネルＭＯＳトランジスタの場合、図４（Ａ）の場合のように効率的に、ゲート絶縁膜２３中に注入されたホールを中和することはできない。
また図７（Ｃ）に示すｎチャネルＭＯＳトランジスタにおいては、ゲート絶縁膜２３に侵入した電子は、前記ゲート絶縁膜２３のバンドギャップが大きいため、ゲート絶縁膜２３への侵入が抑制される。ただし、ゲート絶縁膜２３のバンドギャップは膜厚方向に一定であるため、侵入した電子のゲート電極２４への排出が加速されるわけではない。
図８（Ａ）〜（Ｃ）は、図３のモデルにおいて、前記ゲート絶縁膜２３として、組成が一様なＨｆＳｉＯＮ膜（Ｓｉ原子濃度０％）を使った場合（Ｆｌａｔ（０％Ｓｉ）構成）を示す。この場合にも図８（Ａ）はｐチャネルＭＯＳトランジスタの反転状態を、図８（Ｂ）はフラットバンド状態を、図８（Ｃ）はｎチャネルＭＯＳトランジスタの反転状態を示す。
図８（Ａ）を参照するに、ＨｆＳｉＯＮ膜（実際にはＨｆＯ2膜）は、チャネル領域中のホールに対して高いバリアを形成するが、ゲート電極２４中の電子に対しては低いバリアを形成し、ゲート電極２４からの前記絶縁膜２３への電子の注入が生じる。このため、ｐチャネルＭＯＳトランジスタの場合に、図４（Ａ）の場合のように効率的に、ゲート絶縁膜２３中に注入されたホールを中和することが可能である。
また図８（Ｃ）に示すｎチャネルＭＯＳトランジスタにおいては、チャネル領域の電子は、前記ゲート絶縁膜２３のバンドギャップが小さいため、ゲート絶縁膜２３に容易に侵入してしまう。また、ゲート絶縁膜２３のバンドギャップは膜厚方向に一定であるため、侵入した電子のゲート電極２４への排出が加速されるわけではない。
図９は、このような様々なバンド構造のゲート絶縁膜について求めた、トラップ準位密度の見積もりを示す。ただし図９中、縦軸はトラップ準位密度を、横軸は、図１０に定義するように、界面酸化膜２２とゲート絶縁膜２３の界面における伝導帯下端とチャネル領域２１におけるフェルミレベルＥｆのエネルギ差Δφを示す。Δφが負の場合、ゲート絶縁膜２３、特に界面酸化膜２２と接してい絶縁膜２３ａの伝導帯下端が、チャネル領域のフェルミレベルよりも高いエネルギ位置を有することを意味する。
図９を参照するに、「Ｔｏｐ」と記したデータ点は、図４（Ａ）〜（Ｃ）の「ＴＯＰ構成」において、絶縁膜２３ａを、Ｓｉを６０％の原子濃度（Ｓｉ／（Ｈｆ＋Ｓｉ）と定義）で含むＨｆＳｉＯＮ膜とし、絶縁膜２３ｂをＨｆＯ２膜（Ｓｉ原子濃度＝０％）とした場合を示し、一方、「Ｍｉｄ」と記した二点のうち、白丸で示したデータ点は、図５（Ａ）〜（Ｃ）の「ＭＩＤ構成」において、絶縁膜２３ａ，２３ｃを、Ｓｉを６０％の原子濃度で含むＨｆＳｉＯＮ膜とし、絶縁膜２３ｂをＨｆＯ2膜（Ｓｉ原子濃度＝０％）とした場合を示す。また図９中、「Ｍｉｄ」と記した二点のうち、黒丸で示したデータ点は、図５（Ａ）〜（Ｃ）の「ＭＩＤ構成」において、絶縁膜２３ａ，２３ｃを、Ｓｉを６０％の原子濃度で含むＨｆＳｉＯＮ膜とし、絶縁膜２３ｂをＨｆＳｉＯＮ膜（Ｓｉ原子濃度＝１０％）とした場合を示す。
さらに図９中、「ＢＴＭ」と記したデータ点は、図６（Ａ）〜（Ｃ）の「ＢＴＭ」構成において、絶縁膜２３ａをＳｉ原子濃度が１０％のＨｆＳｉＯＮ膜とし、絶縁膜２３ｂを、Ｓｉ原子濃度が６０％のＨｆＳｉＯＮ膜とした場合を示し、「Ｆｌａｔ（６０％Ｓｉ）」と記した点は、図７（Ａ）〜（Ｃ）の「Ｆｌａｔ（６０％Ｓｉ）」構成に対応する。さらに図９中、「Ｆｌａｔ（０％Ｓｉ）」と記したデータ点は、図８（Ａ）〜（Ｃ）の「Ｆｌａｔ（０％Ｓｉ）」構成に対応する。
図９よりわかるように、トラップ準位密度が最も低いのは、図４（Ａ）〜（Ｃ）の「ＴＯＰ構成」であり、それに次ぐのが図７（Ａ）〜（Ｃ）の「Ｆｌａｔ（６０％Ｓｉ）」構成であることがわかる。

［第1の実施形態］
図１１は、本発明の第1の実施形態による半導体装置２０の構成を示す。前記半導体装置２０は、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタを構成する。
図１１を参照するに、半導体装置２０はシリコン基板２１上に形成されており、前記シリコン基板２１上にはチャネル領域２１ｃに対応して、厚さが約０．４ｎｍの界面酸化膜２２が形成されており、前記界面酸化膜２２上に、Ｓｉに富んだ組成のＨｆＳｉＯＮ膜よりなる第1のゲート絶縁膜２３ａが、０．７〜２．５ｎｍ、例えば２ｎｍの膜厚に形成され、さらに前記第１のゲート絶縁膜２３ａ上に、ＨｆＯ2膜あるいはＨｆに富んだ組成のＨｆＳｉＯＮ膜よりなる第２のゲート絶縁膜２３ｂが、０．７〜１．５ｎｍ、例えば１ｎｍの膜厚に形成されている。前記第１および第２のゲート絶縁膜２３ａ，２３ｂは、全体としてゲート絶縁膜２３を構成し、前記ゲート絶縁膜２３上には、Ｗなどよりなる金属ゲート電極２４が、前記第２のゲート絶縁膜２３ｂに接して形成されている。
さらに、前記シリコン基板２１中には、前記ゲート電極２４直下のチャネル領域２１ｃを画成するように、ソースおよびドレイン領域２１ａ，２１ｂが形成されている。前記半導体装置２０がｎチャネルＭＯＳトランジスタの場合には、前記ソースおよびドレイン領域２１ａ，２１ｂはＡｓあるいはＰによりｎ型にドープされ、一方、前記半導体装置２０がｐチャネルＭＯＳトランジスタの場合には、前記ソースおよびドレイン領域２１ａ，２１ｂはＢによりｐ型にドープされる。
図１２は、図１１の半導体装置２０がｎチャネルＭＯＳトランジスタである場合の、ゲート絶縁膜２３周辺のバンド構造を示す。ただしＥｃは伝導帯を、Ｅｖは価電子帯を、Ｅｆはフェルミ準位を示す。
図１２を参照するに、前記第１の絶縁膜２３ａは、Ｓｉを例えば６０％の原子濃度で含むＨｆＳｉＯＮ膜よりなり、一方、前記第２の絶縁膜２３ｂは、ＨｆＯ2膜あるいはＳｉを原子濃度で１０％以下の濃度で含むＨｆＳｉＯＮ膜より構成する。
前記第1および第2の絶縁膜２３ａ，２３ｂをこのように形成した場合、前記第１の絶縁膜２３ａの電子親和力φ1，前記第２の絶縁膜２３ｂの電子親和力φ2，前記ゲート電極２４の電子親和力φ1（すなわち仕事関数）の間には、
φ1＜φ2＜φm
の関係が成立し、前記界面酸化膜２２と第1の絶縁膜２３ａの間には、チャネル領域中の電子に対し、高い障壁が形成される。また、界面準位や絶縁膜２３ａ，２３ｂ中の欠陥などを伝って侵入した電子は、第２の絶縁膜２３ｂの伝導帯上端が低い位置にあるため、容易にゲート電極２４へと排出され、ゲート絶縁膜２３中における電荷のトラップが最小限に抑制される。
図１３は、図１１の半導体装置２０がｐチャネルＭＯＳトランジスタである場合の、ゲート絶縁膜２３周辺のバンド構造を示す。図１２ト同様にＥｃは伝導帯を、Ｅｖは価電子帯を、Ｅｆはフェルミ準位を示す。
図１３の構成においても、前記第１の絶縁膜２３ａは、Ｓｉを原子濃度で例えば６０％含むＨｆＳｉＯＮ膜よりなり、一方、前記第２の絶縁膜２３ｂは、ＨｆＯ2膜あるいはＳｉを原子濃度で１０％以下の濃度で含むＨｆＳｉＯＮ膜より構成する。
そこで、前記第１および第２の絶縁膜２３ａ，２３ｂをこのように形成した場合、前記第１の絶縁膜２３ａの電子親和力φ1，前記第２の絶縁膜２３ｂの電子親和力φ2，前記ゲート電極２４の電子親和力φ1（すなわち仕事関数）の間には、
φ1＜φ2＜φm
の関係が成立する。
この場合、チャネル領域２１ｃのホールに対し、前記第１の絶縁膜２３ａは大きなバンドギャップを有するため効果的なバリアを形成し、ホールのゲート絶縁膜２３への侵入を抑制する。
また、ホールが界面準位や前記絶縁膜２３ａ，２３ｂの欠陥を介して侵入しても、前記第２の絶縁膜２３ｂの電子親和力φ2が大きな値をとるため、前記ゲート電極２４中の電子に対するゲート絶縁膜２３の障壁高さが減少しており、ゲート電極２４からゲート電極２３への電子の注入が促進される。このようにして注入された電子は、前記ゲート絶縁膜２３中に侵入したホールを中和し、これにより、前記ゲート絶縁膜２３における電荷のトラップを抑制することが可能となる。
なお、図１２の半導体装置において、前記ゲート電極２３としては、Ｗなど金属を使うことにより、フェルミレベルピニングの問題を軽減することが可能である。また、前記界面酸化膜２２としては、例えば紫外光励起酸素ラジカルによりシリコン基板表面を酸化する際に膜厚が０．４ｎｍで生じるセルフリミット効果を使って形成した酸化膜を使うのが好ましい。特許文献５を参照。
図１４中、「発明１」で示した点は、図１１の構造について、ゲート絶縁膜２３のリーク電流と酸化膜換算膜厚の関係を示す。ただし図１４には、先に図１で示したデータも、比較のため示している。図１と同様に、実線は熱酸化膜についての基準データを示す。
図１４を参照するに、本発明による二層構造のゲート絶縁膜２３のリーク電流値は、データ点「６０％Ｓｉ」で示したＳｉ原子濃度が６０％のＨｆＳｉＯＮ膜のリーク電流値の延長線上に位置しており、このことから、本発明のゲート絶縁膜２３は、Ｓｉの原子濃度が６０％のＨｆＳｉＯＮ膜とほぼ同等のリーク電流特性および酸化膜換算膜厚を示すことがわかる。
図１５中「発明１」で示した点、は、図１１のゲート絶縁膜２３の電荷トラップ密度の測定結果を示す。
図１５を参照するに、本発明のゲート絶縁膜２３により、ｐチャネルＭＯＳトランジスタの場合もｎチャネルＭＯＳトランジスタの場合も、電荷トラップ密度が従来のものに比べて改善されていることがわかる。
図１６は、同じＨｆＯ2膜およびＳｉの原子濃度が６０％のＨｆＳｉＯＮ膜を使って、前記図４（Ａ）〜（Ｃ）の「ＴＯＰ構造」、図５（Ａ）〜（Ｃ）の「ＭＩＤ構造」、さらに図６（Ａ）〜（Ｃ）の「ＢＴＭ構造」を形成した場合の、ゲート絶縁膜中のトラップ準位密度を示す。
図１６を参照するに、図４（Ａ）〜（Ｃ）の「ＴＯＰ構造」において電荷トラップ密度が最も低く、図６（Ａ）〜（Ｃ）の「ＢＴＭ構造」において電荷トラップ密度が最も大きいが、これは先に予測された通りである。
次に、図１７（Ａ）〜（Ｄ）を参照しながら、図１１の半導体装置の製造工程を簡単に説明する。
図１７（Ａ）を参照するに、シリコン基板２１の表面に希フッ酸（ＤＨＦ）処理が施され、自然酸化膜が除去されると同時に、露出された新鮮なシリコン表面が水素終端される。
次に図１７（Ｂ）の工程において、このようにＤＨＦ処理されたシリコン基板２１の表面に、典型的には４００〜５００℃の紫外光励起ラジカル酸化処理により、膜厚が約０．４ｎｍのシリコン酸化膜２２が、前記界面酸化膜として形成され、さらに図１７（Ｃ）の工程において、かかる界面酸化膜上に、ターシャリーブトキシハフニウム（ＨＴＢ）およびテトラエトキシシラン(ＴＥＯＳ)を原料としたＣＶＤ法により、Ｓｉを原子濃度で例えば６０％含んだＨｆＳｉＯ４膜２３ａが、典型的には４８０℃の基板温度で、０．７〜２．５nm、例えば約２ｎｍの膜厚に形成される。
図１８は、図１７（Ｃ）の工程においてＡｒキャリアガスの流量を１５００ｓｃｃｍ，ＨＴＢガスの流量を０．３９７ｓｃｃｍに設定し、４０Ｐａのプロセス圧下、ＴＥＯＳガス流量を０〜１ｓｃｃｍの範囲で変化させた場合に、形成されるＨｆＳｉＯ4膜２３ａ中に取り込まれるＳｉの原子濃度を示している。
図１８を参照するに、図１７（Ｃ）の工程ではバンドギャップの大きいＨｆＳｉＯＮ膜を形成する必要があるため、前記ＴＥＯＳ流量が、０．５ｓｃｃｍ以上の値に設定される。
さらに図１７（Ｄ）の工程において、同じＣＶＤ装置内において、ＴＥＯＳガスを例えば０．０２ｓｃｃｍ、あるいはそれ以下の流量で供給し、Ｓｉの原子濃度が１０％以下のＨｆＳｉＯ4膜２３ｂを、０．７〜１．５ｎｍ、例えば１ｎｍの厚さに形成する。前記ＨｆＳｉＯ4膜２３ｂは、Ｓｉを含まないＨｆＯ2膜であってもよい。
さらに図示はしないが、前記図１７（Ｄ）の工程の後、前記ＣＶＤ装置内に例えばリモートプラズマ源を使い、窒素ラジカルを導入することにより、前記ＨｆＳｉＯ4膜２３ａ，２３ｂを、ＨｆＳｉＯＮ膜に変換する。
さらに、図示は省略するが、図１７（Ｄ）の工程の後、前記ＨｆＳｉＯＮ膜２３ｂ上にＷなどの金属膜を堆積し、これをパターニングして金属ゲート電極２４を形成した後、前記金属ゲート電極２４をマスクに、前記シリコン基板２１中にｎ型あるいはｐ型の不純物元素を導入し、図１１の半導体装置が得られる。

［第２の実施形態］
図１９は、本発明の第２の実施形態による半導体装置４０の構成を示す。ただし図１９中、先に説明した部分には同一の参照符号を付し、説明を書略する。
図１９を参照するに、本実施形態では前記図１１の二層構造のゲート絶縁膜２３の代わりに、組成勾配を有し、下面側においてＳｉ濃度が高く、上面側に向かってＳｉ濃度が徐々に減少するＨｆＳｉＯＮ膜４３が使われる。図１９の例では、前記ＨｆＳｉＯＮ膜４３は０．７〜４ｎｍ、例えば３ｎｍの膜厚を有し、界面酸化膜２２に接する下面側ではＳｉ原子濃度が６０％、ゲート電極２４に接する上面側では１０〜０％の組成を有する。
本実施形態においても、半導体装置４０はｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタであるが、同一構成のゲート絶縁膜が、ｐチャネルＭＯＳトランジスタでもｎチャネルＭＯＳトランジスタでも使われる。
図２０は、図１９の半導体装置４０におけるリーク電流Ｊｇと酸化膜換算膜厚ＥＯＴの関係を示す。
図２０を参照するに、「発明２」として示すゲート絶縁膜４３のリーク電流値は、同じく図２０中、「６０％Ｓｉ」として示すＳｉ原子濃度が６０％のＨｆＳｉＯＮ膜のリーク電流値と、「発明１」で示す先の第１の実施形態のゲート絶縁膜２３のリーク電流値の中間に位置しているのがわかる。なお、図２０中には、図１の本発明の関連技術によるゲート絶縁膜のリーク電流値も併せて示してある。
図２１は、前記ＨｆＳｉＯＮ膜４３の電荷トラップ密度を、前記ＨｆＳｉＯＮ膜４３をゲート電極に使ってｐチャネルＭＯＳトランジスタを形成した場合およびｎチャネルＭＯＳトランジスタを形成した場合について示す。ただし図２１中、前記ＨｆＳｉＯＮ膜４３についての結果を、「発明２」として、図１１のＨｆＳｉＯＮ膜２３についての結果８「発明１」）および図２の本発明の関連技術についての結果と併せて示している。
図２１を参照するに、本実施形態によるＨｆＳｉＯＮ膜を使うことにより、ｐチャネルＭＯＳトランジスタであってもｎチャネルＭＯＳトランジスタであっても、電荷トラップ密度を、先の第１の実施形態の場合よりもさらに減少させることができるのがわかる。
なお、以上の説明では、界面酸化膜２２に接するＨｆＳｉＯＮ膜２３ａが、Ｓｉを原子濃度で６０％の濃度で含み、ゲート電極２３に接するＨｆＳｉＯＮ膜２３ｂ膜が、Ｓｉを原子濃度で１０％以下の濃度で含む例を説明したが、本発明はこのような特定の組成に限定されることはなく、図１２あるいは１３のバンド構造を実現できるものであれば、他の組成を使うことも可能である。
また前記ゲート絶縁膜２３ａ，２３ｂあるいは４３として、ＨｆＳｉＯＮ膜の代わりにＺｒＳｉＯＮ膜や、ＨｆＡｌＮ膜、Ｌａ2Ｏ3膜、ＬａＡｌＯＮ膜、ＬａＳｉＯＮ膜、Ｙ2Ｏ3膜、ＹＡｌＯＮ膜、ＹＳｉＯＮ膜、Ｔａ2Ｏ5膜、ＳｒＯ膜およびこれらの複合膜等、いわゆるhigh-K膜を使うことが可能である。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明の関連技術によるＨｆＳｉＯＮ膜のリーク電流と酸化膜換算膜厚の関係を示す図である。 本発明の関連技術によるＨｆＳｉＯＮ膜の電荷トラップ密度を示す図である。 本発明の原理を説明する図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の原理を説明する別の図である。 本発明の第１の実施形態による半導体装置の構成を示す図である。 図１１の半導体装置がｎチャネルＭＯＳトランジスタである場合のバンド構造図である。 図１１の半導体装置がｐチャネルＭＯＳトランジスタである場合のバンド構造図である。 図１１の半導体装置で使われるゲート絶縁膜についての、リーク電流と酸化膜換算膜厚の関係を示す図である。 図１１の半導体装置におけるゲート絶縁膜中への電荷トラップ密度を、本発明の関連技術の場合と比較して示す図である。 様々なゲート絶縁膜構造について、電荷トラップ密度を比較する図である。 図１１の半導体装置の製造工程を示す図である。 図１７のゲート絶縁膜成膜工程におけるＴＥＯＳ原料ガスの流量と得られるＨｆＳｉＯＮ膜のＳｉ濃度の関係を示す図である。 本発明の第２の実施形態による半導体装置の構成を示す図である。 図２０の半導体装置で使われるゲート絶縁膜についての、リーク電流と酸化膜換算膜厚の関係を示す図である。 図１１の半導体装置におけるゲート絶縁膜中への電荷トラップ密度を、本発明の関連技術の場合と比較して示す図である。
符号の説明
２１ シリコン基板
２１ａ，２１ｂ 拡散領域
２１ｃ チャネル領域
２２ 界面酸化膜
２３，２３ａ，２３ｂ ゲート絶縁膜
２４ ゲート電極

Claims (9)

  1. シリコン基板上に、界面酸化膜を介して形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記シリコン基板中、前記ゲート電極の第１および第２の側にそれぞれ形成された第１および第２の拡散領域と、
    よりなる半導体装置であって、
    前記ゲート絶縁膜は、前記界面酸化膜上に接して形成された第１の絶縁膜と、前記ゲート電極に接して形成された第２の絶縁膜を含み、
    前記第２の絶縁膜は、前記第１の絶縁膜よりも大きな電子親和力を有し、前記ゲート電極は、前記第２の絶縁膜よりも大きな電子親和力を有することを特徴とする半導体装置。
  2. 前記第１の絶縁膜は、前記第２の絶縁膜よりも大きなバンドギャップを有することを特徴とする請求項１記載の半導体装置。
  3. 前記第２の絶縁膜は、前記第１の絶縁膜に接して形成されていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記第１の絶縁膜の伝導帯と前記第２の伝導帯との間には、段差が存在することを特徴とする請求項１〜３記載の半導体装置。
  5. 前記第１および第２の絶縁膜はＨｆＳｉＯＮ膜であり、前記第１の絶縁膜は前記第２の絶縁膜よりも高いＳｉ濃度を有することを特徴とする請求項１記載の半導体装置。
  6. 前記第１の絶縁膜と前記第２の絶縁膜の間で、Ｓｉ濃度が不連続に変化することを特徴とする請求項５記載の半導体装置。
  7. 前記第１の伝導帯は前記第２の伝導帯に、連続的に遷移することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
  8. 前記第１および第２の絶縁膜はＨｆＳｉＯＮ膜であり、前記第１の絶縁膜は前記第２の絶縁膜よりも高いＳｉ濃度を有し、前記Ｓｉ濃度は、前記第１の絶縁膜から前記第２の絶縁膜に、連続的に遷移することを特徴とする請求項７記載の半導体装置。
  9. 前記ゲート電極は、金属よりなることを特徴とする請求項１〜８のうち、いずれか一項記載の半導体装置。
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