WO2007105413A1 - 半導体装置 - Google Patents

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WO2007105413A1
WO2007105413A1 PCT/JP2007/052930 JP2007052930W WO2007105413A1 WO 2007105413 A1 WO2007105413 A1 WO 2007105413A1 JP 2007052930 W JP2007052930 W JP 2007052930W WO 2007105413 A1 WO2007105413 A1 WO 2007105413A1
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insulating film
film
semiconductor device
gate insulating
gate electrode
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PCT/JP2007/052930
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Koji Akiyama
Shintaro Aoyama
Tsuyoshi Takahashi
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Tokyo Electron Limited
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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Definitions

  • the present invention generally relates to semiconductor devices, and more particularly to a semiconductor device having a high dielectric gate insulating film.
  • the thickness of the gate insulating film also needs to be set to lnm or less when a conventional thermal oxide film is used. In the film, the tunnel current increases, and as a result, the problem that the gate leakage current increases cannot be avoided.
  • High dielectric materials such as TaO, AlO, ZrO, HfO and even ZrSiO or Hf SiO
  • a material a so-called high-K material
  • a gate insulating film having a physical thickness of about 1 to 2 nm can be used even in an ultra-high-speed semiconductor device with a gate length of 30 nm or less, and tunneling is possible. Gate leakage current due to the effect can be suppressed.
  • a gate insulating film using an HfSiON film is promising as a gate insulating film of such an ultrafine semiconductor device.
  • FIG. 1 shows the relationship between leakage electricity 8 and EOT of such an HfSiON film.
  • FIG. 1 is obtained by the inventor in research that is the basis of the present invention, and constitutes a part of the present invention.
  • the continuous line shows the leakage current characteristics of the thermal oxide film formed on the silicon substrate.
  • the Si concentration is further reduced to 0%, 10%, 30%, 60%.
  • the leakage current characteristics of the HfSi ON film are shown.
  • EOT and leakage current g are measured for a strong MOS capacitor by forming a MOS capacitor with an n + type electrode on a silicon substrate via a thermal oxide film or HfSiON film. It is carried out. At this time, the HfSiON film is formed on the surface of the silicon substrate via an interface oxide film having a thickness of 0.4 nm.
  • HfSiON film there is a large amount particularly in the case of the pMOS structure as shown in FIG. It was found that a charge trap was formed.
  • Fig. 2 shows the relationship between the charge trap density and the Si concentration in the Hf SiON film in the pMOS and nMOS structures using the HfSiON film as the gate insulating film. If a large amount of charge traps are formed in the gate insulating film in this way, the threshold characteristics of the semiconductor device will fluctuate, the mobility will also decrease, and stable high-speed operation of the semiconductor device will become impossible. .
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-45166
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-204061
  • Patent Document 3 Japanese Patent Laid-Open No. 2004-31760
  • Patent Document 4 Japanese Unexamined Patent Application Publication No. 2004-186567
  • Patent Document 5 Japanese Unexamined Patent Application Publication No. 2004-000614
  • Non-patent literature l Jpn. J. Appl. Phys. Vol. 43, No. 12, 2004, pp. 8199-8202
  • the present invention provides:
  • First and second diffusion regions formed on the first and second sides of the gate electrode, respectively, in the silicon substrate;
  • a semiconductor device comprising:
  • the gate insulating film has a structure in which first and second insulating films having a smaller band gap than the interface oxide film are sequentially stacked on the interface oxide film,
  • the first semiconductor film provides a special semiconductor device in which the first insulating film has a larger band gap than the second insulating film.
  • the gate insulating film is configured to have a large electron affinity at a portion in contact with the interface oxide film and a small electron affinity at a portion in contact with the gate electrode.
  • a high barrier to electrons in the channel is formed in the gate insulating film, and at the same time, electrons are prevented from entering the gate insulating film from the channel region. Even if electrons enter, they can be quickly discharged to the gate electrode without accumulating in the gate insulating film, and the threshold characteristics fluctuate due to charge trapping in the gate electrode. Can be suppressed.
  • a high barrier can be formed in the gate insulating film against holes in the channel region, and at the same time, electrons on the gate electrode side can be efficiently injected into the gate insulating film. If a hole enters inside, it can be quickly neutralized.
  • FIG. 1 is a diagram showing the relationship between leakage current and EOT of a HfSiON film according to the related art of the present invention.
  • FIG. 2 is a graph showing the charge trap density of the HfSiON film according to the related art of the present invention. [3] It is a diagram for explaining the principle of the present invention.
  • FIG. 4A is another diagram (part 1) illustrating the principle of the present invention.
  • FIG. 4B is another diagram (part 2) for explaining the principle of the present invention.
  • FIG. 4C is another diagram (part 3) for explaining the principle of the present invention.
  • FIG. 5A is another diagram (part 1) illustrating the principle of the present invention.
  • FIG. 5B is another diagram (part 2) for explaining the principle of the present invention.
  • FIG. 5C is another diagram (part 3) for explaining the principle of the present invention.
  • FIG. 6A is another diagram (part 1) for explaining the principle of the present invention.
  • FIG. 6B is another diagram (part 2) for explaining the principle of the present invention.
  • FIG. 6C is another diagram (part 3) illustrating the principle of the present invention.
  • FIG. 7A is another diagram (part 1) for explaining the principle of the present invention.
  • FIG. 7B is another diagram (part 2) for explaining the principle of the present invention.
  • FIG. 7C is another view (No. 3) for explaining the principle of the present invention.
  • FIG. 8A is another diagram (part 1) for explaining the principle of the present invention.
  • FIG. 8B is another diagram (part 2) for explaining the principle of the present invention.
  • FIG. 8C is another view (No. 3) for explaining the principle of the present invention.
  • FIG. 10 is another diagram illustrating the principle of the present invention.
  • FIG. 11 A diagram showing a configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 12 is a band structure diagram when the semiconductor device of FIG. 11 is an n-channel MOS transistor.
  • FIG. 13 is a band structure diagram when the semiconductor device of FIG. 11 is a p-channel MOS transistor.
  • FIG. 14 is a diagram showing the relationship between leakage current and EOT for the gate insulating film used in the semiconductor device of FIG.
  • FIG. 16 is a diagram comparing charge trap densities for various gate insulating film structures.
  • FIG. 17A is a view (No. 1) showing a manufacturing step of the semiconductor device of FIG. 11;
  • FIG. 17B is a view (No. 2) showing a manufacturing step of the semiconductor device of FIG. 11;
  • FIG. 17C is a view (No. 3) showing a manufacturing step of the semiconductor device of FIG. 11;
  • FIG. 17D is a view (No. 4) showing a manufacturing step of the semiconductor device of FIG. 11;
  • FIG. 18 is a diagram showing the relationship between the flow rate of the TEOS source gas and the Si concentration of the HfSiON film obtained in the gate insulating film formation step of FIG.
  • FIG. 19 is a diagram showing a configuration of a semiconductor device according to a second embodiment of the present invention.
  • 20 is a diagram showing the relationship between leakage current and EOT for the gate insulating film used in the semiconductor device of FIG.
  • FIG. 21 is a diagram showing the charge trap density in the gate insulating film in the semiconductor device of FIG. 11 in comparison with the related art of the present invention.
  • FIGS. 4A to 4C to FIGS. 8A to 8C show band structures when the gate insulating film configuration is variously changed in the MOS structure showing the basic structure of FIG.
  • a gate insulating film 23 is formed on a silicon substrate 21 via an interface oxide film 22, and a metal gate electrode 24 is formed on the gate insulating film 23.
  • the gate insulating film 23 is formed in contact with the interface oxide film 22 and formed in contact with the first insulating film 23a having a large band gap and the gate electrode 24.
  • 4 shows a case where the band gap is made of the second insulating film 23b which is smaller than the first insulating film (hereinafter referred to as “TOP configuration”).
  • FIG. Fig. 4 (b) shows the case where both the ⁇ channel MOS transistor and the ⁇ channel MOS transistor are in a flat band state.
  • FIG. 4C shows that the ⁇ channel MOS transistor has an inversion state in the ⁇ channel MOS transistor. V, the case where the accumulation state occurs.
  • the first insulating film 23a forms a high barrier with respect to the holes in the channel region formed on the surface of the silicon substrate 21, and the holes are formed. Intrusion into the gate insulating film 23 is suppressed. Further, since the second insulating film 23b has a small band gap, electrons are injected from the gate electrode 24 into the gate insulating film 23, and the electrons thus injected immediately enter the channel region in the first insulating film 23a. It acts to neutralize the holes that have penetrated from the gate, and the fluctuation of the threshold value of the MOS transistor due to the charge trap in the gate insulating film 23 can be suppressed.
  • FIGS. 5A to 5C show a case where a third insulating film 23c having a large band gap is formed between the gate electrode 24 and the second insulating film in the models of FIGS. 4A to 4C (hereinafter referred to as “MID It is referred to as “configuration”.
  • FIG. 5A shows the inversion state of the p-channel MOS transistor
  • FIG. 5B shows the flat band state
  • FIG. 5C shows the inversion state of the n-channel MOS transistor.
  • the first insulating film 23a formed in contact with the interface oxide film 22 is a force gate electrode that forms a high barrier against holes in the channel region.
  • the third insulating film 23c forms a high barrier, and injection of electrons from the gate electrode 24 into the insulating film 23 is suppressed. Therefore, in the case of the p-channel MOS transistor, the holes injected into the gate insulating film 23 are neutralized efficiently as in the case of FIG. 4A. It is not possible.
  • the electrons that have entered the gate insulating film 23 are in contact with the gate electrode 24, so that a third insulating film 23c having a large band gap is formed.
  • a trap is trapped between the first insulating film 23a and the third insulating film 23c having a large band gap.
  • FIG. 6A to 6C in the model of FIG. 3, a first insulating film 23a having a small band gap is formed in contact with the interface oxide film 22, and a first band having a large band gap is formed in contact with the gate electrode 24.
  • the case where the second insulating film 23b is formed (hereinafter referred to as “BTM configuration”) is shown. Also in this case, FIG. 6A shows the inversion state of the p-channel MOS transistor, FIG. 6B shows the flat band state, and FIG. 6C shows the inversion state of the n-channel MOS transistor (hereinafter referred to as “BTM” configuration).
  • the first insulating film formed in contact with the interface oxide film 22 is a force that forms a high barrier against holes in the channel region.
  • the second insulating film 22b forms a high barrier, and injection of electrons from the gate electrode 24 into the insulating film 24 is suppressed. Therefore, in the case of a p-channel MOS transistor, holes injected into the gate insulating film 23 cannot be neutralized as efficiently as in the case of FIG. 4A.
  • the electrons that have entered the gate insulating film 23 are in contact with the gate electrode 24, so that the second insulating film 23b having a large band gap is formed. Trapping occurs between the interface oxide film 22 having a large band gap and the second insulating film 23b.
  • FIGS. 7A to 7C show the case where an Hf SiON film (Si atom concentration 60%) having a uniform composition is used as the gate insulating film 23 in the model of FIG. 3 (hereinafter referred to as Flat (60% Si)). (Referred to as the configuration).
  • 7A shows the inversion state of the p-channel MOS transistor
  • FIG. 7B shows the flat band state
  • FIG. 7C shows the inversion state of the n-channel MOS transistor.
  • the HfSiON film forms a high barrier against the electrons in the gate electrode 24 and forms a high barrier against the holes in the channel region. Electron injection into the insulating film 23 is suppressed. For this reason, p-channel MOS traffic In the case of a transistor, holes injected into the gate insulating film 23 cannot be neutralized as efficiently as in the case of FIG. 4A.
  • the electrons that have entered the gate insulating film 23 are prevented from entering the gate insulating film 23 because the band gap of the gate insulating film 23 is large.
  • the band gap of the gate insulating film 23 is constant in the film thickness direction, the discharge of the invading electrons to the gate electrode 24 is not accelerated.
  • FIGS. 8A to 8C show a case where a Hf SiON film (Si atom concentration 0%) having a uniform composition is used as the gate insulating film 23 in the model of FIG. 3 (Flat (0% Si) configuration). Indicates.
  • FIG. 8A shows the inversion state of the p-channel MOS transistor
  • FIG. 8B shows the flat band state
  • FIG. 8C shows the inversion state of the n-channel MOS transistor.
  • the HfSiON film (actually the HfO film) is a hole in the channel region.
  • a force that forms a high barrier against the electrons in the gate electrode 24 forms a low barrier, and electrons are injected from the gate electrode 24 into the insulating film 23. Therefore, in the case of a p-channel MOS transistor, it is possible to neutralize holes injected into the gate insulating film 23 efficiently as in the case of FIG. 4A.
  • FIG. 9 shows the estimation of the trap state density obtained for the gate insulating films having various band structures.
  • the vertical axis represents the trap state density
  • the horizontal axis represents the conduction band at the interface between the interface oxide film 22 and the gate insulating film 23 and the channel region 21 as defined in FIG.
  • the energy difference ⁇ of Fermi level Ef is shown.
  • ⁇ negative, it means that the lower end of the conduction band of the gate insulating film 23, particularly the insulating film 23a in contact with the interface oxide film 22, has an energy position higher than the Fermi level of the channel region.
  • the data points indicated by white circles are the insulating films 23a and 23c in the “MID configuration” of FIGS. 5A to 5C. HfO
  • the data points indicated by black circles indicate that the insulating films 23a and 23c and Si are 60 according to the “MID configuration” in FIGS. 5A to 5C.
  • the data point marked “BTM” indicates that in the “BTM” configuration of FIGS. 6A to 6C, the insulating film 23a is an HfSiON film having a Si atom concentration of 10%, and the insulating film 23b is Si
  • the point marked “Flat (60% Si)” corresponds to the “Flat (60% Si)” configuration in FIGS.
  • the data point marked “Flat (0% Si)” corresponds to the “? 1 & 0% 3” configuration shown in FIGS.
  • the lowest trap level density is the “TOP configuration” in FIGS. 4A to 4C, followed by “Flat (60% Si) in FIGS. 7A to 7C. It can be seen that this is a configuration.
  • FIG. 11 shows a configuration of the semiconductor device 20 according to the first embodiment of the present invention.
  • the semiconductor device 20 constitutes a p-channel MOS transistor or an n-channel MOS transistor.
  • the semiconductor device 20 is formed on a silicon substrate 21, and an interface oxide having a thickness of about 0.4 nm is formed on the silicon substrate 21 corresponding to the channel region 21 c.
  • a first gate insulating film 23a made of a Si-rich HfSiON film has a thickness of 0.7 to 2.5 nm, for example, 2 nm.
  • a second gate insulating film 23b made of an Hf02 film or an HfSiON film having a composition rich in Hf is formed on the first gate insulating film 23a at a film thickness of 0.7 to 1.5 nm, for example, lnm. It is formed thick.
  • the first and second gate insulating films 23a and 23b constitute a gate insulating film 23 as a whole, and a metal gate electrode 24 made of W or the like is formed on the gate insulating film 23 on the second gate insulating film 23. It is formed in contact with the film 23b.
  • source and drain regions 21 a and 21 b are formed in the silicon substrate 21 so as to define a channel region 21 c immediately below the gate electrode 24.
  • the semiconductor When the device 20 is an n-channel MOS transistor, the source and drain regions 2 la and 21b are doped n-type with As or P, while when the semiconductor device 20 is a p-channel MOS transistor, The source and drain regions 21a and 21b are doped p-type by B.
  • FIG. 12 shows a band structure around the gate insulating film 23 in the case of the semiconductor device 20 power full channel MOS transistor of FIG. Where Ec is the conduction band, Ev is the valence band, and Ef is the Fermi level.
  • the first insulating film 23a is made of an HfSiON film containing Si at an atomic concentration of 60%, for example, while the second insulating film 23b is an HfO film or Si The atom
  • Consists of HfSiON film with a concentration of 10% or less Consists of HfSiON film with a concentration of 10% or less.
  • a high barrier is formed between the interfacial oxide film 22 and the first insulating film 23a against electrons in the channel region.
  • electrons that enter through interface states and defects in the insulating films 23a and 23b are easily discharged to the gate electrode 24 because the upper end of the conduction band of the second insulating film 23b is at a low position. As a result, charge trapping in the gate insulating film 23 is minimized.
  • FIG. 13 shows a band structure around the gate insulating film 23 in the case of the semiconductor device 20 power full channel MOS transistor of FIG. As in Fig. 12, Ec is the conduction band, Ev is the valence band, and Ef is the Fermi level.
  • the first insulating film 23a is made of an HfSiON film containing, for example, 60% of Si by atomic concentration, while the second insulating film 23b is made of an HfO film or Si.
  • It is composed of a HfSiON film containing 10% or less of the child concentration.
  • the first insulating film 23a has a large band gap with respect to the holes in the channel region 21c, an effective noria is formed, and the penetration of the holes into the gate insulating film 23 is suppressed.
  • the use of a metal such as W as the gate electrode 23 can reduce the problem of Fermi level pinning.
  • a metal such as W as the gate electrode 23 can reduce the problem of Fermi level pinning.
  • the interface oxide film 22 for example, an oxide film formed using a self-limit effect that occurs at a thickness of 0.4 nm when the surface of the silicon substrate is oxidized by ultraviolet photoexcited oxygen radicals is used. Is preferred. See Patent Document 5.
  • FIG. 14 the points indicated by “Invention 1” indicate the relationship between the leakage current of the gate insulating film 23 and EOT in the structure of FIG. However, the data shown in Fig. 1 is also shown in Fig. 14 for comparison. As in Fig. 1, the solid line shows the reference data for the thermal oxide film.
  • the leakage current value of the two-layered gate insulating film 23 according to the present invention is the leakage current value of the HfSiON film having the Si atom concentration of 60% indicated by the data point “60% Si”. From this, it can be seen that the gate insulating film 23 of the present invention exhibits leakage current characteristics and EOT almost equivalent to those of the HfSiON film having a Si atomic concentration of 60%.
  • a point indicated by “Invention 1” in FIG. 15 indicates a measurement result of the charge trap density of the gate insulating film 23 in FIG.
  • the gate insulating film 23 of the present invention improves the charge trap density in both the p-channel MOS transistor and the n-channel MOS transistor as compared with the conventional one. That's true.
  • Fig. 16 shows the same figure using the same HfO film and an HfSiON film with an Si atomic concentration of 60%.
  • FIGS. 5A to 5C shows the trap level density in the gate insulating film when the “TOP structure” in four to four, the “MID structure” in FIGS. 5A to 5C, and the “Mill structure” in FIGS. 6A to 6C are formed.
  • the “TOP structure” in FIGS. 4A to 4C has the lowest charge trap density
  • the “trap structure” in FIGS. 6A to 6C has the highest charge trap density. As expected.
  • the surface of the silicon substrate 21 is treated with dilute hydrofluoric acid (DHF) to remove the natural acid film, and at the same time, the exposed fresh silicon surface is hydrogen-terminated. Is done.
  • DHF dilute hydrofluoric acid
  • the surface of the silicon substrate 21 that has been DHF-treated in this way is typically subjected to ultraviolet light-excited radical oxidation treatment at 400 to 500 ° C. to a film thickness of about 0.4 nm.
  • the silicon oxide film 22 is formed as the interfacial oxide film, and in the step of FIG. 17C, tertiary butoxy silane (HTB) and tetraethoxysilane (TEOS) are formed on the powerful interfacial oxide film.
  • the HfSiO film 23a containing Si at an atomic concentration of, for example, 60% is typically 0.7 to 2.5 nm, for example, about 2 n at a substrate temperature of 480 ° C.
  • FIG. 18 is a flow chart of FIG. 17C in which the Ar carrier gas flow rate is set to 1500 sccm, the HTB gas flow rate is set to 0.397 sccm, and the TEOS gas flow rate is varied in the range of 0 to Lsccm under a process pressure of 40 Pa.
  • the atomic concentration of Si incorporated into the formed HfSiO film 23a is set to 1500 sccm, the HTB gas flow rate is set to 0.397 sccm, and the TEOS gas flow rate is varied in the range of 0 to Lsccm under a process pressure of 40 Pa.
  • the TEOS flow rate is set to a value of 0.5 sccm or more.
  • TEOS gas is, for example, 0.
  • HfSiO supplied at a flow rate of 02 sccm or less and with an atomic concentration of Si of 10% or less
  • the film 23b is formed to a thickness of 0.7 to 1.5 nm, for example, lnm.
  • the HfSi04 film 23b may be a HfO film not containing Si.
  • HfSi04 films 23a and 23b are converted into HfSiON films by introducing nitrogen radicals using a plasma source.
  • a metal film such as W is deposited on the HfSiON film 23b and patterned to form a metal gate electrode 24, and then the metal film is formed.
  • a metal film such as W is deposited on the HfSiON film 23b and patterned to form a metal gate electrode 24, and then the metal film is formed.
  • the gate electrode 24 as a mask, an n-type or p-type impurity element is introduced into the silicon substrate 21 to obtain the semiconductor device of FIG.
  • FIG. 19 shows a configuration of a semiconductor device 40 according to the second embodiment of the present invention.
  • the same reference numerals are given to the parts described above, and the description will be omitted.
  • the Si instead of the gate insulating film 23 having the two-layer structure shown in FIG. 11, the Si has a composition gradient and the Si concentration increases toward the upper surface side where the Si concentration is higher on the lower surface side.
  • An HfSiON film 43 whose concentration gradually decreases is used.
  • the HfSiON film 43 has a film thickness of 0.7 to 4 nm, for example, 3 nm.
  • the Si atom concentration is 60% and in contact with the gate electrode 24.
  • the upper surface side it has a composition of 10 to 0%.
  • the semiconductor device 40 is a p-channel MOS transistor or an n-channel MOS transistor.
  • the same gate insulating film force p-channel MOS transistor or n-channel MOS transistor can be used.
  • FIG. 20 shows the relationship between leakage electricity 8 and EOT in the semiconductor device 40 of FIG.
  • the leakage current value of the gate insulating film 43 shown as “Invention 2” is the leakage current of the HfSiON film having the Si atom concentration of 60% shown in FIG. It can be seen that it is located between the value and the leakage current value of the gate insulating film 23 of the first embodiment shown in “Invention 1”.
  • FIG. 20 also shows the leakage current value of the gate insulating film according to the related technique of the present invention shown in FIG.
  • FIG. 21 shows the charge trap density of the HfSiON film 43 when a p-channel MOS transistor is formed using the HfSiON film 43 as a gate electrode and when an n-channel MOS transistor is formed.
  • the results for the HfSiON film 43 are referred to as “invention 2”, the results for the HfSiON film 23 in FIG. 11 (“invention 1”), and the results of the related art of the present invention in FIG. It is shown together with [0064]
  • the charge trap density of the first embodiment is the same for both the p-channel MOS transistor and the n-channel MOS transistor. It can be reduced even more than the form.
  • the HfSiON film 23a in contact with the interface oxide film 22 contains Si at an atomic concentration of 60%, and the HfSiON film 23b film in contact with the gate electrode 23 has Si in atomic concentration.
  • the present invention is not limited to such a specific composition, and other compositions can be used as long as the band structure of FIG. 12 or 13 can be realized. It is also possible.
  • the gate insulating film 23a, 23b or 43 instead of the HfSiON film, a ZrSiON film, an HfA1N film, a LaO film, a LaAlON film, a LaSiON film, a YO film, a YAION film, YSi
  • high-K films such as ON film, TaO film, SrO film and their composite films.
  • the present invention includes the entire contents of Japanese Patent Application No. 2006-066300 filed on March 10, 2006, which is the basis for claiming priority.

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Abstract

　ｈｉｇｈ－Ｋゲート絶縁膜を使った半導体装置において、ゲート電極を、その下の界面酸化膜に接して形成され、小さな電子親和力と大きなバンドギャップを有する第１の絶縁膜と、ゲート電極に接して形成され、より大きな電子親和力とより小さなバンドギャップを有する第２の絶縁膜の積層により形成し、ゲート絶縁膜への電荷のトラップを抑制する。

Description

明 細 書
半導体装置
技術分野
[0001] 本発明は一般に半導体装置に係り、特に高誘電体ゲート絶縁膜を有する半導体装 置に関する。
背景技術
[0002] 今日の超高速半導体装置では、微細化プロセスの進歩とともに、 30nm以下のゲ ート長が可能になりつつある。一般に微細化とともに半導体装置の動作速度は向上 するが、このように非常に微細化された半導体装置では、ゲート絶縁膜の膜厚を、微 細化によるゲート長の短縮に伴って、スケーリング則に従って減少させる必要がある
[0003] し力 ゲート長が 30nm以下になると、ゲート絶縁膜の厚さも、従来の熱酸化膜を使 つた場合、 lnm、あるいはそれ以下に設定する必要がある力 このように非常に薄い ゲート絶縁膜ではトンネル電流が増大し、その結果ゲートリーク電流が増大する問題 を回避することができない。
[0004] このような事情で従来、比誘電率が大きぐこのため物理的な膜厚が大きくても電気 的に SiO膜に換算した膜厚に相当する EOT (Equivalent Oxide Thickness)が小さい
2
Ta Oや Al O , ZrO , HfO、さらには ZrSiOあるいは Hf SiOのような高誘電体材
2 5 2 3 2 2 4 4
料 ( 、わゆる high— K材料)をゲート絶縁膜に対して適用することが提案されて！ヽる。 このような高誘電体材料を使うことにより、ゲート長が 30nm以下と、非常に短い超高 速半導体装置においても l〜2nm程度の物理的膜厚のゲート絶縁膜を使うことがで き、トンネル効果によるゲートリーク電流を抑制することができる。特に HfSiON膜を 使ったゲート絶縁膜が、このような超微細化半導体装置のゲート絶縁膜として有望視 されている。
[0005] チャネル領域中のキャリアモビリティーを向上させる観点からは、高誘電体ゲート酸 化膜とシリコン基板との間に、 lnm以下、好ましくは 0. 8nm以下の厚さのきわめて薄 いベース酸ィ匕膜 (界面酸ィ匕膜)を介在させるのが好ましい。ベース酸ィ匕膜は非常に 薄い必要があり、厚さが厚いと高誘電体膜をゲート絶縁膜に使った効果が相殺され る。一方、力かる非常に薄いベース酸ィ匕膜は、シリコン基板表面を一様に覆う必要が あり、また界面準位等の欠陥を形成しないことが要求される。従来、このように非常に 薄 ヽ界面酸化膜を、紫外光励起酸素ラジカルにより形成する技術が確立して！/ヽる。 発明の開示
発明が解決しょうとする課題
[0006] 図 1は、このような HfSiON膜のリーク電 8と EOTの関係を示す。ただし図 1は、 本発明者が本発明の基礎となる研究において得たものであり、本発明の一部を構成 するものである。
[0007] 図 1中、連続線はシリコン基板上に形成された熱酸化膜のリーク電流特性を示して おり、図 1中にはさらに、 Si濃度を 0%、 10%、 30%、 60%とした場合の、前記 HfSi ON膜のリーク電流特性が示されて 、る。ただし図 1にお 、て EOTおよびリーク電 gは、シリコン基板上に、熱酸ィ匕膜あるいは HfSiON膜を介して n+型の電極を有する MOSキャパシタを形成し、力かる MOSキャパシタに対して測定を行っている。その 際、前記 HfSiON膜は、シリコン基板表面に、厚さが 0. 4nmの界面酸ィ匕膜を介して 形成している。
[0008] 図 1を参照するに、同一のリーク電流値で比較した場合、 HfSiON膜の EOTは、熱 酸ィ匕膜に比べて大きく減少して 、るのがわかる。
[0009] このように、 HfSiON膜を使うことによりゲート絶縁膜の EOTは大きく減少させること ができる力 このような HfSiON膜中には、図 2に示すように、特に pMOS構造の場 合に多量の電荷トラップが形成されることが見いだされた。ただし図 2は、 HfSiON膜 をゲート絶縁膜とした pMOS構造および nMOS構造における電荷トラップ密度と Hf SiON膜中の Si濃度の関係を示す。このようにゲート絶縁膜中に多量の電荷トラップ が形成されると、半導体装置のしきい値特性が変動してしまい、また移動度も低下し 、半導体装置の安定な高速動作が不可能になる。
特許文献 1 :特開 2005— 45166号公報
特許文献 2：特開 2003 - 204061号公報
特許文献 3：特開 2004 - 31760号公報 特許文献 4:特開 2004— 186567号公報
特許文献 5：特開 2004 - 000614号公報
非特許文献 l :Jpn. J. Appl. Phys. vol.43, No.12, 2004, pp.8199- 8202
課題を解決するための手段
[0010] 一の側面によれば本発明は、
シリコン基板上に、界面酸化膜を介して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板中、前記ゲート電極の第 1および第 2の側にそれぞれ形成された 第 1および第 2の拡散領域と、
よりなる半導体装置であって、
前記ゲート絶縁膜は、前記界面酸化膜よりもバンドギャップの小さい第 1および第 2 の絶縁膜を、前記界面酸ィ匕膜上に順次積層した構造を有し、
前記第 1の絶縁膜は、前記第 2の絶縁膜よりも大きなバンドギャップを有することを 特半導体装置を提供する。
発明の効果
[0011] 本発明によれば、前記ゲート絶縁膜を、界面酸ィ匕膜に接する部分においては大き な電子親和力を有しゲート電極に接する部分では小さな電子親和力を有するように 構成することにより、 nチャネル MOSトランジスタにお 、ては前記ゲート絶縁膜中にチ ャネル中の電子に対する高 ヽ障壁が形成され、前記チャネル領域から前記ゲート絶 縁膜への電子の侵入が抑制されると同時に、仮に電子が侵入した場合でも、侵入し た電子を、ゲート絶縁膜中に蓄積することなぐ速やかにゲート電極へと排出すること ができ、ゲート電極中への電荷のトラップによるしきい値特性の変動を抑制することが できる。また ρチャネル MOSトランジスタにおいても、チャネル領域中のホールに対し 、ゲート絶縁膜中に高い障壁を形成できると同時に、ゲート電極側力も効率よくゲー ト絶縁膜中に電子を注入でき、仮にゲート絶縁膜中にホールが侵入しても、これを速 やかに中和することが可能となる。
図面の簡単な説明
[0012] [図 1]本発明の関連技術による HfSiON膜のリーク電流と EOTの関係を示す図であ る。
圆 2]本発明の関連技術による HfSiON膜の電荷トラップ密度を示す図である。 圆 3]本発明の原理を説明する図である。
[図 4A]本発明の原理を説明する別の図（その 1)である。
[図 4B]本発明の原理を説明する別の図（その 2)である。
[図 4C]本発明の原理を説明する別の図（その 3)である。
[図 5A]本発明の原理を説明する別の図（その 1)である。
[図 5B]本発明の原理を説明する別の図（その 2)である。
[図 5C]本発明の原理を説明する別の図（その 3)である。
[図 6A]本発明の原理を説明する別の図（その 1)である。
[図 6B]本発明の原理を説明する別の図（その 2)である。
[図 6C]本発明の原理を説明する別の図（その 3)である。
[図 7A]本発明の原理を説明する別の図（その 1)である。
[図 7B]本発明の原理を説明する別の図（その 2)である。
[図 7C]本発明の原理を説明する別の図（その 3)である。
[図 8A]本発明の原理を説明する別の図（その 1)である。
[図 8B]本発明の原理を説明する別の図（その 2)である。
[図 8C]本発明の原理を説明する別の図（その 3)である。
圆 9]本発明の原理を説明する別の図である。
[図 10]本発明の原理を説明する別の図である。
圆 11]本発明の第 1の実施形態による半導体装置の構成を示す図である。
[図 12]図 11の半導体装置が nチャネル MOSトランジスタである場合のバンド構造図 である。
[図 13]図 11の半導体装置が pチャネル MOSトランジスタである場合のバンド構造図 である。
[図 14]図 11の半導体装置で使われるゲート絶縁膜についての、リーク電流と EOTの 関係を示す図である。
圆 15]図 11の半導体装置におけるゲート絶縁膜中への電荷トラップ密度を、本発明 の関連技術の場合と比較して示す図である。
[図 16]様々なゲート絶縁膜構造について、電荷トラップ密度を比較する図である。
[図 17A]図 11の半導体装置の製造工程を示す図（その 1 )である。
[図 17B]図 11の半導体装置の製造工程を示す図（その 2)である。
[図 17C]図 11の半導体装置の製造工程を示す図（その 3)である。
[図 17D]図 11の半導体装置の製造工程を示す図（その 4)である。
[図 18]図 17のゲート絶縁膜成膜工程における TEOS原料ガスの流量と得られる HfS iON膜の Si濃度の関係を示す図である。
[図 19]本発明の第 2の実施形態による半導体装置の構成を示す図である。
[図 20]図 20の半導体装置で使われるゲート絶縁膜についての、リーク電流と EOTの 関係を示す図である。
[図 21]図 11の半導体装置におけるゲート絶縁膜中への電荷トラップ密度を、本発明 の関連技術の場合と比較して示す図である。
発明を実施するための最良の形態
[0013] [原理]
図 4A〜4C〜図 8A〜8Cは、図 3の基本構造を示す MOS構造において、ゲート絶 縁膜の構成を様々に変化させた場合のバンド構造を示す。
[0014] 図 3を参照するに、シリコン基板 21上には界面酸ィ匕膜 22を介してゲート絶縁膜 23 が形成されており、前記ゲート絶縁膜 23上には金属ゲート電極 24が形成されている
[0015] 図 4A〜4Cは、前記ゲート絶縁膜 23が、前記界面酸ィ匕膜 22に接して形成された、 バンドギャップが大きい第 1の絶縁膜 23aと、前記ゲート電極 24に接して形成された 、バンドギャップが前記第 1の絶縁膜よりは小さい第 2の絶縁膜 23bよりなる場合 (以 下、「TOP構成」と称する）を示しており、図 4Αは、前記図 3の構成を有する ηチヤネ ル MOSトランジスタにおいて蓄積状態力 ρチャネル MOSトランジスタにおいて反転 状態が生じている場合を、図 4Βは、前記 ηチャネル MOSトランジスタおよび ρチヤネ ル MOSトランジスタとも、フラットバンド状態となっている場合を、さらに図 4Cは、前記 ηチャネル MOSトランジスタにお!/、て反転状態が、 ρチャネル MOSトランジスタにお V、て蓄積状態が生じて 、る場合を示す。
[0016] 図 4Aの状態では、 pチャネル MOSトランジスタにおいて、シリコン基板 21表面に形 成されたチャネル領域中のホールに対して、前記第 1の絶縁膜 23aが高い障壁を形 成し、ホールのゲート絶縁膜 23への侵入を抑制する。また前記第 2の絶縁膜 23bは バンドギャップが小さいため、ゲート電極 24から電子がゲート絶縁膜 23に注入され やすぐこのようにして注入された電子は、前記第 1の絶縁膜 23aにチャネル領域か ら侵入したホールを中和するように作用し、前記ゲート絶縁膜 23における電荷トラッ プに起因する MOSトランジスタのしきい値の変動が抑制できる。
[0017] 図 4Bのフラットバンド状態では電荷注入は生じないが、図 4Cに示す、 nチャネル M OSトランジスタの反転状態では、前記シリコン基板 21の表面に誘起されたチャネル 領域より電子がゲート絶縁膜 23に侵入しょうとする。しかし、この場合にも、界面酸ィ匕 膜 22に接して大きなバンドギャップを有する第 1の絶縁膜 23aが高い障壁を形成し、 電子の侵入を抑制する。また、仮に界面準位などを介して電子が侵入しても、第 2の 絶縁膜 23bが高いバリアを形成しないため、ゲート絶縁膜 23に侵入した電子は速や かにゲート電極 24へと逃がされ、膜中にトラップされたり、 MOSトランジスタのしきい 値特性が変調されたりするなどの問題が抑制される。すなわち、図 4A〜4Cのバンド 構造は、 nチャネル MOSトランジスタ、 pチャネル MOSトランジスタのいずれにおい ても、ゲート絶縁膜中へのキャリアのトラップを最小化できることがわかる。
[0018] 図 5A〜5Cは、図 4A〜4Cのモデルにおいて、ゲート電極 24と第 2の絶縁膜の間 に、バンドギャップの大きい第 3の絶縁膜 23cが形成された場合 (以下、「MID構成」 と称する）を示す。この場合にも図 5Aは pチャネル MOSトランジスタの反転状態を、 図 5Bはフラットバンド状態を、図 5Cは nチャネル MOSトランジスタの反転状態を示 す。
[0019] 図 5Aを参照するに、この場合にも、前記界面酸化膜 22に接して形成された第 1絶 縁膜 23aは、チャネル領域中のホールに対して高いバリアを形成する力 ゲート電極 24に接して、第 3の絶縁膜 23cが高いバリアを形成し、ゲート電極 24からの前記絶 縁膜 23への電子の注入が抑制される。このため、 pチャネル MOSトランジスタの場合 、図 4Aの場合のように効率的に、ゲート絶縁膜 23中に注入されたホールを中和する ことはできない。
[0020] また図 5Cに示す nチャネル MOSトランジスタにおいては、ゲート絶縁膜 23に侵入 した電子は、前記ゲート電極 24に接して、バンドギャップの大きい第 3の絶縁膜 23c が形成されているため、バンドギャップの大きな第 1の絶縁膜 23aと第 3の絶縁膜 23c の間でトラップさされてしまう。
[0021] 図 6A〜6Cは、図 3のモデルにおいて、前記界面酸化膜 22に接してバンドギャップ の小さい第 1の絶縁膜 23aが形成され、前記ゲート電極 24に接して、バンドギャップ の大きな第 2の絶縁膜 23bが形成された場合 (以下、「BTM構成」と称する）を示す。 この場合にも図 6Aは pチャネル MOSトランジスタの反転状態を、図 6Bはフラットバン ド状態を、図 6Cは nチャネル MOSトランジスタの反転状態を示す (以下、「BTM」構 成と称する)。
[0022] 図 6Aを参照するに、この場合にも、前記界面酸化膜 22に接して形成された第 1絶 縁膜は、チャネル領域中のホールに対して高いバリアを形成する力 ゲート電極 24 に接して、第 2の絶縁膜 22bが高いバリアを形成し、ゲート電極 24からの前記絶縁膜 24への電子の注入が抑制される。このため、 pチャネル MOSトランジスタの場合、図 4Aの場合のように効率的に、ゲート絶縁膜 23中に注入されたホールを中和すること はできない。
[0023] また図 6Cに示す nチャネル MOSトランジスタにおいては、ゲート絶縁膜 23に侵入 した電子は、前記ゲート電極 24に接して、バンドギャップの大きい第 2の絶縁膜 23b が形成されているため、バンドギャップの大きな界面酸ィ匕膜 22と前記第 2の絶縁膜 2 3bの間でトラップされてしまう。
[0024] 図 7A〜7Cは、図 3のモデルにおいて、前記ゲート絶縁膜 23として、組成が一様な Hf SiON膜 (Si原子濃度 60%)を使った場合 (以下、 Flat (60%Si)構成と称する）を 示す。この場合にも図 7Aは pチャネル MOSトランジスタの反転状態を、図 7Bはフラ ットバンド状態を、図 7Cは nチャネル MOSトランジスタの反転状態を示す。
[0025] 図 7Aを参照するに、 HfSiON膜は、チャネル領域中のホールに対して高いバリア を形成する力 ゲート電極 24中の電子に対しても高いバリアを形成し、ゲート電極 24 力もの前記絶縁膜 23への電子の注入が抑制される。このため、 pチャネル MOSトラ ンジスタの場合、図 4Aの場合のように効率的に、ゲート絶縁膜 23中に注入されたホ ールを中和することはできない。
[0026] また図 7Cに示す nチャネル MOSトランジスタにおいては、ゲート絶縁膜 23に侵入 した電子は、前記ゲート絶縁膜 23のバンドギャップが大きいため、ゲート絶縁膜 23へ の侵入が抑制される。ただし、ゲート絶縁膜 23のバンドギャップは膜厚方向に一定で あるため、侵入した電子のゲート電極 24への排出が加速されるわけではない。
[0027] 図 8A〜8Cは、図 3のモデルにおいて、前記ゲート絶縁膜 23として、組成が一様な Hf SiON膜 (Si原子濃度 0%)を使った場合 (Flat (0%Si)構成）を示す。この場合に も図 8Aは pチャネル MOSトランジスタの反転状態を、図 8Bはフラットバンド状態を、 図 8Cは nチャネル MOSトランジスタの反転状態を示す。
[0028] 図 8Aを参照するに、 HfSiON膜 (実際には HfO膜）は、チャネル領域中のホール
2
に対して高いバリアを形成する力 ゲート電極 24中の電子に対しては低いバリアを形 成し、ゲート電極 24からの前記絶縁膜 23への電子の注入が生じる。このため、 pチヤ ネル MOSトランジスタの場合に、図 4Aの場合のように効率的に、ゲート絶縁膜 23中 に注入されたホールを中和することが可能である。
[0029] また図 8Cに示す nチャネル MOSトランジスタにおいては、チャネル領域の電子は、 前記ゲート絶縁膜 23のバンドギャップが小さいため、ゲート絶縁膜 23に容易に侵入 してしまう。また、ゲート絶縁膜 23のバンドギャップは膜厚方向に一定であるため、侵 入した電子のゲート電極 24への排出が加速されるわけではない。
[0030] 図 9は、このような様々なバンド構造のゲート絶縁膜について求めた、トラップ準位 密度の見積もりを示す。ただし図 9中、縦軸はトラップ準位密度を、横軸は、図 10〖こ 定義するように、界面酸ィ匕膜 22とゲート絶縁膜 23の界面における伝導帯下端とチヤ ネル領域 21におけるフェルミレベル Efのエネルギ差 Δ φを示す。 Δ φが負の場合、 ゲート絶縁膜 23、特に界面酸ィ匕膜 22と接してい絶縁膜 23aの伝導帯下端が、チヤ ネル領域のフェルミレベルよりも高いエネルギ位置を有することを意味する。
[0031] 図 9を参照するに、「Top」と記したデータ点は、図 4A〜4Cの「TOP構成」におい て、絶縁膜 23aを、 Siを 60%の原子濃度（SiZ (Hf+Si)と定義)で含む HfSiON膜 とし、絶縁膜 23bを HfO膜 (S源子濃度 = 0%)とした場合を示し、一方、「Mid」と記 した二点のうち、白丸で示したデータ点は、図 5A〜5Cの「MID構成」において、絶 縁膜 23a, 23cを、 Siを 60%の原子濃度で含む HfSiON膜とし、絶縁膜 23bを HfO
2 膜 (S源子濃度 = 0%)とした場合を示す。また図 9中、「Mid」と記した二点のうち、黒 丸で示したデータ点は、図5A〜5Cの「MID構成」にぉぃて、絶縁膜 23a, 23cを、 S iを 60%の原子濃度で含む HfSiON膜とし、絶縁膜 23bを HfSiON膜 (Si原子濃度 = 10%)とした場合を示す。
[0032] さらに図 9中、「BTM」と記したデータ点は、図 6A〜6Cの「BTM」構成において、 絶縁膜 23aを Si原子濃度が 10%の HfSiON膜とし、絶縁膜 23bを、 Si原子濃度が 6 0%の HfSiON膜とした場合を示し、「Flat (60%Si)」と記した点は、図 7八〜7じの「 Flat (60%Si)」構成に対応する。さらに図 9中、「Flat (0%Si)」と記したデータ点は 、図8八〜8じの「？1& 0%3 」構成に対応する。
[0033] 図 9よりわ力るように、トラップ準位密度が最も低いのは、図 4A〜4Cの「TOP構成」 であり、それに次ぐのが図 7A〜7Cの「Flat (60%Si)」構成であることがわかる。
[第 1の実施形態]
図 11は、本発明の第 1の実施形態による半導体装置 20の構成を示す。前記半導 体装置 20は、 pチャネル MOSトランジスタあるいは nチャネル MOSトランジスタを構 成する。
[0034] 図 11を参照するに、半導体装置 20はシリコン基板 21上に形成されており、前記シ リコン基板 21上にはチャネル領域 21cに対応して、厚さが約 0. 4nmの界面酸化膜 2 2が形成されており、前記界面酸化膜 22上に、 Siに富んだ組成の HfSiON膜よりな る第 1のゲート絶縁膜 23aが、 0. 7〜2. 5nm、例えば 2nmの膜厚に形成され、さらに 前記第 1のゲート絶縁膜 23a上に、 Hf02膜あるいは Hfに富んだ組成の HfSiON膜 よりなる第 2のゲート絶縁膜 23bが、 0. 7〜1. 5nm、例えば lnmの膜厚に形成され ている。前記第 1および第 2のゲート絶縁膜 23a, 23bは、全体としてゲート絶縁膜 23 を構成し、前記ゲート絶縁膜 23上には、 Wなどよりなる金属ゲート電極 24が、前記第 2のゲート絶縁膜 23bに接して形成されている。
[0035] さらに、前記シリコン基板 21中には、前記ゲート電極 24直下のチャネル領域 21cを 画成するように、ソースおよびドレイン領域 21a, 21bが形成されている。前記半導体 装置 20が nチャネル MOSトランジスタの場合には、前記ソースおよびドレイン領域 2 la, 21bは Asあるいは Pにより n型にドープされ、一方、前記半導体装置 20が pチヤ ネル MOSトランジスタの場合には、前記ソースおよびドレイン領域 21a, 21bは Bによ り p型にドープされる。
[0036] 図 12は、図 11の半導体装置 20力 ¾チャネル MOSトランジスタである場合の、ゲー ト絶縁膜 23周辺のバンド構造を示す。ただし Ecは伝導帯を、 Evは価電子帯を、 Ef はフェルミ準位を示す。
[0037] 図 12を参照するに、前記第 1の絶縁膜 23aは、 Siを例えば 60%の原子濃度で含 む HfSiON膜よりなり、一方、前記第 2の絶縁膜 23bは、 HfO膜あるいは Siを原子
2
濃度で 10%以下の濃度で含む HfSiON膜より構成する。
[0038] 前記第 1および第 2の絶縁膜 23a, 23bをこのように形成した場合、前記第 1の絶縁 膜 23aの電子親和力 φ 1,前記第 2の絶縁膜 23bの電子親和力 φ 2,前記ゲート電極 24の電子親和力 φ 1 (すなわち仕事関数)の間には、
φ 1ぐ Φ 2ぐ φ ιη
の関係が成立し、前記界面酸ィ匕膜 22と第 1の絶縁膜 23aの間には、チャネル領域中 の電子に対し、高い障壁が形成される。また、界面準位や絶縁膜 23a, 23b中の欠 陥などを伝って侵入した電子は、第 2の絶縁膜 23bの伝導帯上端が低い位置にある ため、容易にゲート電極 24へと排出され、ゲート絶縁膜 23中における電荷のトラップ が最小限に抑制される。
[0039] 図 13は、図 11の半導体装置 20力 ¾チャネル MOSトランジスタである場合の、ゲー ト絶縁膜 23周辺のバンド構造を示す。図 12ト同様に Ecは伝導帯を、 Evは価電子帯 を、 Efはフェルミ準位を示す。
[0040] 図 13の構成においても、前記第 1の絶縁膜 23aは、 Siを原子濃度で例えば 60% 含む HfSiON膜よりなり、一方、前記第 2の絶縁膜 23bは、 HfO膜あるいは Siを原
2
子濃度で 10%以下の濃度で含む HfSiON膜より構成する。
[0041] そこで、前記第 1および第 2の絶縁膜 23a, 23bをこのように形成した場合、前記第 1の絶縁膜 23aの電子親和力 φ 1,前記第 2の絶縁膜 23bの電子親和力 φ 2,前記ゲ ート電極 24の電子親和力 φ 1 (すなわち仕事関数)の間には、 φ 1ぐ φ 2ぐ φ ιη
の関係が成立する。
[0042] この場合、チャネル領域 21cのホールに対し、前記第 1の絶縁膜 23aは大きなバン ドギャップを有するため効果的なノリアを形成し、ホールのゲート絶縁膜 23への侵入 を抑制する。
[0043] また、ホールが界面準位や前記絶縁膜 23a, 23bの欠陥を介して侵入しても、前記 第 2の絶縁膜 23bの電子親和力 φ 2が大きな値をとるため、前記ゲート電極 24中の 電子に対するゲート絶縁膜 23の障壁高さが減少しており、ゲート電極 24からゲート 電極 23への電子の注入が促進される。このようにして注入された電子は、前記ゲート 絶縁膜 23中に侵入したホールを中和し、これにより、前記ゲート絶縁膜 23における 電荷のトラップを抑制することが可能となる。
[0044] なお、図 12の半導体装置において、前記ゲート電極 23としては、 Wなど金属を使う ことにより、フェルミレベルピニングの問題を軽減することが可能である。また、前記界 面酸ィ匕膜 22としては、例えば紫外光励起酸素ラジカルによりシリコン基板表面を酸 化する際に膜厚が 0. 4nmで生じるセルフリミット効果を使って形成した酸ィ匕膜を使う のが好ましい。特許文献 5を参照。
[0045] 図 14中、「発明 1」で示した点は、図 11の構造について、ゲート絶縁膜 23のリーク 電流と EOTの関係を示す。ただし図 14には、先に図 1で示したデータも、比較のた め示している。図 1と同様に、実線は熱酸ィ匕膜についての基準データを示す。
[0046] 図 14を参照するに、本発明による二層構造のゲート絶縁膜 23のリーク電流値は、 データ点「60%Si」で示した Si原子濃度が 60%の HfSiON膜のリーク電流値の延長 線上に位置しており、このことから、本発明のゲート絶縁膜 23は、 Siの原子濃度が 60 %の HfSiON膜とほぼ同等のリーク電流特性および EOTを示すことがわかる。
[0047] 図 15中「発明 1」で示した点、は、図 11のゲート絶縁膜 23の電荷トラップ密度の測 定結果を示す。
[0048] 図 15を参照するに、本発明のゲート絶縁膜 23により、 pチャネル MOSトランジスタ の場合も nチャネル MOSトランジスタの場合も、電荷トラップ密度が従来のものに比 ベて改善されて ヽることがゎカゝる。 [0049] 図 16は、同じ HfO膜および Siの原子濃度が 60%の HfSiON膜を使って、前記図
2
4八〜4じの「TOP構造」、図5A〜5Cの「MID構造」、さらに図 6A〜6Cの「ΒΤΜ構 造」を形成した場合の、ゲート絶縁膜中のトラップ準位密度を示す。
[0050] 図 16を参照するに、図 4A〜4Cの「TOP構造」において電荷トラップ密度が最も低 く、図 6A〜6Cの「ΒΤΜ構造」において電荷トラップ密度が最も大きいが、これは先 に予測された通りである。
[0051] 次に、図 17A〜17Dを参照しながら、図 11の半導体装置の製造工程を簡単に説 明する。
[0052] 図 17Aを参照するに、シリコン基板 21の表面に希フッ酸 (DHF)処理が施され、自 然酸ィ匕膜が除去されると同時に、露出された新鮮なシリコン表面が水素終端される。
[0053] 次に図 17Bの工程において、このように DHF処理されたシリコン基板 21の表面に 、典型的には 400〜500°Cの紫外光励起ラジカル酸化処理により、膜厚が約 0. 4n mのシリコン酸ィ匕膜 22が、前記界面酸化膜として形成され、さらに図 17Cの工程に おいて、力かる界面酸ィ匕膜上に、ターシャリーブトキシノヽフニゥム (HTB)およびテトラ エトキシシラン (TEOS)を原料とした CVD法により、 Siを原子濃度で例えば 60%含ん だ HfSiO膜 23aが、典型的には 480°Cの基板温度で、 0. 7〜2. 5nm、例えば約 2n
4
mの膜厚に形成される。
[0054] 図 18は、図 17Cの工程において Arキャリアガスの流量を 1500sccm, HTBガスの 流量を 0. 397sccmに設定し、 40Paのプロセス圧下、 TEOSガス流量を 0〜： Lsccm の範囲で変化させた場合に、形成される HfSiO膜 23a中に取り込まれる Siの原子濃
4
度を示している。
[0055] 図 18を参照するに、図 17Cの工程ではバンドギャップの大きい HfSiON膜を形成 する必要があるため、前記 TEOS流量が、 0. 5sccm以上の値に設定される。
[0056] さらに図 17Dの工程において、同じ CVD装置内において、 TEOSガスを例えば 0.
02sccm、あるいはそれ以下の流量で供給し、 Siの原子濃度が 10%以下の HfSiO
4 膜 23bを、 0. 7〜1· 5nm、例えば lnmの厚さに形成する。前記 HfSi〇4膜 23bは、 Siを含まない HfO膜であってもよい。
2
[0057] さらに図示はしないが、前記図 17Dの工程の後、前記 CVD装置内に例えばリモー トプラズマ源を使い、窒素ラジカルを導入することにより、前記 HfSi04膜 23a, 23bを 、 HfSiON膜に変換する。
[0058] さらに、図示は省略するが、図 17Dの工程の後、前記 HfSiON膜 23b上に Wなど の金属膜を堆積し、これをパターニングして金属ゲート電極 24を形成した後、前記金 属ゲート電極 24をマスクに、前記シリコン基板 21中に n型あるいは p型の不純物元素 を導入し、図 11の半導体装置が得られる。
[第 2の実施形態]
図 19は、本発明の第 2の実施形態による半導体装置 40の構成を示す。ただし図 1 9中、先に説明した部分には同一の参照符号を付し、説明を書略する。
[0059] 図 19を参照するに、本実施形態では前記図 11の二層構造のゲート絶縁膜 23の代 わりに、組成勾配を有し、下面側において Si濃度が高ぐ上面側に向かって Si濃度 が徐々に減少する HfSiON膜 43が使われる。図 19の例では、前記 HfSiON膜 43 は 0. 7〜4nm、例えば 3nmの膜厚を有し、界面酸ィ匕膜 22に接する下面側では Si原 子濃度が 60%、ゲート電極 24に接する上面側では 10〜0%の組成を有する。
[0060] 本実施形態においても、半導体装置 40は pチャネル MOSトランジスタあるいは nチ ャネル MOSトランジスタである力 同一構成のゲート絶縁膜力 pチャネル MOSトラ ンジスタでも nチャネル MOSトランジスタでも使われる。
[0061] 図 20は、図 19の半導体装置 40におけるリーク電 8と EOTの関係を示す。
[0062] 図 20を参照するに、「発明 2」として示すゲート絶縁膜 43のリーク電流値は、同じく 図 20中、「60%Si」として示す Si原子濃度が 60%の HfSiON膜のリーク電流値と、「 発明 1」で示す先の第 1の実施形態のゲート絶縁膜 23のリーク電流値の中間に位置 しているのがわかる。なお、図 20中には、図 1の本発明の関連技術によるゲート絶縁 膜のリーク電流値も併せて示してある。
[0063] 図 21は、前記 HfSiON膜 43の電荷トラップ密度を、前記 HfSiON膜 43をゲート電 極に使って pチャネル MOSトランジスタを形成した場合および nチャネル MOSトラン ジスタを形成した場合について示す。ただし図 21中、前記 HfSiON膜 43についての 結果を、「発明 2」として、図 11の HfSiON膜 23についての結果 8「発明 1」）および図 2の本発明の関連技術にっ 、ての結果と併せて示して 、る。 [0064] 図 21を参照するに、本実施形態による HfSiON膜を使うことにより、 pチャネル MO Sトランジスタであつても nチャネル MOSトランジスタであつても、電荷トラップ密度を、 先の第 1の実施形態の場合よりもさらに減少させることができるのがわ力る。
[0065] なお、以上の説明では、界面酸ィ匕膜 22に接する HfSiON膜 23aが、 Siを原子濃度 で 60%の濃度で含み、ゲート電極 23に接する HfSiON膜 23b膜が、 Siを原子濃度 で 10%以下の濃度で含む例を説明したが、本発明はこのような特定の組成に限定さ れることはなぐ図 12あるいは 13のバンド構造を実現できるものであれば、他の組成 を使うことも可能である。
[0066] また前記ゲート絶縁膜 23a, 23bあるいは 43として、 HfSiON膜の代わりに ZrSiO N膜や、 Hf A1N膜、 La O膜、 LaAlON膜、 LaSiON膜、 Y O膜、 YAION膜、 YSi
2 3 2 3
ON膜、 Ta O膜、 SrO膜およびこれらの複合膜等、いわゆる high-K膜を使うことが可
2 5
能である。
[0067] 以上、本発明を好ましい実施形態について説明したが、本発明は力かる特定の実 施形態に限定されるものではなく、特許請求の範囲に記載した要旨内にお 、て様々 な変形 '変更が可能である。
[0068] 以上、本発明を好ましい実施例について説明したが、本発明はカゝかる特定の実施 例に限定されるものではなく、特許請求の範囲に記載した要旨内にお 、て様々な変 形 ·変更が可能である。
[0069] 本発明は優先権主張の基礎となる 2006年 3月 10日に出願の特願 2006— 06630 0の全内容を含むものである。

Claims

請求の範囲
[1] シリコン基板上に、界面酸化膜を介して形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記シリコン基板中、前記ゲート電極の第 1および第 2の側にそれぞれ形成された 第 1および第 2の拡散領域と、
よりなる半導体装置であって、
前記ゲート絶縁膜は、前記界面酸ィ匕膜上に接して形成された第 1の絶縁膜と、前 記ゲート電極に接して形成された第 2の絶縁膜を含み、
前記第 2の絶縁膜は、前記第 1の絶縁膜よりも大きな電子親和力を有し、前記ゲー ト電極は、前記第 2の絶縁膜よりも大きな電子親和力を有することを特徴とする半導 体装置。
[2] 前記第 1の絶縁膜は、前記第 2の絶縁膜よりも大きなバンドギャップを有することを 特徴とする請求項 1記載の半導体装置。
[3] 前記第 2の絶縁膜は、前記第 1の絶縁膜に接して形成されていることを特徴とする 請求項 1記載の半導体装置。
[4] 前記第 1の絶縁膜の伝導帯と前記第 2の伝導帯との間には、段差が存在することを 特徴とする請求項 1記載の半導体装置。
[5] 前記第 1および第 2の絶縁膜は HfSiON膜であり、前記第 1の絶縁膜は前記第 2の 絶縁膜よりも高い Si濃度を有することを特徴とする請求項 1記載の半導体装置。
[6] 前記第 1の絶縁膜と前記第 2の絶縁膜の間で、 Si濃度が不連続に変化することを 特徴とする請求項 5記載の半導体装置。
[7] 前記第 1の伝導帯は前記第 2の伝導帯に、連続的に遷移することを特徴とする請求 項 1記載の半導体装置。
[8] 前記第 1および第 2の絶縁膜は HfSiON膜であり、前記第 1の絶縁膜は前記第 2の 絶縁膜よりも高い Si濃度を有し、前記 Si濃度は、前記第 1の絶縁膜から前記第 2の絶 縁膜に、連続的に遷移することを特徴とする請求項 7記載の半導体装置。
[9] 前記ゲート電極は、金属よりなることを特徴とする請求項 1記載の半導体装置。
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