JP5089576B2 - 自己整合され積極的にスケーリングされたcmosデバイスにおけるゲート電極の金属/金属窒化物二重層のcmos構造体及び半導体構造体 - Google Patents
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Description
半導体基板と、
半導体基板の1つの領域上に配置された少なくとも1つのnMOSデバイスと、
半導体基板の別の領域上に配置された少なくとも1つのpMOSデバイスと、
を含み、少なくとも1つのnMOSデバイスは、4.2eV未満の仕事関数を有する少なくとも低仕事関数の元素状金属と、その場金属キャッピング層とを含むゲート・スタックを有し、少なくとも1つのpMOSデバイスは、4.9eVより大きい仕事関数を有する少なくとも高仕事関数の元素状金属と、金属キャッピング層とを含むゲート・スタックを含む。
半導体基板と、
半導体基板の表面上に配置された界面層と、
界面層上に配置された5nm未満の厚さを有する誘電体層と、
誘電体層の上の金属層であって、該金属層は3nm未満の厚さを有し、該厚さは界面に影響を与える、金属層と、
金属を保護する金属キャッピング層と
を含む制御された界面層を有する半導体構造体にも関する。
12:ゲート・スタック
14:ゲート誘電体
16:低仕事関数金属
18:金属キャッピング層
20:ポリシリコン・カプセル化層
Claims (19)
- 相補型金属酸化膜半導体(CMOS)構造体であって、
半導体基板と、
前記半導体基板の1つの領域上に配置された少なくとも1つのnMOSデバイスと、
前記半導体基板の別の領域上に配置された少なくとも1つのpMOSデバイスとを備え、
前記少なくとも1つのnMOSデバイスは、4.2eV未満の仕事関数を有する少なくとも低仕事関数の元素状金属と、その場金属キャッピング層とを含むゲート・スタックを含み、
前記少なくとも1つのpMOSデバイスは、4.9eVより大きい仕事関数を有する少なくとも高仕事関数の元素状金属と、金属キャッピング層とを含むゲート・スタックを含み、
表面酸化物層が、前記pMOSデバイスの前記高仕事関数の元素状金属と前記金属キャッピング層との間に存在し、前記nMOSデバイスの前記低仕事関数の元素状金属と前記その場金属キャッピング層との間には存在しない、CMOS構造体。 - 前記nMOSデバイス及び前記pMOSデバイスは、前記半導体基板と前記高仕事関数及び低仕事関数の元素状金属との間に配置された同じゲート誘電体層を含む、請求項1に記載のCMOS構造体。
- 前記nMOSデバイス及び前記pMOSデバイスは、前記半導体基板と前記高仕事関数及び低仕事関数の元素状金属との間に配置された異なるゲート誘電体層を含む、請求項1に記載のCMOS構造体。
- 前記半導体基板と前記高仕事関数及び低仕事関数の元素状金属との間のゲート誘電体層をさらに備え、前記ゲート誘電体層は、酸化物、酸窒化物、窒化物、金属シリケート、窒化金属シリケート、又はそれらの多層構造を含む、請求項1に記載のCMOS構造体。
- 前記ゲート誘電体層は、SiO2、窒化SiO2、Si3N4、SiON、4.0より大きい誘電率を有する高k絶縁体、又はそれらの多層構造である、請求項4に記載のCMOS構造体。
- 前記ゲート誘電体層は、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、CeO2、Y2O3及びそれらの混合物からなる群から選択される高kゲート誘電体である、請求項5に記載のCMOS構造体。
- 前記ゲート誘電体層は、SiO2、又はSiO2及びHfO2を含むスタックである、請求項4に記載のCMOS構造体。
- 前記ゲート誘電体と前記高仕事関数及び低仕事関数の元素状金属との間の金属安定化層をさらに備える、請求項4に記載のCMOS構造体。
- 前記金属安定化層は、30Å未満の厚さを有し、TiN、TaSiN、TaSi、TaN及びHfSiからなる群から選択される、請求項8に記載のCMOS構造体。
- 両方の前記金属キャッピング層は、金属窒化物又は金属シリサイドを含み、前記金属は、元素周期表のIVB族又はVB族からのものである、請求項1に記載のCMOS構造体。
- 前記nMOSデバイスは、SiO2及びHfO2を含有する誘電体スタック、前記低仕事関数の元素状金属としてのTi、及び前記その場金属キャッピング層としてのTiNを含む、請求項1に記載のCMOS構造体。
- 相補型金属酸化膜半導体(CMOS)構造体であって、
半導体基板と、
前記半導体基板の1つの領域上に配置された少なくとも1つのnMOSデバイスと、
前記半導体基板の別の領域上に配置された少なくとも1つのpMOSデバイスとを備え、
前記少なくとも1つのnMOSデバイスは、前記半導体基板の表面上に配置された第1の界面層と、前記第1の界面層上に配置された3nm未満の厚さを有する第1の誘電体層と、前記第1の誘電体層上に配置された4.2eV未満の仕事関数および5nm未満の厚さを有する低仕事関数の元素状金属と、前記低仕事関数の元素状金属上に配置された第1の金属キャッピング層とを含む第1のゲート・スタックを含み、
前記少なくとも1つのpMOSデバイスは、4.9eVより大きい仕事関数を有する少なくとも高仕事関数の元素状金属と、前記高仕事関数の元素状金属上に配置された第2の金属キャッピング層とを含む第2のゲート・スタックを含み、
表面酸化物層が、前記pMOSデバイスの前記高仕事関数の元素状金属と前記第2の金属キャッピング層との間に存在し、前記nMOSデバイスの前記低仕事関数の元素状金属と前記第1の金属キャッピング層との間には存在しない、CMOS構造体。 - 前記少なくとも1つのpMOSデバイスは、前記半導体基板の表面上に配置された第2の界面層と、前記第2の界面層と前記高仕事関数の元素状金属との間に配置された第2の誘電体層とをさらに含む、請求項12に記載のCMOS構造体。
- 前記第1の界面層および前記第2の界面層の少なくとも一方はSiO 2 からなり、前記第1の誘電体層および前記第2の誘電体層の少なくとも一方はHfO 2 からなる、請求項13に記載のCMOS構造体。
- 前記第1の誘電体層および前記第2の誘電体層は、SiO 2 、窒化SiO 2 、Si 3 N 4 、SiON、4.0より大きい誘電率を有する高k絶縁体、又はそれらの多層構造である、請求項13に記載のCMOS構造体。
- 前記第1の誘電体層および前記第2の誘電体層は、HfO 2 、ZrO 2 、Al 2 O 3 、TiO 2 、La 2 O 3 、SrTiO 3 、LaAlO 3 、CeO 2 、Y 2 O 3 及びそれらの混合物からなる群から選択される高kゲート誘電体である、請求項13に記載のCMOS構造体。
- 前記第1の誘電体層と前記低仕事関数の元素状金属との間、および 前記第2の誘電体層と前記高仕事関数の元素状金属との間の少なくとも1方に金属安定化層をさらに備え、
前記金属安定化層は、30Å未満の厚さを有し、TiN、TaSiN、TaSi、TaN及びHfSiからなる群から選択される、請求項13に記載のCMOS構造体。 - 前記低仕事関数の元素状金属は、Ti、Hf、Ta、Nb、Zr、又はVを含む、請求項1または12に記載のCMOS構造体。
- 前記高仕事関数の元素状金属は、Re、Ru、W、又はIrを含む、請求項18に記載のCMOS構造体。
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