JP2004022690A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】実効的なチャネル長が制御し易く、目的の特性に近付ける信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供する。
【解決手段】第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。タンタル層１４２の側部にはタンタル酸化膜で構成される陽極酸化層１５が適当な厚さで設けられている。ゲート電極１４の側部に側壁絶縁膜１８が設けられている。上記ゲート電極１４及び側壁絶縁膜１８の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１６上にシリサイド層１８が設けられている。
【選択図】 図１
【解決手段】第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含むゲート電極１４が構成されている。タンタル層１４２の側部にはタンタル酸化膜で構成される陽極酸化層１５が適当な厚さで設けられている。ゲート電極１４の側部に側壁絶縁膜１８が設けられている。上記ゲート電極１４及び側壁絶縁膜１８の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１６上にシリサイド層１８が設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍより微細なパターンを有するメタルゲートトランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース・ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
しかしながら、サリサイドプロセスを経てもゲート酸化膜と接するゲート電極側はポリシリコン層である。このポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。この空乏現象の発生により、ゲート酸化膜とゲート電極の間には直列に容量が挿入されることと等価になる。これにより、チャネルにかかる実効的な電界が低下し、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
そこで、ゲート電極をメタルとするメタルゲートが注目される。特開平２００１−２９８１９２には、ゲート電極に窒化タンタル層を含むメタルゲートが開示されている。ポリシリコン層がゲート電極に接していないので、ゲート電極において空乏化を生じない。その結果、ゲート電極はポリシリコン層を用いた場合に比べて、チャネル領域にかかる実効的な電界の減少を抑えることができ、電流駆動能力の低下を招くことがない。
【０００５】
【発明が解決しようとする課題】
特開平２００１−２９８１９２では、酸化シリコン層でなるゲート絶縁層上に窒化タンタル層、タンタル層、及びキャップ層としての窒化タンタル層の順次積層をゲート電極としてパターニングする。その後、このゲート電極パターンをマスクにシリコン層に不純物拡散層（ソース・ドレイン拡散層）を形成する。さらに、酸化シリコン層によるゲート電極のサイドウォールスペーサを形成する。次に、不純物拡散層の露出部分をシリサイド化してシリサイド層を形成する。
【０００６】
上記構成では、サイドウォールスペーサの酸化シリコン層が、メタルゲートの主要部であるタンタル層に対して悪影響を及ぼす。酸化シリコン層堆積時から接触しているタンタル層表面が徐々に酸化されてしまうのである。この酸化の度合いは制御することができず、目的の特性から外れてしまう問題があった。つまり、過剰にメタルゲート部の抵抗上昇が促進されるものや、予想以上に実効チャネル長（Ｌｅｆｆｅｃｔ）が小さくなる等、トランジスタ素子が不安定な特性になり易い。
【０００７】
本発明は上記のような事情を考慮してなされたもので、実効的なチャネル長が制御し易く、目的の特性に近付ける信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
前記陽極酸化層上を含んで設けられた前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、ゲート電極の金属部材が陽極酸化により寸法が制御された上で、側壁絶縁膜が設けられる。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。
【００１０】
本発明の［請求項２］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
少なくとも前記陽極酸化層を被覆する耐酸化性膜と、
前記耐酸化性膜を覆う前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置によれば、ゲート電極の金属部材が陽極酸化により寸法が制御された上で、側壁絶縁膜が耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。また、耐酸化性膜のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１２】
なお、本発明の［請求項３］に係る半導体装置は、［請求項２］に従属され、前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。ゲート電極を酸化の影響からより確実に保護する。
【００１３】
なお、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属され、
前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を含み、前記陽極酸化層は前記第２金属層の横方向の寸法を制御することを特徴とする。
上記本発明の特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。
【００１４】
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記半導体層において、前記陽極酸化層の省かれた前記ゲート電極が側部に前記耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成がさらに含まれることを特徴とする。
上記本発明の特徴によれば、異なる設定のゲート長を有するトランジスタ構成が実現され、回路設計に自由度が得られる。
【００１５】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１６】
本発明の［請求項７］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属部材で構成されるゲート電極を形成する工程と、
前記ゲート電極を陽極酸化する工程と、
前記ゲート電極の側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインの各コンタクト部を形成する工程と、
を具備したことを特徴とする。
【００１７】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極の金属部材が適当に陽極酸化され寸法が制御された後、ゲート電極の側壁絶縁膜を形成する。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。
【００１８】
また、本発明の［請求項８］に係る半導体装置の製造方法は、［請求項７］に従属され、
前記側壁絶縁膜の形成は前記ゲート電極全体を被覆する耐酸化性膜の形成を介して施されることを特徴とする。
これにより、ゲート絶縁膜を酸化の影響からより確実に保護する。また、耐酸化性膜形成のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１９】
また、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項７］または［請求項８］に従属され、
前記陽極酸化を防止するレジストマスクを所定領域に形成する工程を含み、前記半導体層において前記陽極酸化層の省かれた前記ゲート電極が側部に耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成が同時に形成されることを特徴とする。
上記本発明の特徴によれば、レジストマスクをパターニングすることにより容易に異なる設定のゲート長を有するトランジスタ構成が実現され、回路設計に自由度が得られる。
【００２０】
なお、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００２１】
本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項７］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含むこと特徴とする。
【００２２】
また、本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項７］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２３】
上記本発明の［請求項１３］、［請求項１４］に係る各特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２４】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項７］〜［請求項１４］いずれか一つに従属され、
前記ゲート電極は、前記金属部材の最上部に前記耐酸化性膜を形成してからパターニングを経ることにより、前記ゲート電極を形成した時点でその最上部には前記耐酸化性膜が予め設けられているようにしたことを特徴とする。すなわち、ゲート電極を酸化の影響からより確実に保護する。
【００２５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２６】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含む。このうち、タンタル層１４２はゲート電極１４全体の厚さの５割以上を占める。タンタル層１４２の側部にはタンタル酸化膜で構成される陽極酸化層１５が適当な厚さで設けられている。陽極酸化層１５は水素をほとんど通さない緻密な層である。
【００２７】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１６が設けられている。また、ゲート電極１４の側部に側壁絶縁膜１８が設けられている。ここでの側壁絶縁膜１８は酸化シリコン膜としている。
【００２８】
上記ゲート電極１４及び側壁絶縁膜１８の領域を隔てて不純物拡散層１６上にシリサイド層１９が設けられている。シリサイド層１９はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な金属シリサイドが採用できる。
【００２９】
上記第１実施形態によれば、ゲート電極１４のタンタル層１４２に関し、陽極酸化層１５によって実質的なゲート長寸法が制御される。その上で、側壁絶縁膜１８が設けられる。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。
【００３０】
図２〜図６は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３を順次連続的に成膜する。窒化タンタル層（１４１，１４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（１４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極１４が形成される。このゲート電極１４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１６を設ける。
【００３１】
次に、図３に示すように、ゲート電極１４に対し、陽極酸化処理をする。タンタル層１４２に対する陽極酸化であり、陽極酸化層１５を形成する。陽極酸化層１５の厚さは５ｎｍ〜２０ｎｍの範囲とする。陽極酸化は、クエン酸水溶液などの電解液中に酸化したいタンタル層のある基板側を陽極に設置し、時間制御で電界を印加して表面を酸化させる。常温から６０℃程度の低温プロセスで緻密な酸化膜を形成することができる。なお、不純物拡散層１６を形成するイオン注入は、図２の構成のときに実施する代りに、この陽極酸化層１５形成後に実施することも考えられる。
【００３２】
次に、図４に示すように、ＣＶＤ法を用いて、ゲート電極１４を覆うように酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１８を形成する。
【００３３】
次に、図５に示すように、必要ならばゲート電極１４及び側壁絶縁膜１８の領域をマスクとした第２回目のソース・ドレインに関係する第２導電型の不純物イオン注入を行うようにする。その後、スパッタ法を利用してシリサイド化に適した所定の高融点金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１６上にシリサイド層１９が設けられる。これにより、前記図１に示すような構成を得る。
【００３４】
上記第１実施形態の方法によれば、ゲート電極１４のタンタル層１４２を陽極酸化することにより、所定範囲の厚さで陽極酸化層１５を形成する。これにより、実質的なゲート長寸法が制御される。その上で側壁絶縁膜１８を設ける。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。
【００３５】
図６は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、前記第１実施形態と同様の箇所には図１と同様の符号を付して説明は省略する。
【００３６】
この第２実施形態では、ゲート電極１４の側部に耐酸化性膜１７の被覆があり、この耐酸化性膜１７を介して側壁絶縁膜１８が設けられている。ここでの耐酸化性膜１７は窒化シリコン膜とし、だいたい１０〜５０ｎｍの範囲の厚さを有する。これにより、ゲート電極１４において、陽極酸化層１５に加え、タンタル層１４２を酸化の影響からより確実に保護する構成となる。
【００３７】
上記第２実施形態においても、ゲート電極１４のタンタル層１４２に関し、陽極酸化層１５によって実質的なゲート長寸法が制御される。その上で、耐酸化性膜１７の被覆を介して側壁絶縁膜１８が設けられる。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、耐酸化性膜１７のストレスは側壁絶縁膜１８によって緩和され、ゲート絶縁膜１３に電界強度の悪化など悪影響を及ぼすことはない。
【００３８】
図７〜図１１は、それぞれ図６のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図７に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３を前記第１実施形態の方法と同様に順次連続的に成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極１４が形成される。このゲート電極１４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１６を設ける。
【００３９】
次に、図８に示すように、ゲート電極１４に対し、陽極酸化処理をする。タンタル層１４２に対する陽極酸化であり、前記第１実施形態の方法と同様に５ｎｍ〜２０ｎｍの範囲の厚さで陽極酸化層１５を形成する。
【００４０】
次に、図９に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、ゲート電極１４全体を１０〜５０ｎｍの厚さで被覆する。これにより、少なくともゲート電極１４の側部に耐酸化性膜１７が配される。なお、不純物拡散層１６を形成するイオン注入は、図２の構成のときに実施する代りに、この耐酸化性膜１７形成後に実施することも考えられる。
【００４１】
次に、図１０に示すように、ＣＶＤ法を用いて、耐酸化性膜１７上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１８を形成する。
【００４２】
次に、図１１に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１８に覆われていないソース・ドレイン領域の耐酸化性膜１７を除去する。この工程の前後いずれかで、必要ならばゲート電極１４及び側壁絶縁膜１８の領域をマスクとした第２回目のソース・ドレインに関係する第２導電型の不純物イオン注入を行うようにする。その後、スパッタ法を利用してシリサイド化に適した所定の高融点金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１６上にシリサイド層１９が設けられる。これにより、前記図６に示すような構成を得る。
【００４３】
上記第２実施形態の方法においても、ゲート電極１４のタンタル層１４２を陽極酸化することにより、所定範囲の厚さで陽極酸化層１５を形成する。これにより、実質的なゲート長寸法が制御される。その上で、耐酸化性膜１７の被覆を介して側壁絶縁膜１８を設ける。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、耐酸化性膜１７は薄く、そのストレスは側壁絶縁膜１８によって緩和され、ゲート絶縁膜１３に対し、電界強度の悪化など悪影響を及ぼすことはない。
【００４４】
図１２〜図１６は、本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第２実施形態と同様の箇所には図６，図７〜図１１と同様の符号を付して説明は省略する。
【００４５】
この第３実施形態では、ゲート電極１４の金属部材積層に続いて、耐酸化性膜１７と同じ窒化シリコン膜でなる耐酸化性膜１７１を厚く堆積する。これにより、ゲート電極１４パターニング時のハードマスクを兼ね、ゲート電極１４最上層に予め耐酸化性膜１７１が配されている形態を実現する（図１２）。後の図１３〜図１６の構成へ至る工程は、前記図８〜図１１及び図６の構成へ至る工程と同様である。
【００４６】
上記第３実施形態の構成及び方法によれば、前記第２実施形態に比べて、ゲート電極１４上部にはより確実に耐酸化性膜１６が残留する形態となる。また、図１３の工程における陽極酸化時において、窒化タンタル層１４３上に存在し、より確実にタンタル層１４２上部を酸化から保護する形態を実現する。また、ソース・ドレイン領域の耐酸化性膜１６を除去するウェットエッチング工程において、ゲート電極１４の窒化タンタル層１４３はより確実に保護される。その他は、第２実施形態と同様であり、同様の作用、効果が得られる。
【００４７】
なお、上記構成において、陽極酸化層１５のない構成を基板に混載することもできる。これについて以下に示す。
図１７〜図１９は、本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第３実施形態と同様の箇所には図１２〜図１６で示した符号を付して説明する。
【００４８】
すなわち、前記図１２のゲート電極１４パターニング工程、不純物拡散層１６のイオン注入終了後、陽極酸化層１５を形成しないゲート電極１４の部分をレジスト層３０でマスクする（図１７）。次に、陽極酸化層１５を形成するゲート電極に対しては前記図１３と同様の陽極酸化処理を施す（図１８）。その後、上記レジストマスク（３０）を除去し、全体を前記図１４における耐酸化性膜１７形成の工程→前記図１５における側壁絶縁膜１８形成の工程→前記図１６における耐酸化性膜１７に対するウェット除去工程に進ませる。このような実施形態の方法により、ゲート長が制御された２種類のＭＯＳＦＥＴ３１，３２の混載が実現される（図１９）。また、必要であれば、不純物拡散層１６の露出部をシリサイド化し、図示しないシリサイド層を形成する。
【００４９】
上記第４の実施形態の構成及び方法によれば、第３実施形態と同様の作用、効果を得ることができる。さらに、レジストマスクを利用することによって、陽極酸化層１５を設ける構成、設けない構成によって、実効ゲート長が制御された少なくとも２種類のＭＯＳＦＥＴが構成される。確実に実効ゲート長の異なるＭＯＳＦＥＴが構成できるため、回路設計に自由度が得られる。例えば、トランジスタ間での差分信号が得られることを活かし、アナログ回路のノイズキャンセラ回路への利用が期待できる。
【００５０】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の金属部材が適当に陽極酸化され寸法が制御された後、ゲート電極の側壁絶縁膜を形成する。あるいは全体を耐酸化性膜の被覆を介してゲート電極の側壁絶縁膜を形成する。陽極酸化層により、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。また、ゲート電極下に延在するソース・ドレイン拡散層のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、実効ゲート長が制御された少なくとも２種類のＭＯＳＦＥＴの構成を得ることも可能で、回路設計の自由度が広がる。この結果、実効的なチャネル長が制御し易く、目的の特性に近付ける信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】本発明の第２実施形態に係る半導体装置の要部を示す断面図である。
【図７】図６の構成における要部の製造方法を工程順に示す第１の断面図である。
【図８】図７に続く第２の断面図である。
【図９】図８に続く第３の断面図である。
【図１０】図９に続く第４の断面図である。
【図１１】図１０に続く第５の断面図である。
【図１２】本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１３】図１２に続く第２の断面図である。
【図１４】図１３に続く第３の断面図である。
【図１５】図１４に続く第４の断面図である。
【図１６】図１５に続く第５の断面図である。
【図１７】本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１８】図１７に続く第２の断面図である。
【図１９】図１８に続く第３の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４…ゲート電極
１４１，１４３…窒化タンタル層
１４２…タンタル層
１５…陽極酸化層
１６…不純物拡散層
１７，１７１…耐酸化性膜
１８…側壁絶縁膜
１９…シリサイド層
３０…レジスト層
３１，３２…ＭＯＳＦＥＴ
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍより微細なパターンを有するメタルゲートトランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース・ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
しかしながら、サリサイドプロセスを経てもゲート酸化膜と接するゲート電極側はポリシリコン層である。このポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。この空乏現象の発生により、ゲート酸化膜とゲート電極の間には直列に容量が挿入されることと等価になる。これにより、チャネルにかかる実効的な電界が低下し、ＭＯＳＦＥＴの電流駆動能力が低下する。
【０００４】
そこで、ゲート電極をメタルとするメタルゲートが注目される。特開平２００１−２９８１９２には、ゲート電極に窒化タンタル層を含むメタルゲートが開示されている。ポリシリコン層がゲート電極に接していないので、ゲート電極において空乏化を生じない。その結果、ゲート電極はポリシリコン層を用いた場合に比べて、チャネル領域にかかる実効的な電界の減少を抑えることができ、電流駆動能力の低下を招くことがない。
【０００５】
【発明が解決しようとする課題】
特開平２００１−２９８１９２では、酸化シリコン層でなるゲート絶縁層上に窒化タンタル層、タンタル層、及びキャップ層としての窒化タンタル層の順次積層をゲート電極としてパターニングする。その後、このゲート電極パターンをマスクにシリコン層に不純物拡散層（ソース・ドレイン拡散層）を形成する。さらに、酸化シリコン層によるゲート電極のサイドウォールスペーサを形成する。次に、不純物拡散層の露出部分をシリサイド化してシリサイド層を形成する。
【０００６】
上記構成では、サイドウォールスペーサの酸化シリコン層が、メタルゲートの主要部であるタンタル層に対して悪影響を及ぼす。酸化シリコン層堆積時から接触しているタンタル層表面が徐々に酸化されてしまうのである。この酸化の度合いは制御することができず、目的の特性から外れてしまう問題があった。つまり、過剰にメタルゲート部の抵抗上昇が促進されるものや、予想以上に実効チャネル長（Ｌｅｆｆｅｃｔ）が小さくなる等、トランジスタ素子が不安定な特性になり易い。
【０００７】
本発明は上記のような事情を考慮してなされたもので、実効的なチャネル長が制御し易く、目的の特性に近付ける信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
前記陽極酸化層上を含んで設けられた前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする。
【０００９】
上記本発明に係る半導体装置によれば、ゲート電極の金属部材が陽極酸化により寸法が制御された上で、側壁絶縁膜が設けられる。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。
【００１０】
本発明の［請求項２］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
少なくとも前記陽極酸化層を被覆する耐酸化性膜と、
前記耐酸化性膜を覆う前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする。
【００１１】
上記本発明に係る半導体装置によれば、ゲート電極の金属部材が陽極酸化により寸法が制御された上で、側壁絶縁膜が耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。また、耐酸化性膜のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１２】
なお、本発明の［請求項３］に係る半導体装置は、［請求項２］に従属され、前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。ゲート電極を酸化の影響からより確実に保護する。
【００１３】
なお、本発明の［請求項４］に係る半導体装置は、［請求項１］〜［請求項３］いずれか一つに従属され、
前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を含み、前記陽極酸化層は前記第２金属層の横方向の寸法を制御することを特徴とする。
上記本発明の特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。
【００１４】
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、
前記半導体層において、前記陽極酸化層の省かれた前記ゲート電極が側部に前記耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成がさらに含まれることを特徴とする。
上記本発明の特徴によれば、異なる設定のゲート長を有するトランジスタ構成が実現され、回路設計に自由度が得られる。
【００１５】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１６】
本発明の［請求項７］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属部材で構成されるゲート電極を形成する工程と、
前記ゲート電極を陽極酸化する工程と、
前記ゲート電極の側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインの各コンタクト部を形成する工程と、
を具備したことを特徴とする。
【００１７】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極の金属部材が適当に陽極酸化され寸法が制御された後、ゲート電極の側壁絶縁膜を形成する。これにより、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。
【００１８】
また、本発明の［請求項８］に係る半導体装置の製造方法は、［請求項７］に従属され、
前記側壁絶縁膜の形成は前記ゲート電極全体を被覆する耐酸化性膜の形成を介して施されることを特徴とする。
これにより、ゲート絶縁膜を酸化の影響からより確実に保護する。また、耐酸化性膜形成のストレスは側壁絶縁膜によって緩和され、ゲート絶縁膜に悪影響を及ぼすことはない。
【００１９】
また、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項７］または［請求項８］に従属され、
前記陽極酸化を防止するレジストマスクを所定領域に形成する工程を含み、前記半導体層において前記陽極酸化層の省かれた前記ゲート電極が側部に耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成が同時に形成されることを特徴とする。
上記本発明の特徴によれば、レジストマスクをパターニングすることにより容易に異なる設定のゲート長を有するトランジスタ構成が実現され、回路設計に自由度が得られる。
【００２０】
なお、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項７］〜［請求項９］いずれか一つに従属され、
前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００２１】
本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項７］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含むこと特徴とする。
【００２２】
また、本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項７］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２３】
上記本発明の［請求項１３］、［請求項１４］に係る各特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２４】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項７］〜［請求項１４］いずれか一つに従属され、
前記ゲート電極は、前記金属部材の最上部に前記耐酸化性膜を形成してからパターニングを経ることにより、前記ゲート電極を形成した時点でその最上部には前記耐酸化性膜が予め設けられているようにしたことを特徴とする。すなわち、ゲート電極を酸化の影響からより確実に保護する。
【００２５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２６】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３の積層を含む。このうち、タンタル層１４２はゲート電極１４全体の厚さの５割以上を占める。タンタル層１４２の側部にはタンタル酸化膜で構成される陽極酸化層１５が適当な厚さで設けられている。陽極酸化層１５は水素をほとんど通さない緻密な層である。
【００２７】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１６が設けられている。また、ゲート電極１４の側部に側壁絶縁膜１８が設けられている。ここでの側壁絶縁膜１８は酸化シリコン膜としている。
【００２８】
上記ゲート電極１４及び側壁絶縁膜１８の領域を隔てて不純物拡散層１６上にシリサイド層１９が設けられている。シリサイド層１９はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な金属シリサイドが採用できる。
【００２９】
上記第１実施形態によれば、ゲート電極１４のタンタル層１４２に関し、陽極酸化層１５によって実質的なゲート長寸法が制御される。その上で、側壁絶縁膜１８が設けられる。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。
【００３０】
図２〜図６は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３を順次連続的に成膜する。窒化タンタル層（１４１，１４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（１４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極１４が形成される。このゲート電極１４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１６を設ける。
【００３１】
次に、図３に示すように、ゲート電極１４に対し、陽極酸化処理をする。タンタル層１４２に対する陽極酸化であり、陽極酸化層１５を形成する。陽極酸化層１５の厚さは５ｎｍ〜２０ｎｍの範囲とする。陽極酸化は、クエン酸水溶液などの電解液中に酸化したいタンタル層のある基板側を陽極に設置し、時間制御で電界を印加して表面を酸化させる。常温から６０℃程度の低温プロセスで緻密な酸化膜を形成することができる。なお、不純物拡散層１６を形成するイオン注入は、図２の構成のときに実施する代りに、この陽極酸化層１５形成後に実施することも考えられる。
【００３２】
次に、図４に示すように、ＣＶＤ法を用いて、ゲート電極１４を覆うように酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１８を形成する。
【００３３】
次に、図５に示すように、必要ならばゲート電極１４及び側壁絶縁膜１８の領域をマスクとした第２回目のソース・ドレインに関係する第２導電型の不純物イオン注入を行うようにする。その後、スパッタ法を利用してシリサイド化に適した所定の高融点金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１６上にシリサイド層１９が設けられる。これにより、前記図１に示すような構成を得る。
【００３４】
上記第１実施形態の方法によれば、ゲート電極１４のタンタル層１４２を陽極酸化することにより、所定範囲の厚さで陽極酸化層１５を形成する。これにより、実質的なゲート長寸法が制御される。その上で側壁絶縁膜１８を設ける。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。
【００３５】
図６は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、前記第１実施形態と同様の箇所には図１と同様の符号を付して説明は省略する。
【００３６】
この第２実施形態では、ゲート電極１４の側部に耐酸化性膜１７の被覆があり、この耐酸化性膜１７を介して側壁絶縁膜１８が設けられている。ここでの耐酸化性膜１７は窒化シリコン膜とし、だいたい１０〜５０ｎｍの範囲の厚さを有する。これにより、ゲート電極１４において、陽極酸化層１５に加え、タンタル層１４２を酸化の影響からより確実に保護する構成となる。
【００３７】
上記第２実施形態においても、ゲート電極１４のタンタル層１４２に関し、陽極酸化層１５によって実質的なゲート長寸法が制御される。その上で、耐酸化性膜１７の被覆を介して側壁絶縁膜１８が設けられる。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、耐酸化性膜１７のストレスは側壁絶縁膜１８によって緩和され、ゲート絶縁膜１３に電界強度の悪化など悪影響を及ぼすことはない。
【００３８】
図７〜図１１は、それぞれ図６のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図７に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層１４１、体心立方格子相のタンタル層１４２、窒化タンタル層１４３を前記第１実施形態の方法と同様に順次連続的に成膜する。次に、フォトリソグラフィ技術を用いてマスクパターン（図示せず）を形成し、マスクパターンに従ってエッチングすることにより、ゲート電極１４が形成される。このゲート電極１４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１６を設ける。
【００３９】
次に、図８に示すように、ゲート電極１４に対し、陽極酸化処理をする。タンタル層１４２に対する陽極酸化であり、前記第１実施形態の方法と同様に５ｎｍ〜２０ｎｍの範囲の厚さで陽極酸化層１５を形成する。
【００４０】
次に、図９に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、ゲート電極１４全体を１０〜５０ｎｍの厚さで被覆する。これにより、少なくともゲート電極１４の側部に耐酸化性膜１７が配される。なお、不純物拡散層１６を形成するイオン注入は、図２の構成のときに実施する代りに、この耐酸化性膜１７形成後に実施することも考えられる。
【００４１】
次に、図１０に示すように、ＣＶＤ法を用いて、耐酸化性膜１７上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１８を形成する。
【００４２】
次に、図１１に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１８に覆われていないソース・ドレイン領域の耐酸化性膜１７を除去する。この工程の前後いずれかで、必要ならばゲート電極１４及び側壁絶縁膜１８の領域をマスクとした第２回目のソース・ドレインに関係する第２導電型の不純物イオン注入を行うようにする。その後、スパッタ法を利用してシリサイド化に適した所定の高融点金属層を成膜する。その後、シリサイド化のための熱処理等を経て、不純物拡散層１６上にシリサイド層１９が設けられる。これにより、前記図６に示すような構成を得る。
【００４３】
上記第２実施形態の方法においても、ゲート電極１４のタンタル層１４２を陽極酸化することにより、所定範囲の厚さで陽極酸化層１５を形成する。これにより、実質的なゲート長寸法が制御される。その上で、耐酸化性膜１７の被覆を介して側壁絶縁膜１８を設ける。これにより、メタルゲートのゲート長方向の側部酸化を予定寸法に固定制御することができる。陽極酸化層１５により、ゲート電極１４下に延在する不純物拡散層１６のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、耐酸化性膜１７は薄く、そのストレスは側壁絶縁膜１８によって緩和され、ゲート絶縁膜１３に対し、電界強度の悪化など悪影響を及ぼすことはない。
【００４４】
図１２〜図１６は、本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第２実施形態と同様の箇所には図６，図７〜図１１と同様の符号を付して説明は省略する。
【００４５】
この第３実施形態では、ゲート電極１４の金属部材積層に続いて、耐酸化性膜１７と同じ窒化シリコン膜でなる耐酸化性膜１７１を厚く堆積する。これにより、ゲート電極１４パターニング時のハードマスクを兼ね、ゲート電極１４最上層に予め耐酸化性膜１７１が配されている形態を実現する（図１２）。後の図１３〜図１６の構成へ至る工程は、前記図８〜図１１及び図６の構成へ至る工程と同様である。
【００４６】
上記第３実施形態の構成及び方法によれば、前記第２実施形態に比べて、ゲート電極１４上部にはより確実に耐酸化性膜１６が残留する形態となる。また、図１３の工程における陽極酸化時において、窒化タンタル層１４３上に存在し、より確実にタンタル層１４２上部を酸化から保護する形態を実現する。また、ソース・ドレイン領域の耐酸化性膜１６を除去するウェットエッチング工程において、ゲート電極１４の窒化タンタル層１４３はより確実に保護される。その他は、第２実施形態と同様であり、同様の作用、効果が得られる。
【００４７】
なお、上記構成において、陽極酸化層１５のない構成を基板に混載することもできる。これについて以下に示す。
図１７〜図１９は、本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。メタルゲートを有するＭＯＳＦＥＴに関する構成であり、第３実施形態と同様の箇所には図１２〜図１６で示した符号を付して説明する。
【００４８】
すなわち、前記図１２のゲート電極１４パターニング工程、不純物拡散層１６のイオン注入終了後、陽極酸化層１５を形成しないゲート電極１４の部分をレジスト層３０でマスクする（図１７）。次に、陽極酸化層１５を形成するゲート電極に対しては前記図１３と同様の陽極酸化処理を施す（図１８）。その後、上記レジストマスク（３０）を除去し、全体を前記図１４における耐酸化性膜１７形成の工程→前記図１５における側壁絶縁膜１８形成の工程→前記図１６における耐酸化性膜１７に対するウェット除去工程に進ませる。このような実施形態の方法により、ゲート長が制御された２種類のＭＯＳＦＥＴ３１，３２の混載が実現される（図１９）。また、必要であれば、不純物拡散層１６の露出部をシリサイド化し、図示しないシリサイド層を形成する。
【００４９】
上記第４の実施形態の構成及び方法によれば、第３実施形態と同様の作用、効果を得ることができる。さらに、レジストマスクを利用することによって、陽極酸化層１５を設ける構成、設けない構成によって、実効ゲート長が制御された少なくとも２種類のＭＯＳＦＥＴが構成される。確実に実効ゲート長の異なるＭＯＳＦＥＴが構成できるため、回路設計に自由度が得られる。例えば、トランジスタ間での差分信号が得られることを活かし、アナログ回路のノイズキャンセラ回路への利用が期待できる。
【００５０】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の金属部材が適当に陽極酸化され寸法が制御された後、ゲート電極の側壁絶縁膜を形成する。あるいは全体を耐酸化性膜の被覆を介してゲート電極の側壁絶縁膜を形成する。陽極酸化層により、ゲート電極を構成する金属部材に対しゲート長方向の側部酸化を予定寸法に固定制御することができる。また、ゲート電極下に延在するソース・ドレイン拡散層のエクステンション部のオーバーラップ量を調整することも可能となる。オーバーラップ量の低減により寄生容量が低下し、よりいっそうの素子の動作高速化が期待できる。また、実効ゲート長が制御された少なくとも２種類のＭＯＳＦＥＴの構成を得ることも可能で、回路設計の自由度が広がる。この結果、実効的なチャネル長が制御し易く、目的の特性に近付ける信頼性ある低抵抗のメタルゲートトランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】本発明の第２実施形態に係る半導体装置の要部を示す断面図である。
【図７】図６の構成における要部の製造方法を工程順に示す第１の断面図である。
【図８】図７に続く第２の断面図である。
【図９】図８に続く第３の断面図である。
【図１０】図９に続く第４の断面図である。
【図１１】図１０に続く第５の断面図である。
【図１２】本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１３】図１２に続く第２の断面図である。
【図１４】図１３に続く第３の断面図である。
【図１５】図１４に続く第４の断面図である。
【図１６】図１５に続く第５の断面図である。
【図１７】本発明の第４実施形態に係る半導体装置及びその製造方法の要部を工程順に示す第１の断面図である。
【図１８】図１７に続く第２の断面図である。
【図１９】図１８に続く第３の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４…ゲート電極
１４１，１４３…窒化タンタル層
１４２…タンタル層
１５…陽極酸化層
１６…不純物拡散層
１７，１７１…耐酸化性膜
１８…側壁絶縁膜
１９…シリサイド層
３０…レジスト層
３１，３２…ＭＯＳＦＥＴ
Claims (15)
- 第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
前記陽極酸化層上を含んで設けられた前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする半導体装置。 - 第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に金属部材で構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に沿った陽極酸化層と、
少なくとも前記陽極酸化層を被覆する耐酸化性膜と、
前記耐酸化性膜を覆う前記ゲート電極の側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたソース・ドレインの各コンタクト部と、
を具備したことを特徴とする半導体装置。 - 前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする請求項２記載の半導体装置。
- 前記ゲート電極を構成する金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を含み、前記陽極酸化層は前記第２金属層の横方向の寸法を制御することを特徴とする請求項１〜３いずれか一つに記載の半導体装置。
- 前記半導体層において、前記陽極酸化層の省かれた前記ゲート電極が側部に耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成がさらに含まれることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
- 前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
- 第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に金属部材で構成されるゲート電極を形成する工程と、
前記ゲート電極を陽極酸化する工程と、
前記ゲート電極の側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインの各コンタクト部を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記側壁絶縁膜の形成は前記ゲート電極全体を被覆する耐酸化性膜の形成を介して施されることを特徴とする請求項７記載の半導体装置の製造方法。
- 前記陽極酸化を防止するレジストマスクを所定領域に形成する工程を含み、前記半導体層において前記陽極酸化層の省かれた前記ゲート電極が側部に耐酸化性膜の被覆を介して前記側壁絶縁膜が設けられる、別類のゲート長を有する構成が同時に形成されることを特徴とする請求項７または８記載の半導体装置。
- 前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項７〜９いずれか一つに記載の半導体装置の製造方法。
- 前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項７〜９いずれか一つに記載の半導体装置の製造方法。
- 前記側壁絶縁膜の形成以前において前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜を形成する工程の後に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする請求項７〜９いずれか一つに記載の半導体装置の製造方法。 - 前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含むこと特徴とする請求項７〜１２いずれか一つに記載の半導体装置の製造方法。 - 前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
前記第２金属層を陽極酸化し、横方向の寸法を所定範囲に制御する工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする請求項７〜１２いずれか一つに記載の半導体装置の製造方法。 - 前記ゲート電極は、前記金属部材の最上部に前記耐酸化性膜を形成してからパターニングを経ることにより、前記ゲート電極を形成した時点でその最上部には前記耐酸化性膜が予め設けられているようにしたことを特徴とする請求項７〜１４いずれか一つに記載の半導体装置の製造方法。
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-
2002
- 2002-06-14 JP JP2002173586A patent/JP2004022690A/ja not_active Withdrawn
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